JP2003282769A - チップ実装基板、チップ実装基板の製造方法、及び、電子機器 - Google Patents

チップ実装基板、チップ実装基板の製造方法、及び、電子機器

Info

Publication number
JP2003282769A
JP2003282769A JP2002082495A JP2002082495A JP2003282769A JP 2003282769 A JP2003282769 A JP 2003282769A JP 2002082495 A JP2002082495 A JP 2002082495A JP 2002082495 A JP2002082495 A JP 2002082495A JP 2003282769 A JP2003282769 A JP 2003282769A
Authority
JP
Japan
Prior art keywords
chip mounting
substrate
elastic body
elastic
mounting substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2002082495A
Other languages
English (en)
Other versions
JP3952375B2 (ja
Inventor
Makoto Sasaki
真 佐々木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2002082495A priority Critical patent/JP3952375B2/ja
Publication of JP2003282769A publication Critical patent/JP2003282769A/ja
Application granted granted Critical
Publication of JP3952375B2 publication Critical patent/JP3952375B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/11Manufacturing methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73203Bump and layer connectors
    • H01L2224/73204Bump and layer connectors the bump connector being embedded into the layer connector

Abstract

(57)【要約】 【課題】 チップ実装基板、チップ実装基板の製造方
法、及び、電子機器に関し、基板の剛性に依存せずに高
い接合力を維持して信頼性を向上する。 【解決手段】 チップ実装基板1上に設置した電極の外
部接続部3、前記外部接続部3の一部に形成された弾性
体4、及び、前記外部接続部3とともに前記弾性体4を
被覆するように形成された金属膜5とから構成された弾
性体電極パッド2を設ける。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明はチップ実装基板、チ
ップ実装基板の製造方法、及び、電子機器に関するもの
であり、特に、半導体ベアチップを接着剤を用いて回路
基板上にフリップチップ実装する際の接合力を高めるた
めの電極パッドの構成に特徴のあるチップ実装基板、チ
ップ実装基板の製造方法、及び、電子機器に関するもの
である。
【0002】
【従来の技術】近年、電子機器の小型化や高機能化の進
展に伴い、その回路部品の実装方法においても高密度化
が要求されつつあり、特に、半導体集積回路チップの実
装分野においては、パッケージをなくして半導体ベアチ
ップを実装基板に直接実装するフリップチップ実装が行
われるようになり、それによって、電子機器の小型化及
び高密度化に対応している。
【0003】ここで、図6を参照して従来のベアチップ
のフリップチップ実装の一例を説明する。 図6参照 図6は、従来のベアチップのフリップチップ実装の状態
を示す概略的要部断面図であり、チップ側電極32を介
してバンプ33を設けた半導体ベアチップ31と、基板
側電極35を設けたガラスエポキシ基板34とを対向さ
せ、バンプ33と基板側電極35とを接触させた状態で
半導体ベアチップ31とガラスエポキシ基板34との間
に接着剤36を充填させたのち、硬化させる。
【0004】この場合、接着剤36の硬化収縮力による
バンプ33と基板側電極35との物理的接触によって、
はんだやAu−Au間の固相拡散反応を用いることなく
半導体ベアチップ31とガラスエポキシ基板34との間
の電気的な導通が得られることになる。
【0005】この様な接着剤を用いた接合構造は、あく
まで機械的に接触しているだけであり、はんだを用いた
接合や、Au−Au間の固相拡散反応を利用した接合と
は性格を異にしているので、図7を参照して接合原理を
説明する。
【0006】図7参照 図7は、従来のベアチップのフリップチップ実装の接合
原理を示すバンプ近傍の拡大断面図であり、接触が維持
されている状況ではバンプ33の先端と、基板側電極3
5は向きが逆で大きさの等しい接触抗力37によって互
いに押し合っている。
【0007】この接合方式において接触抗力37が発生
し続ける、即ち、接触状態を維持することができるの
は、接合後のバンプ33の周辺部分に残留応力が蓄えら
れているためであると推定されている。
【0008】この場合の残留応力の蓄えられ方には様々
な形態が考えられるが、最も支配的なメカニズムとして
は、ガラスエポキシ基板34のような樹脂基板の場合に
は、接合の際の加圧によって基板側電極35の撓みやガ
ラスエポキシ基板34の変形が発生し、これらがバネの
ように元に戻ろうとする力が弾性ひずみとして蓄えられ
ていると考えられる。
【0009】
【発明が解決しようとする課題】しかし、接合の信頼性
を確認するために温度サイクル試験などを行うと、サイ
クル数を重ねていくうちに接合部がオープン不良を発生
するという問題がある。
【0010】この様なオープン不良の原因にはさまざま
なモードが考えられるが、その一つとして、接合部で接
触状態を維持していた残留応力が度重なる熱ストレスに
よって緩和されて失われて接触抗力37がゼロになって
接触状態を維持できなくなるため、結果的にオープンと
なることが挙げられる。
【0011】一方、例えば、アルミナ基板のような、ガ
ラスエポキシ基板と比べると極めて剛性の高い材質も基
板材料として用いられているが、アルミナ基板の場合に
は、接合プロセスの過程でバンプを基板側電極に押し付
けても、アルミナ基板はまったく変形せず、当然なが
ら、基板側電極も全く撓むことがない。したがって、ガ
ラスエポキシ基板の場合と異なり、アルミナ基板や基板
側電極の変形によって、弾性ひずみが蓄えられることは
ない。
【0012】そこで、実装基板の材料の違いだけを比較
できるような条件、即ち、接着剤の種類、接合後の接着
剤層の厚さ、或いは、バンプやパターンなどの形状とい
った、信頼性に影響を与える因子をすべて同一とした条
件のもとで、ガラスエポキシ基板とアルミナ基板を用い
て素子接合試料を製作し、温度サイクル試験を行うと、
アルミナ基板を用いた試料のほうに、ガラスエポキシ基
板を用いた試料の10分の1程度の少ないサイクル数に
おいて、オープン不良が発生し始めることが判明した。
【0013】これは、実装基板側の変形による弾性ひず
みの蓄えが、どれだけ接着剤接合の信頼性に寄与してい
るかを示していると言え、アルミナ基板のような剛性の
高い基板材料は、接着剤接合の不得手とする対象であ
り、接着剤接合の適用用途を制限する要因の一つとなっ
ていた。
【0014】したがって、本発明は、基板の剛性に依存
せずに高い接合力を維持して信頼性を向上することを目
的とする。
【0015】
【課題を解決するための手段】図1は、本発明の原理的
構成の説明図であり、ここで、図1を参照して本発明に
おける課題を解決するための手段を説明する。 図1参照 上記の目的を達成するために、本発明は、チップ実装基
板において、チップ実装基板1上に設置した電極の外部
接続部3、前記外部接続部3上の一部に形成された弾性
体4、及び、前記外部接続部3とともに前記弾性体4を
被覆するように形成された金属膜5とから構成された弾
性体電極パッド2を備えたことを特徴とする。
【0016】このように、軟らかい実装基板材料のたわ
みに相当する弾性ひずみを蓄積させる機構、即ち、弾性
体電極パッド2を電極の外部接続部3上に設けることに
より、剛性の高い材質の基板を用いる場合でも、他の構
造部材に応力緩和が発生しても端子間の接続が失われる
ことがなく、接着剤接合によって優れた信頼性を発揮さ
せることが可能となる。
【0017】即ち、弾性体4は応力を受けて変形する
が、応力が取り除かれると元の形状に速やかに回復する
特性を備えている。そのため、接合プロセスの過程でバ
ンプから応力を受けた場合、弾性体4が応力により激し
く変形するが、変形した弾性体4は、元の形状に回復し
ようとする弾性力を以って金属膜5およびバンプを押し
返すため、バンプと金属膜5の界面には常に接触抗力が
生じている。また、バンプに押しつぶされた状態でも、
金属膜5と基板側の電極の外部接続部3の接続は維持さ
れるため、接触抗力が失われない限り、バンプと外部接
続部3の間の電気的な接触が維持されることになる。
【0018】この場合、弾性体4としては、ヤング率が
室温下で1GPa以下、好適には100MPa以下、よ
り好適には10MPa以下の材料から構成されることが
望ましく、例えば、シリコーンゴム、クロロプレンゴ
ム、イソプレンゴム、或いは、ブタジェンゴム等が望ま
しく、特に、弾性力と取扱の容易性の観点からシリコー
ンゴムが望ましい。
【0019】また、弾性体4を被覆する金属膜5として
は、弾性体4側から少なくとも安価で導電性に優れるC
uを主成分とする導電層、Ni等のバリアメタル層、及
び、導電性に優れるともに酸化されにくいAu或いはP
t等の導電性被覆層から構成することが望ましい。
【0020】また、本発明は、チップ実装基板の製造方
法において、チップ実装基板上に設置した電極の外部接
続部3に、シリコーンゴムの主剤と硬化剤を混合した液
体をマスクを用いて塗布したのち、80〜150℃に加
熱して硬化させて弾性体4を形成する工程、及び、前記
弾性体4が露出しないように金属膜5で完全に被覆する
工程を有することを特徴とする。
【0021】この様に、弾性体4を形成する際に、シリ
コーンゴムの主剤と硬化剤を混合した液体をマスクを用
いて塗布したのち、80〜150℃に加熱して硬化させ
ることによって、硬化物から低分子量のシロキサン等の
電気的な障害を誘発する副生物を除去することができ
る。
【0022】また、上述のチップ実装基板1に半導体ベ
アチップ或いは強誘電体光集積回路チップ等のベアチッ
プを実装するためには、弾性体電極パッド2と、ベアチ
ップに設けたバンプとが対向するように接触させたの
ち、接着剤を用いて接合すれば良い。
【0023】また、上述のベアチップをチップ実装基板
1に実装したチップ実装体を搭載することによって、稼
働中の熱サイクルによってバンプと弾性体電極パッド2
とが電気的にオープン状態になることがなく、電子機器
の信頼性を向上することができる。
【0024】
【発明の実施の形態】ここで、図2乃至図5を参照し
て、本発明の実施の形態を説明するが、まず、図2及び
図3を参照して本発明の実施の形態の弾性体電極パッド
の製造工程を説明する。なお、各図は、弾性体電極パッ
ドを形成する基板側電極の外部接続部近傍の要部断面図
である。
【0025】図2(a)参照 まず、基板側電極12を形成したアルミナ実装基板11
を用意する。この場合の基板側電極12は、端部におい
て、後述する図4(a)に示すパッド電極層19とほぼ
同じ形状の矩形状の外部接続部を有している。
【0026】図2(b)参照 次いで、例えば、厚さ10μm、開口部直径50μmの
メタルマスク(図示を省略)を用いて、シリコーンゴム
を印刷法によって、各開口部の中央に、例えば、約0.
02μgの原液を塗布したのち、硬化させることによっ
て弾性体13を形成する。この場合のシリコーンゴム
は、高重合度・直鎖状のジオルガノポリシロキサンに、
補強のためのシリカなどの微粉末フィラーを混和したも
のであり、硬化した場合に強化させたゴム状の弾性体と
なる。
【0027】より具体的には、塗布の際に便利である2
液性液状シリコーンゴム(TSE3320:GE東芝シ
リコーン社製商品名)を利用するものであり、この2液
性液状シリコーンゴムは、主剤と硬化剤を混合して原液
とし、この原液を80〜150℃、例えば、100℃前
後の温度で約1時間加熱することで、容易にゴム状の弾
性体が得られる物である。
【0028】この場合の加熱は、例えば、ホットプレー
トを用いて行うものであり、硬化したのちの弾性体13
は基板側電極12の表面に良好に密着した。なお、シリ
コーンゴムの硬化には、常温での自然硬化や空気中の水
分による硬化もあるが、最終的な硬化物から低分子量の
化合物、特に環状の低分子量の化合物であるシロキサン
などの電気的な障害を誘発する副生物を除去するために
も、加熱によって硬化させることが望ましい。
【0029】この様なシリコーンゴムは、一般に、耐熱
性・耐寒性に優れており、−60℃から250℃の温度
範囲で物性の変化が極めて小さく、電気的性質も安定し
ており、且つ、耐薬品性にも優れている。
【0030】図2(c)参照 次いで、メタルマスク(図示を省略)を用いて、基板側
電極12の先端の外部接続部とほぼ同じ形状の開口部を
有するレジストパターン14を形成する。
【0031】図2(d)参照 次いで、スパッタリング法を用いて全面に厚さが、例え
ば、0.1μmのCu膜を堆積させてCuメッキシード
層15とする。
【0032】図3(e)参照 次いで、Cuメッキシード層15を給電層として硫酸銅
系の電解メッキ液を用いて電解メッキを施すことによっ
て、全面に厚さが、例えば、5μmの主メッキ層となる
Cuメッキ層16を形成する。
【0033】図3(f)参照 次いで、無電解メッキ法を用いて、全面に厚さが、例え
ば、0.2μmのバリアメタルとなるNi層17及び厚
さが、例えば、0.1μmの導電性被覆層となるAu層
18を順次堆積させる。
【0034】図3(g)参照 次いで、リフトオフによりレジストパターン14を剥離
することによって、不要な部分の金属膜を除去すること
によって、弾性体13を完全に被覆するとともに基板側
電極12と密着するパッド電極層19を形成することに
よって弾性体電極パッドが完成する。
【0035】図4(a)及び(b)参照 図4(a)は上述のようにして出来上がった弾性体電極
パッド近傍の平面図であり、また、図4(b)は図4
(a)におけるA−A′を結ぶ一点鎖線に沿った概略的
断面図である。図に示すように、弾性体電極パッドは弾
性体13と弾性体13を完全に被覆する幅広の矩形状の
パッド電極層19とから構成される。
【0036】次に、図5を参照して、本発明の実施の形
態の弾性体電極パッドの作用効果を説明する。 図5参照 図5は、Auからなるバンプ20を形成したTEGチッ
プ(図示を省略)を素子接合用のエポキシ系接着剤(図
示を省略)により接合した状態における弾性体電極パッ
ド近傍の要部断面図である。
【0037】図に示すように、接合プロセスの過程でバ
ンプ20から応力を受けて弾性体13はパッド電極層1
9とともに変形するが、変形した弾性体13は、元の形
状に回復しようとする弾性力を以ってパッド電極層19
およびバンプ20を押し返すため、バンプ20とパッド
電極層19の界面には常に接触抗力21が生じている。
【0038】また、バンプ20に押しつぶされた状態で
も、パッド電極層19と基板側電極12の外部接続部の
接続は成膜時の密着性によって維持されるため、接触抗
力21が失われない限り、バンプ20と基板側電極12
の外部接続部の間の電気的な接触が維持されることにな
る。
【0039】このような接合状態において、接続抵抗を
測定し、さらに温度サイクル試験によるその変化を測定
し、弾性体電極パッドのないアルミナ基板を用いた場
合、弾性体電極パッドのないガラスエポキシ基板を用い
た場合と比較した。
【0040】その結果、本発明の実施の形態のアルミナ
実装基板における接合直後の初期の接続抵抗は、1接続
端子当たり2〜3mΩであり、弾性体電極パッドのない
アルミナ基板の場合や、弾性体電極パッドのないガラス
エポキシ基板を用いた場合とほとんど同程度であった。
【0041】また、温度サイクル試験の結果、本発明の
実施の形態のアルミナ実装基板の場合は、弾性体電極パ
ッドのないアルミナ基板に比べて約10倍のサイクル数
まで、また、弾性体電極パッドのないガラスエポキシ基
板を用いた場合と比べてほぼ同程度のサイクル数まで、
オープン不良が発生せず、従来のアルミナ基板を用いた
接着剤接合に比べて非常に高い信頼性を示すことが確認
できた。
【0042】以上、本発明の実施の形態を説明してきた
が、本発明は実施の形態に記載した構成に限られるもの
ではなく、各種の変更が可能である。例えば、上記実施
の形態の説明においては、弾性体としてシリコーンゴム
を用いているが、シリコーンゴムに限られるものではな
く、ヤング率が常温下で1GPa以下、好適には100
MPa以下、より好適には10MPa以下の材料であれ
ば良い。
【0043】さらに、その様な弾性材料は、シリコーン
ゴムに相当する耐候性や、化学的安定性を有することが
望ましく、例えば、クロロプレンゴム、イソプレンゴ
ム、或いは、ブタジェンゴム等の他の弾性材料を用いて
も良いものであり、また、必要に応じてフィラーを混合
して熱膨張係数を調整しても良い。
【0044】また、上記の実施の形態においては、フリ
ップチップ実装する際の接着剤としてエポキシ樹脂を用
いているが、この場合も熱膨張係数を調整するために
は、エポキシ樹脂にフィラーを混合しても良いものであ
る。
【0045】また、上記の実施の形態においては、チッ
プ実装基板としてアルミナ実装基板を挙げているが、ア
ルミナ実装基板に限られるものではなく、ガラスエポキ
シ実装基板等の他の基板を用いても良いものであり、そ
の場合にも、熱サイクルによるオープン不良を低減する
効果がある。
【0046】また、本発明は、適用対象が、プリント回
路基板等に限られるものではなく、実装基板と半導体集
積回路装置との間に設けられるインターポーザー等にも
適用されるものである。
【0047】さらには、チップ実装基板としては、能動
デバイスを形成したSiLSIチップ等の半導体基板も
挙げられるものであり、例えば、SiLSIチップ上に
他のSiLSIチップをバンプを介して実装する場合に
も適用されるものである。
【0048】また、上記の実施の形態の説明において
は、実装回路部品を半導体ベアチップとして説明してい
るが、半導体ベアチップに限られるものではなく、強誘
電体材料を用いた光集積回路装置等の他のベアチップの
実装にも適用されるものである。
【0049】また、上記の実施の形態においては、弾性
体を印刷塗布法によって形成しているが、印刷塗布法に
限られるものではなく、弾性体となる原液を必要箇所に
必要量滴下して形成しても良いものである。
【0050】また、上記の実施の形態においては、パッ
ド電極層をAu/Ni/Cu構造で形成しているが、こ
の様な構造に限られるものではなく、例えば、Cuは純
粋なCuである必要は必ずしもなく、また、AuはAu
と同様に導電性に優れ且つ酸化されにくいPtを用いて
も良いものである。
【0051】また、上記の実施の形態においては、パッ
ド電極層をスパッタ法−電解メッキ法−無電解メッキ法
を組み合わせて形成しているが、他の成膜法を用いても
良いことは言うまでもなく、例えば、全ての膜をスパッ
タリング法によって成膜しても良いものであり、それに
よって、製造装置構成を簡素化することができる。
【0052】ここで、再び図1を参照して、改めて本発
明の詳細な特徴を説明する。 再び、図1参照 (付記1) チップ実装基板1上に設置した電極の外部
接続部3、前記外部接続部3上の一部に形成された弾性
体4、及び、前記外部接続部3とともに前記弾性体4を
被覆するように形成された金属膜5とから構成された弾
性体電極パッド2を備えたことを特徴とするチップ実装
基板。 (付記2) 上記弾性体4が、ヤング率が室温下で1G
Pa以下の材料から構成されることを特徴とする付記1
記載のチップ実装基板。 (付記3) 上記弾性体4が、シリコーンゴムからなる
ことを特徴とする付記2記載のチップ実装基板。 (付記4) 上記弾性体4を被覆する金属膜5が、前記
弾性体4側から少なくともCuを主成分とする導電層、
バリアメタル層、及び、導電性被覆層からなることを特
徴とする付記1乃至3のいずれか1に記載のチップ実装
基板。 (付記5) 上記バリアメタル層がNiからなり、ま
た、導電性被覆層がAuまたはPtのいずれかからなる
ことを特徴とする付記4記載のチップ実装基板。 (付記6) チップ実装基板1上に設置した電極の外部
接続部3に、シリコーンゴムの主剤と硬化剤を混合した
液体をマスクを用いて塗布したのち、80〜150℃に
加熱して硬化させて弾性体4を形成する工程、及び、前
記弾性体4が露出しないように金属膜5で完全に被覆す
る工程を有することを特徴とするチップ実装基板の製造
方法。 (付記7) 付記1乃至5のいずれか1に記載のチップ
実装基板1に設けた弾性体電極パッド2と、ベアチップ
に設けたバンプとが対向するように接触させたのち、接
着剤を用いて接合することを特徴とするベアチップの実
装方法。 (付記8) 付記1乃至5のいずれか1に記載のチップ
実装基板1に設けた弾性体電極パッド2と、ベアチップ
に設けたバンプとを対向させた状態で接着剤によって接
合したチップ実装体を搭載したことを特徴とする電子機
器。
【0053】
【発明の効果】本発明によれば、チップ実装基板側に弾
性体電極パッドを設けているので、これまで接着剤によ
る接合が不得手としてきたアルミナなどの剛性の高い基
板材料の場合でも、より高い信頼性を備えた接合を実現
することが可能となり、接着剤による接合の適用用途の
拡大に大きく寄与することになる。
【図面の簡単な説明】
【図1】本発明の原理的構成の説明図である。
【図2】本発明の実施の形態の弾性体電極パッドの途中
までの製造工程の説明図である。
【図3】本発明の実施の形態の弾性体電極パッドの図2
以降の製造工程の説明図である。
【図4】本発明の実施の形態の弾性体電極パッドの構造
説明図である。
【図5】本発明の実施の形態の弾性体電極パッドの作用
効果の説明図である。
【図6】従来のベアチップのフリップチップ実装の説明
図である。
【図7】従来のベアチップのフリップチップ実装の接合
原理の説明図である。
【符号の説明】
1 チップ実装基板 2 弾性体電極パッド 3 外部接続部 4 弾性体 5 金属膜 11 アルミナ実装基板 12 基板側電極 13 弾性体 14 レジストパターン 15 Cuメッキシード層 16 Cuメッキ層 17 Ni層 18 Au層 19 パッド電極層 20 バンプ 21 接触抗力 31 半導体ベアチップ 32 チップ側電極 33 バンプ 34 ガラスエポキシ基板 35 基板側電極 36 接着剤 37 接触抗力 38 硬化収縮力

Claims (5)

    【特許請求の範囲】
  1. 【請求項1】 チップ実装基板上に設置した電極の外部
    接続部、前記外部接続部上の一部に形成された弾性体、
    及び、前記外部接続部とともに前記弾性体を被覆するよ
    うに形成された金属膜とから構成された弾性体電極パッ
    ドを備えたことを特徴とするチップ実装基板。
  2. 【請求項2】 上記弾性体が、シリコーンゴムからなる
    ことを特徴とする請求項1記載のチップ実装基板。
  3. 【請求項3】 上記弾性体を被覆する金属膜が、前記弾
    性体側から少なくともCuを主成分とする導電層、バリ
    アメタル層、及び、導電性被覆層からなることを特徴と
    する請求項1または2に記載のチップ実装基板。
  4. 【請求項4】 チップ実装基板上に設置した電極の外部
    接続部に、シリコーンゴムの主剤と硬化剤を混合した液
    体をマスクを用いて塗布したのち、80〜150℃に加
    熱して硬化させて弾性体を形成する工程、及び、前記弾
    性体が露出しないように金属膜で完全に被覆する工程を
    有することを特徴とするチップ実装基板の製造方法。
  5. 【請求項5】 請求項1乃至3のいずれか1項に記載の
    チップ実装基板に設けた弾性体電極パッドと、ベアチッ
    プに設けたバンプとを対向させた状態で接着剤によって
    接合したチップ実装体を搭載したことを特徴とする電子
    機器。
JP2002082495A 2002-03-25 2002-03-25 チップ実装体、チップ実装体の製造方法、及び、電子機器 Expired - Fee Related JP3952375B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2002082495A JP3952375B2 (ja) 2002-03-25 2002-03-25 チップ実装体、チップ実装体の製造方法、及び、電子機器

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2002082495A JP3952375B2 (ja) 2002-03-25 2002-03-25 チップ実装体、チップ実装体の製造方法、及び、電子機器

Publications (2)

Publication Number Publication Date
JP2003282769A true JP2003282769A (ja) 2003-10-03
JP3952375B2 JP3952375B2 (ja) 2007-08-01

Family

ID=29230657

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002082495A Expired - Fee Related JP3952375B2 (ja) 2002-03-25 2002-03-25 チップ実装体、チップ実装体の製造方法、及び、電子機器

Country Status (1)

Country Link
JP (1) JP3952375B2 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008510309A (ja) * 2004-08-19 2008-04-03 インフィネオン テクノロジーズ アクチエンゲゼルシャフト 外部接触部の外部接触パッドを含んだ半導体部品の配線基板、および、その製造方法
JP2009033100A (ja) * 2007-07-05 2009-02-12 Nec Corp 半導体装置
US9148957B2 (en) 2011-03-04 2015-09-29 Sharp Kabushiki Kaisha Electronic circuit substrate, display device, and wiring substrate

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008510309A (ja) * 2004-08-19 2008-04-03 インフィネオン テクノロジーズ アクチエンゲゼルシャフト 外部接触部の外部接触パッドを含んだ半導体部品の配線基板、および、その製造方法
JP2009033100A (ja) * 2007-07-05 2009-02-12 Nec Corp 半導体装置
US9148957B2 (en) 2011-03-04 2015-09-29 Sharp Kabushiki Kaisha Electronic circuit substrate, display device, and wiring substrate

Also Published As

Publication number Publication date
JP3952375B2 (ja) 2007-08-01

Similar Documents

Publication Publication Date Title
US6767819B2 (en) Apparatus with compliant electrical terminals, and methods for forming same
KR100386758B1 (ko) 이방성 도전막 및 반도체 칩의 실장 방법 및 반도체 장치
JP2001085560A (ja) 半導体装置およびその製造方法
TWI257676B (en) Semiconductor chip, semiconductor device, method for producing semiconductor device, and electronic equipment
JP4494785B2 (ja) 異方導電性接着性フィルム、その製造方法、および半導体装置
JP3727587B2 (ja) 半導体装置の実装方法
JPH09505444A (ja) 接着シートを用いたマルチチップ電子パッケージモジュール
JP4771658B2 (ja) コンプライアント電気端末付き半導体デバイス、半導体デバイスを含む装置、及びその製造方法
JP2000286299A (ja) 半導体装置の接続方法
JP2005191541A (ja) 半導体装置、半導体チップ、半導体装置の製造方法及び電子機器
JPS63150930A (ja) 半導体装置
KR20090082370A (ko) 회로 기판을 접속하는 방법 및 접속 구조체
JP3952375B2 (ja) チップ実装体、チップ実装体の製造方法、及び、電子機器
JP2001217281A (ja) 半導体装置とその製造方法
JP4479582B2 (ja) 電子部品実装体の製造方法
US7413935B2 (en) Semiconductor device and method of fabricating the same
JP2002231765A (ja) 半導体装置
Connell et al. Conductive adhesive flip-chip bonding for bumped and unbumped die
JP2002118210A (ja) 半導体装置用インタポーザ及びこれを用いた半導体装置
JP2004349561A (ja) 半導体装置の接着方法とそれに使用される接着剤
JP2001077516A (ja) 電子部品装置及びその製造方法、並びに、回路基板
TWI294676B (en) Semiconductor package structure
JP2000174066A (ja) 半導体装置の実装方法
JP3454223B2 (ja) 半導体装置の製造方法
JP2001308230A (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20050127

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20060919

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060926

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20061120

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070116

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070319

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20070403

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20070419

R150 Certificate of patent (=grant) or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100511

Year of fee payment: 3

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110511

Year of fee payment: 4

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120511

Year of fee payment: 5

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130511

Year of fee payment: 6

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140511

Year of fee payment: 7

LAPS Cancellation because of no payment of annual fees