JP2003282426A

JP2003282426A - 半導体装置の製造方法

Info

Publication number: JP2003282426A
Application number: JP2002088641A
Authority: JP
Inventors: Yoshihiko Okamoto; 好彦岡本; Satoshi Momose; 聡百瀬; Masamichi Kobayashi; 正道小林; Kazuyuki Suko; 一行須向
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2002-03-27
Filing date: 2002-03-27
Publication date: 2003-10-03

Abstract

(57)【要約】【課題】マスクを効率的に作成し半導体装置の露光工
程を効率的に行う。【解決手段】同一のマスクＭ１のマスク基板１の第１
主面に２つの転写領域Ａ１，Ｂ１を設ける。この転写領
域Ａ１，Ｂ１には、半導体装置の異なる露光工程のパタ
ーンが配置されている。また、マスク基板１には、その
転写領域Ａ１，Ｂ１の露光工程名や位置座標等のような
情報が記されたパターン情報領域ＡＩＡ，ＢＩＡが配置
されている。露光処理に際しては、マスクＭ１のパター
ン情報領域ＡＩＡ，ＢＩＡの情報に従ってマスクＭ１の
転写領域Ａ１，Ｂ１のいずれか一方を選択し、半導体ウ
エハの主面上のフォトレジスト膜に繰り返し露光する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置の製造
技術に関し、特に、露光技術に適用して有効な技術に関
するものである。

【０００２】

【従来の技術】集積回路パターンの微細化および高集積
化が進み、紫外線光を使用してフォトマスク上の集積回
路パターンを半導体ウエハに転写するフォトリソグラフ
ィ工程においては、集積回路パターンの半導体ウエハへ
の転写精度の低下を防ぐことと、フォトマスク上に集積
回路に対応した回路パターンを精度良く形成することが
求められている。

【０００３】集積回路パターンの半導体ウエハへの転写
精度の低下を防ぐことに関しては、例えば１９９６年８
月２０日、株式会社工業調査会発行、「フォトマスク技
術のはなし」、ｐ２３６〜ｐ２４０に、半導体ウエハへ
転写される集積回路パターンの変形を見込んで、フォト
マスク上に形成される回路パターンの寸法または形状を
補正してマスクの設計を行い、集積回路パターンの半導
体ウエハへの転写精度を向上させる光近接効果補正（Op
tical Proximity Correction；ＯＰＣ）技術についての
記載がある。

【０００４】また、例えば上記した「フォトマスク技術
のはなし」、ｐ２２９〜ｐ２３６には、フォトマスクを
透過する光に位相差を設け、その透過光の干渉を用いて
半導体ウエハへ転写される集積回路パターンの解像度を
向上させる位相シフト技術についての記載がある。

【０００５】また、フォトマスク上に集積回路に対応し
た回路パターンを形成する技術として、例えば上記した
「フォトマスク技術のはなし」、ｐ４０〜ｐ４６に、電
子線描画装置を用いる電子ビーム露光方式についての記
載がある。

【０００６】なお、例えば特公昭４６−８００６号公報
には、フォトエッチング工程に必要な複数パターンを１
枚のマスクに収容した総合パターンマスク方式が記載さ
れている。

【０００７】

【発明が解決しようとする課題】ところが、電子線描画
装置などの回路パターン描画装置は、フォトマスク上に
描画する回路パターンの微細化および高集積化に伴っ
て、以下のような問題が生ずることを本発明者は見出し
た。

【０００８】すなわち、回路パターンの微細化および高
集積化の進展が早いために、回路パターン描画装置をそ
の進展に対応させる（すなわち、新規開発する）ことが
技術的に困難となってきている。また、新規に回路パタ
ーン描画装置を開発した場合でも、回路パターン描画装
置の分野は市場規模が小さいために、開発費用およびラ
ンニングコストが膨大となる。そのため、この開発費用
およびランニングコストを回収するために、マスクの価
格が高価になるという問題がある。

【０００９】本発明の目的は、マスクを効率的に作成
し、半導体装置の露光工程を効率的に行うことのできる
技術を提供することにある。

【００１０】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１１】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００１２】すなわち、本発明は、同一のマスクの異な
る領域に配置された異なる層のパターンのうちの露光を
行うパターンを、前記マスクに形成されたパターン情報
領域の情報を読み出すことで選択し、半導体ウエハ上の
フォトレジスト膜に投影露光処理により転写するもので
ある。

【００１３】また、本願において開示される発明のう
ち、他のものの概要を簡単に説明すれば、次のとおりで
ある。

【００１４】すなわち、本発明は、半導体装置の製造工
程における異なる露光工程用のパターンが配置された第
１、第２領域を同一のマスク基板に有するマスクを用意
する工程、前記マスクを縮小投影露光装置に０度回転し
てセットし、前記マスクの第１領域のパターンを選択し
て、半導体ウエハの主面の第１フォトレジスト膜に転写
する工程、前記マスクを縮小投影露光装置に１８０度回
転してセットし、前記マスクの第２領域のパターンを選
択して、前記半導体ウエハの主面の第２フォトレジスト
膜に転写する工程を有するものである。

【００１５】また、本発明は、相対的に低い転写精度と
される第１パターンを転写するための転写領域が配置さ
れた第１マスクと、相対的に高い転写精度が要求される
第２パターンを転写するための転写領域が配置された第
２マスクとを用いて所望の半導体装置を製造する工程を
有し、前記第２マスクの転写領域の数は、前記第１マス
クの転写領域の数よりも少ないものである。

【００１６】また、本発明は、複数枚のマスクを用いた
複数回の露光処理により半導体ウエハに所望のパターン
を転写する工程を有し、相対的に低い転写精度とされる
第１パターンを転写するための第１マスクと、相対的に
高い転写精度が要求される第２パターンを転写するため
の第２マスクとを使い分けて露光する工程を有するもの
である。

【００１７】

【発明の実施の形態】本実施の形態を詳細に説明する前
に、本実施の形態における用語の意味を説明すると次の
通りである。

【００１８】半導体ウエハとは、半導体装置の製造に用
いるシリコンその他の半導体単結晶基板（一般にほぼ円
形）、サファイア基板、ガラス基板その他の絶縁、反絶
縁または半導体基板等、並びにそれらの複合的基板であ
り、絶縁層、エピタキシャル半導体層、その他の半導体
層および配線層などを形成して集積回路を形成するもの
とする。また、基板表面の一部または全部を他の半導
体、例えばシリコン−ゲルマニウム（ＳｉＧｅ）等にし
ても良い。また、マスクとは、フォトマスクおよびレチ
クル等のような露光原版を含むものとし、マスク基板上
に光を遮蔽するパターンや光の位相を変化させるパター
ンを形成したものとする。また、ハーフトーン型位相シ
フトマスクは、位相シフトマスクの一種でシフタと遮光
膜を兼用するハーフトーン膜の透過率が１％以上、４０
％未満で、それが無い部分と比較したときの位相シフト
量が光の位相を反転させるハーフトーンシフタを有する
ものである。

【００１９】以下の実施の形態においては便宜上その必
要があるときは、複数のセクションに分割して説明する
が、特に明示した場合を除き、それらはお互いに無関係
なものではなく、一方は他方の一部または全部の変形
例、詳細、補足説明等の関係にある。また、以下の実施
の形態において、要素の数等（個数、数値、量、範囲等
を含む）に言及する場合、特に明示した場合および原理
的に明らかに特定の数に限定される場合等を除き、その
特定の数に限定されるものではなく、特定の数以上でも
以下でも良い。さらに、以下の実施の形態において、そ
の構成要素（要素ステップ等も含む）は、特に明示した
場合および原理的に明らかに必須であると考えられる場
合等を除き、必ずしも必須のものではないことは言うま
でもない。同様に、以下の実施の形態において、構成要
素等の形状、位置関係等に言及するときは、特に明示し
た場合および原理的に明らかにそうでないと考えられる
場合等を除き、実質的にその形状等に近似または類似す
るもの等を含むものとする。このことは、上記数値およ
び範囲についても同様である。また、本実施の形態を説
明するための全図において同一機能を有するものは同一
の符号を付し、その繰り返しの説明は省略する。また、
本実施の形態においては、電界効果トランジスタを代表
するＭＩＳ・ＦＥＴ（Metal Insulator Semiconductor
Field Effect Transistor）をＭＩＳと略し、ｐチャネ
ル型のＭＩＳ・ＦＥＴをｐＭＩＳと略し、ｎチャネル型
のＭＩＳ・ＦＥＴをｎＭＩＳと略す。なお、ＭＯＳ（Me
tal Oxide Semiconductor）・ＦＥＴは、ＭＩＳの下位
概念とする。

【００２０】以下、本発明の実施の形態を図面に基づい
て詳細に説明する。

【００２１】（実施の形態１）本実施の形態１は、半導
体装置の製造に用いる複数枚のマスク（マスクセット）
を効率良く製造することを主目的として発明者が検討し
た第１手段の一例であり、半導体装置の複数の製造工程
のうちの異なる製造工程におけるパターンを同一のマス
クに形成することについて説明するものである。これに
より、半導体装置の製造に用いる複数枚のマスクの製造
効率を向上させることが可能となり、マスクの製造コス
トの上昇を抑制することが可能となる。

【００２２】図１は、本実施の形態１において用いるマ
スクＭ１の一例の全体平面図である。マスクＭ１を構成
するマスク基板１は、例えば露光光に対して透明な平面
四角形状の合成石英ガラス板からなり、第１主面とその
反対面（裏面）側の第２主面とを有している。マスク基
板１の第１主面には、例えば２つの転写領域Ａ１，Ｂ１
が、その互いの長辺を平行にした状態で配置されてい
る。各転写領域Ａ１，Ｂ１は、１チップ分または複数チ
ップ分の転写領域に相当しており、その外周に縁取られ
た遮光帯２ａによって取り囲まれ互いに分離されてい
る。遮光帯２ａは、例えばクロム（Ｃｒ）等のような遮
光性を持つ金属膜からなり、その幅は、例えば１ｍｍ程
度またはそれ以上とされている。本実施の形態１では、
各転写領域Ａ１，Ｂ１に、同一半導体装置の複数の製造
工程における異なる製造工程のパターン、すなわち、同
一半導体装置を構成する複数の層における異なる層のパ
ターン（以下、単に種類の異なるパターンという）が形
成されている。すなわち、１枚のマスクＭ１を、種類の
異なる複数の露光工程で使用することができる。これに
より、本来２枚必要であったマスクを１枚にすることが
できる。このため、半導体装置の製造に用いるマスク
（マスクセット）の製造効率を向上させることができる
ので、マスク（マスクセット）のＴＡＴ（Turn Around
Time）を短縮できる。その結果、半導体装置の開発や製
造に用いるマスク（マスクセット）の納期を短縮できる
ので、半導体装置の開発時間や製造時間を短縮できる。
また、半導体装置の製造に用いるマスク（マスクセッ
ト）のコストを半減することができるので、半導体装置
のコストを大幅に低減することができる。ここで、半導
体装置の製造工程に用いるマスクは、集積度の増加に伴
って配線層数が増え、２０枚程度以上になるので、１枚
のマスク基板上に組合せる複数工程の回路パターンは、
使用するマスクの管理等を考慮すると、１枚のマスクに
２工程を入れることが好ましい。また、マスク上に形成
するパターンが、ポジパターンかネガパターンかの違
い、要求精度の違い、位相シフトなどの超解像の有無に
より、組合せが限定される。これに合せて組合せる必要
がある。このために、１枚のマスク基板上には、２工程
の回路パターンを入れている。

【００２３】また、マスク基板１の第１主面において遮
光帯２ａの領域には、例えばマスクＭ１と縮小投影露光
装置または半導体ウエハとの位置合わせに用いるアライ
メントマークパターンＡｍ１，Ａｍ２が、遮光帯２ａの
金属膜の一部を除去することで形成されている。アライ
メントマークパターンＡｍ１は、転写領域Ａ１と縮小投
影露光装置または半導体ウエハとの位置合わせに用い、
アライメントマークパターンＡｍ２は、転写領域Ｂ１と
縮小投影露光装置または半導体ウエハとの位置合わせに
用いる。また、転写領域Ａ１，Ｂ１内には、半導体ウエ
ハ上に形成するためのアライメントマークパターンＡｍ
３，Ａｍ４が必要に応じて形成されている。転写領域Ａ
１の互いに交差する辺の近傍に配置された２つのアライ
メントマークパターンＡｍ３は、転写領域Ａ１のパター
ンを転写した時に半導体ウエハに転写されるアライメン
トマークパターンであり、転写領域Ｂ１の互いに交差す
る辺の近傍に配置された２つのアライメントマークパタ
ーンＡｍ４は、転写領域Ｂ１のパターンを転写した時に
半導体ウエハに転写されるアライメントマークパターン
である。また、マスク基板１の第１主面上において、上
記遮光帯２ａの外側の周辺領域には、転写領域Ａ１，Ｂ
１に対応したパターン情報領域ＡＩＡ，ＢＩＡが配置さ
れている。このパターン情報領域ＡＩＡ，ＢＩＡには、
例えば半導体装置の製品名、転写領域Ａ１，Ｂ１の露光
工程名（適用工程名）、枝番号、転写パターン位置座標
（転写領域Ａ１，Ｂ１自体の位置座標）および転写領域
サイズ（各転写領域Ａ１，Ｂ１のサイズ）等のようなパ
ターン情報が記載されている。このパターン情報は、例
えばクロム（Ｃｒ）等のような遮光性を持つ金属膜パタ
ーンで形成されており、その記載形式は、例えば英字、
数字または記号等のように人が認識できる形式でも良い
し、二値表記やバーコード等のように機械的に自動認識
できる形式でも良い。二値表記やバーコード等を用いれ
ば情報記載量を増大できる。縮小投影露光装置は、この
パターン情報領域の情報を光学方式等により自動的に読
み込み、その情報に基づいて転写領域Ａ１，Ｂ１を選択
し、その選択された領域のパターンを半導体ウエハ上の
フォトレジスト膜に転写するようになっている。このよ
うなパターン情報領域ＡＩＡ，ＢＩＡを設けたことによ
り、同一のマスクＭ１に種類の異なるパターンを持つ転
写領域Ａ１，Ｂ１を配置していても、その中から半導体
装置の製造工程（露光工程）に合った所望の転写領域Ａ
１，Ｂ１のいずれかを間違えやトラブルを生じることな
く自動的に選択して半導体ウエハに転写することができ
る。また、マスクＭ１にパターン情報領域ＡＩＡ，ＢＩ
Ａを設けたことにより、種類の異なる複数のパターンを
有するマスクＭ１の全体または必要により１チップの回
路パターンの一部分をコンピュータにより管理すること
ができる。このため、半導体装置の製造コストを低減す
ることが可能となる。なお、上記周辺領域の情報領域Ｃ
には、例えばマスクＭ１の製造番号等が記載されてい
る。また、上記周辺領域の情報領域Ｄは、マスクＭ１の
他の情報が記載されている。これら情報領域Ｃ，Ｄの情
報記載方法は、上記パターン情報領域ＡＩＡ，ＢＩＡと
同じである。

【００２４】ただし、転写領域Ａ１にファインパターン
（第２パターン）を形成した場合には、転写領域Ｂ１に
もファインパターンを配置し、転写領域Ａ１にラフパタ
ーン（第１パターン）を配置した場合は、転写領域Ｂ１
にもラフパターンを配置する。ファインパターンは、高
い寸法精度が要求されるパターンであり、露光光の波長
よりも小さなパターンを半導体ウエハ上に転写する場合
のパターンである。例えばＭＩＳのゲート電極パターン
や半導体装置の配線パターンがこれに該当する。この高
い寸法精度が要求されるパターンを描画するためのマス
ク描画データには、光近接効果補正（Optical Proximit
y Correction）等のような補正を必要とするパターンや
位相シフトパターン等のように透過光の位相を反転させ
るためのパターンも含まれる。また、ラフパターンは、
ファインパターンに比べて高い寸法精度が要求されない
パターンであり、露光光の波長よりも大きなパターンを
半導体ウエハに転写する場合のパターンである。例えば
ＭＩＳのソースおよびドレイン用の半導体領域のパター
ンや活性領域（分離領域）のパターン等がこれに該当す
る。このように、転写領域Ａ１，Ｂ１には寸法精度の大
幅に異なるようなパターンを配置せず、１つのマスクＭ
１にはファインパターンのみ、またはラフパターンのみ
とすることにより、マスクＭ１にパターンを描画する際
に、ファインパターンであれば高精度のマスク描画装置
を用いてマスクＭ１を製造し、ラフパターンであれば通
常のマスク描画装置を用いてマスクＭ１を製造する等、
最適な描画装置を用いた描画が可能となるので、マスク
Ｍ１の製造効率の向上を図ることができる。

【００２５】上記ラフパターンには、自己整合で形成さ
れるパターンも含まれる。図２（ａ），（ｂ）は、自己
整合で形成されるパターンを例示した半導体基板３Ｓの
要部断面図である。図２（ａ）は、自己整合パターンと
して、ＭＩＳＱのソースおよびドレイン用の半導体領域
４を例示している。半導体領域４を形成するための不純
物イオン注入工程は、例えばＭＩＳＱの多結晶シリコン
等からなるゲート電極５がマスクとなる。このため、そ
の半導体領域４はゲート電極５の端部より自己整合的に
形成することが可能である。図２（ｂ）は、自己整合パ
ターンとして、絶縁膜６に形成されたコンタクトホール
ＣＮＴを例示している。半導体基板３Ｓの主面上に堆積
された絶縁膜６に、半導体領域４に通じるコンタクトホ
ールＣＮＴを形成するには、ゲート電極５に対して距離
をおいてエッチングにより形成する必用がある。ここで
は、ゲート電極５の側面に絶縁膜６とはエッチング選択
比を大きくとることのできる絶縁材料からなるサイドウ
ォール７を形成し、コンタクトホールＣＮＴの形成時に
サイドウォール７がエッチングされないようにエッチン
グ選択比をとることにより、コンタクトホールＣＮＴを
ゲート電極５に対して自己整合的に形成することが可能
である。このような半導体領域４やコンタクトホールＣ
ＮＴのように、自己整合的に形成されるパターンの位置
ずれは、イオン打ち込みやエッチングの際に自己整合的
に修正することが可能となる。そのため、このようなパ
ターンをマスクを用いて投影露光により半導体ウエハ上
にパターンを転写する工程では、縮小投影露光装置に対
して厳密なパターン転写精度を要求しなくても、高精度
に半導体ウエハに転写することができる。すなわち、投
影露光装置に対する厳密なパターン転写精度の要求を回
避できるので、マスク精度を下げることができる。この
ため、本実施の形態１では、自己整合パターンも上記ラ
フパターンに含まれるとしている。

【００２６】次に、本実施の形態１のマスクＭ１の製造
方法の一例を図３（ａ）〜（ｃ）により説明する。図３
（ａ）〜（ｃ）はマスクＭ１の製造工程中におけるマス
ク基板１の要部断面図である。

【００２７】まず、図３（ａ）に示すように、マスク基
板１の第１主面全面上に、例えばＣｒ等のような遮光膜
２をスパッタリング法等によって堆積した後に、その上
に電子ビーム描画用のレジスト膜８を塗布する。続い
て、マスク基板１のレジスト膜８に電子ビームを選択的
に照射して集積回路転写用のパターンを描画する。この
電子ビーム描画処理によりマスク基板１にパターンを転
写する際、上記のようにパターンがファインパターンで
あれば高精度のマスク描画装置を用い、ラフパターンで
あれば通常のマスク描画装置を用いる。また、この電子
ビーム描画処理に際して、マスク基板１のパターンの寸
法をマスクパターン設計アドレス単位以下で補正する場
合は、電子ビームの照射量を修正することで対応でき
る。その後、図３（ｂ）に示すように、マスク基板１に
対して現像処理を施してレジストパターン８ａを形成す
る。次いで、そのレジストパターン８ａをエッチングマ
スクとしてマスク基板１に対してエッチング処理を施し
遮光膜２をパターニングすることにより、図３（ｃ）に
示すように、マスク基板１の第１主面上に遮光帯２ａお
よび遮光パターン２ｂ等を形成する。遮光パターン２ｂ
は、集積回路パターンの転写に直接寄与するパターンで
ある。このようにしてマスクＭ１を製造した後、マスク
Ｍ１の外観検査を行う。この時、マスクＭ１上に同一パ
ターンがあれば、実際に形成されたパターン同士を比較
することで回路パターンの外観を検査する。同一パター
ンが無ければ、パターン形成の基の設計パターンデータ
と比較することで回路パターンの外観を検査する。

【００２８】次に、図４は本実施の形態１の半導体装置
の製造工程で用いた縮小投影露光装置（以下、単に露光
装置という）ＥＸの一例を示している。

【００２９】露光装置ＥＸは、例えば縮小比５：１のス
テッパである。したがって、マスクＭ１は、実際の集積
回路パターンの約５倍に拡大された回路パターン原画が
形成されたレチクルである。この露光装置ＥＸの光源Ｅ
Ｘ１は、例えばｉ線（波長３６５ｎｍ）、ＫｒＦ（波長
２４８ｎｍ）、ＡｒＦ（波長１９３ｎｍ）またはＦ₂ガ
スレーザ光（波長１５７ｎｍ）等のような露光光を放射
することが可能な単色光源とされている。光源ＥＸ１か
ら放射された露光光は、ミラーＥＸ２，ＥＸ３およびコ
ンデンサレンズＥＸ４を介してマスクＭ１に照射され、
さらにマスクＭ１を透過して縮小レンズＥＸ５を通じて
半導体ウエハ３の主面（デバイス形成面）に照射される
ようになっている。半導体ウエハ３は、ＸＹＺステージ
ＥＸ６上に載置されている。この半導体ウエハ３の主面
には、露光光に対して感光性を有するフォトレジスト膜
が塗布されており、そのフォトレジスト膜にマスクＭ１
のパターンが転写される。マスクＭ１は、その第１主面
を半導体ウエハ３側に向けた状態で置かれている。すな
わち、露光光は、マスクＭ１の第２主面から第１主面に
向かって透過する。

【００３０】露光装置ＥＸのコンデンサレンズＥＸ４と
マスクＭ１との間の露光路には、マスキングブレードＥ
Ｘ７が介在されている。マスキングブレードＥＸ７は、
マスクＭ１の転写領域Ａ１，Ｂ１のいずれかを遮光する
ことにより、マスクＭ１の露光領域を選択するための機
構部である。マスキングブレードＥＸ７は、コントロー
ラＥＸ８からの制御信号に従って上記選択動作を行う。
本実施の形態１では、露光処理に際して、マスクＭ１の
上記パターン情報領域の情報を光学的に検出し、該当す
る露光工程のパターンがマスクＭ１のどの位置に存在す
るか等を把握する。そして、この情報に基づいてマスキ
ングブレードＥＸ７により露光しない側の転写領域を遮
光し、露光する側の転写領域に露光光が照射されるよう
にして、転写領域Ａ１，Ｂ１のいずれかを選択する。こ
のようにして所望の転写領域Ａ１または転写領域Ｂ１の
パターンを半導体ウエハ３の主面のフォトレジスト膜に
所定ピッチで繰り返し露光するようになっている。この
ようにして１枚のマスクＭ１を複数の露光工程で使用す
ることが可能になっている。マスクＭ１の転写領域Ａ
１，Ｂ１のパターンは、同一の半導体装置の連続する露
光工程で転写する場合もあるし、不連続な露光工程で転
写する場合もある。また、マスクＭ１は、１つの半導体
装置の露光工程に適用されることに限定されるものでは
なく、複数の半導体装置の露光工程で使用することもで
きる。この場合、転写領域Ａ１と転写領域Ｂ１とが互い
に異なる半導体装置の露光工程で転写される場合もあ
る。

【００３１】露光装置ＥＸの光源、マスクＭ１、半導体
ウエハ３との間の露光路には、アライメント機構部ＥＸ
９が介在されている。アライメント機構部ＥＸ９では、
マスクＭ１と露光装置ＥＸおよび半導体ウエハ３とのア
ライメント情報を上記アライメントマークパターンＡｍ
１，Ａｍ２を光学的に読み取ることで検出する。この検
出情報に基づいてマスクＭ１と露光装置ＥＸおよび半導
体ウエハ３とのアライメントを行う。

【００３２】ここで、マスクＭ１全面に位置決めの基準
となるマークパターンを２次元配列して形成し、そのマ
ークパターン位置座標を計測する。そのマスクＭ１を９
０度、１８０度および２７０度にそれぞれ回転してその
マークパターン位置座標を計測した時、マークパターン
位置の相対誤差が最小化するように、マスク描画装置の
座標系を校正している。これによって、マスク基板上の
異なる領域に形成された回路パターンを持つマスク間で
のマスクパターンの重ね合わせ精度を確保することがで
きる。

【００３３】（実施の形態２）本実施の形態２は、半導
体装置の製造に用いる複数枚のマスク（マスクセット）
を効率良く製造することを主目的として発明者が検討し
た第２手段の一例であり、例えば高い寸法および位置精
度が必要となるパターンはマスクの全面ではなく一部分
に形成する等、パターン寸法および位置精度に応じてパ
ターンの作り分けを行う技術について説明するものであ
る。これにより、マスクにパターンを描画する際に、電
子線描画装置上でのパターン位置および寸法の補正を容
易にすることができ、マスクのパターン寸法精度を向上
させることが可能となる。

【００３４】図５および図６は、本実施の形態２の半導
体装置の製造工程において用いるマスクＭ２，Ｍ３の一
例の全体平面図である。マスクＭ２，Ｍ３は別々の露光
工程で用いるマスクである。

【００３５】図５のマスクＭ２（第１マスク）には、前
記実施の形態１のマスクＭ１と同様に、複数の転写領域
Ａ２，Ｂ２（第１、第２領域）が配置されている。この
転写領域Ａ２，Ｂ２には、前記実施の形態１の転写領域
Ａ１，Ｂ１と同様に、種類の異なるパターンが配置され
ている。そして、転写領域Ａ２，Ｂ２には、前記ラフパ
ターン転写用のパターンが配置されている。すなわち、
マスクＭ２のマスク基板１の第１主面における転写領域
全体にラフパターンが形成されている。したがって、こ
のマスクＭ２には、高い精度が必要とされないラフパタ
ーンしか形成されないので、マスク基板１上のパターン
の描画を容易にでき、マスクＭ２の製造を容易にするこ
とができる。また、本実施の形態２においては、転写領
域Ａ２，Ｂ２のパターン配置が、互いに１８０°回転し
ている。転写領域Ａ２，Ｂ２の各々の中央の文字Ｆは、
転写領域Ａ２，Ｂ２のパターンが互いに１８０°回転し
た状態で配置されていることを意味しており、パターン
そのものを意味するものではない。この１８０°回転
は、マスク描画データの作成段階で実施できるが、マス
ク描画装置で可能な装置も市販されており、適宜選択で
きる。露光に際しては、例えばマスクＭ２を縮小投影露
光装置に０度回転してセットし、転写領域Ａ２のパター
ンを選択して、半導体ウエハの主面の第１フォトレジス
ト膜に転写する。また、他の露光工程では、マスクＭ２
を縮小投影露光装置に１８０度回転してセットし、転写
領域Ｂ２のパターンを選択して、同一の半導体ウエハの
主面の第２フォトレジスト膜に転写する。このように、
転写領域Ａ２，Ｂ２のパターン配置を１８０°回転する
ことにより、ステッパ等では投影レンズの歪みを小さく
できる。これにより半導体ウエハ上に所望の形状および
寸法のパターンを良好に転写することが可能となる。こ
の場合、パターン情報領域ＡＩＡ，ＢＩＡには、前記実
施の形態１で説明した情報の他に、１８０°回転してい
ることを示す情報として、例えば記号Ｔ（ターン）が印
されている。もちろん、この１８０°回転を意味する情
報も二値表記やバーコード表記としても良い。アライメ
ントマークパターンＡｍ１，Ａｍ２は、転写領域Ａ２，
Ｂ２の両短辺に沿って、上下対称となるように複数個並
んでマスク周辺領域に配置されており、１８０°回転し
てセットすることが可能となっている。

【００３６】一方、図６のマスクＭ３（第２マスク）に
おけるマスク基板１の第１主面中央には、平面長方形状
の１つの転写領域Ｅが配置されている。転写領域Ｅの外
周は、遮光帯２ｂによって縁取られている。本実施の形
態２においては、この転写領域Ｅに前記ファインパター
ン転写用のパターンのみが配置されている。このマスク
Ｍ３では、集積回路パターンの転写に寄与するパターン
の領域が転写領域Ｅのみである。転写領域Ｅの上下の領
域Ｇは、転写領域Ｅのパターンの外観検査の際に比較と
なるパターン群が配置された領域である。このように本
実施の形態１においてはファインパターン転写用のパタ
ーンが配置される転写領域Ｅをマスク基板１の第１主面
の一部のみに、すなわち、縮小投影露光光が有する最大
転写領域の半分かまたはそれ以下の領域に配置する。こ
れにより、半導体ウエハへの露光スループットは下がる
が、転写パターンを最も高い精度が得られる領域に配置
できるので、半導体ウエハ上でのパターンの転写精度
（寸法精度および位置精度）を向上させることができ
る。

【００３７】また、本実施の形態２においては、前記実
施の形態１で説明したように精度の高い電子線描画装置
を用い、マスクプロセス条件を最適化してマスクＭ３の
製造する。この場合、高い寸法および位置精度が要求さ
れるファインパターンをマスク基板１の一部のみに配置
したことにより、マスクＭ３上のパターン形成のための
電子線描画時間を短縮できる。このため、マスクセット
の納期短縮が可能となり、半導体装置の開発および製造
時間を短縮できる。また、マスクＭ３のコストを低減で
きる。

【００３８】また、この転写領域Ｅには、投影露光時の
転写歪みを補正するための光近接効果補正（ＯＰＣ：Op
tical Proximity Correction）パターンが配置される場
合もある。ＯＰＣパターンを配置した場合、通常のマス
クではＯＰＣ処理により回路パターンが高密度化し、マ
スク描画時間が大幅に増加するが、本実施の形態２によ
れば、上記のように転写領域Ｅを一部に設けたことで狭
くでき、また、高精度な電子線描画装置を選択できるこ
とから、補正に要する計算処理時間を短縮できるので、
マスク描画時間を半減できる。すなわち、ＯＰＣパター
ンを有するマスクを比較的容易に製造することができ
る。

【００３９】また、転写領域Ｅには、隣接パターン間で
透過光の位相を反転させるか、またはパターンをハーフ
トーン位相シフト膜上に形成する構造が形成される場合
もある。この場合も転写領域Ｅをマスク基板１の第１主
面一部に設けたことにより、転写面積に依存するマスク
欠陥を低減できるので、位相シフトパターンを有するマ
スクのコストを低減することが可能となる。すなわち、
位相シフトパターンを有するマスクを比較的容易に製造
することができる。

【００４０】このように本実施の形態２においては、同
一の半導体装置または同一系列の半導体装置の露光工程
において、ラフパターンを転写するための露光工程と、
ファインパターンを転写するための露光工程とでマスク
Ｍ２，Ｍ３を使い分ける。これにより、上記のようにラ
フパターン用のマスクＭ２およびファインパターン用の
マスクＭ３を効率良く製造することができる。すなわ
ち、半導体装置の製造工程で用いるマスク（マスクセッ
ト）を効率良く製造できる。このため、マスクセットの
納期を短縮でき、半導体装置の開発および製造時間を短
縮できる。また、マスクの高精度化に伴うマスクの製造
原価の上昇を回避でき、マスク（マスクセット）の製造
コストを低減できるので、半導体装置のコストを低減で
きる。また、露光装置が必要とする位置座標補正および
光近接補正を良好に行うことができるので、転写する像
の解像度、焦点深度およびマスクの重ね合わせ精度を向
上させることができる。その結果、半導体ウエハに所望
の形状および寸法のパターンを良好に転写することがで
きる。

【００４１】上記マスクＭ２，Ｍ３の縮小倍率は、同一
の場合もあるし、異なる場合もある。縮小倍率が異なる
場合としては、ファインパターン転写用のパターンが配
置されたマスクＭ３の倍率を大とする。また、マスクＭ
３には、ファインパターン転写用のパターンが配置され
ているので、マスクＭ３を用いた露光処理の場合の露光
波長は、マスクＭ２を用いた露光処理の場合よりも短
い。また、マスクＭ３を用いた露光処理の場合の投影レ
ンズの開口数（ＮＡ）の方が、マスクＭ２を用いた露光
処理の場合よりも大きい。

【００４２】次に、本実施の形態２におけるマスクの設
計工程からマスク描画を経て半導体ウエハへの露光工程
までの流れを図７および図８により説明する。

【００４３】図７には、マスク設計段階、マスク描画
（マスク製造）段階および半導体装置の製造段階が示さ
れている。マスク設計データは、回路パターンの配置図
と描画図とに分けられている。この描画図はＬＳＩ（La
rge Scale Integrated circuit）設計の標準データ形式
のストリームフォーマット（Stream Format；ＳＦ）デ
ータ形式で記録される。これら回路パターンの配置図と
描画図は、実際に電子線描画装置で使えるようにデータ
変換される。

【００４４】配置図のデータは、マスク描画データのパ
ターン配置データとして格納される。また、描画図は、
第一種電子線描画用と第二種電子線描画用とに変換され
てマスク描画データの描画データ変換条件として格納さ
れる。ここで第一種電子線描画用データは、上記ラフパ
ターン転写用のマスク上のパターン描画データであり、
第二種電子線描画用データは、上記ファインパターン転
写用のマスク上のパターン描画データである。なお、使
用データは、マスク設計者により通信回線等を通じて指
示され、マスク描画データの描画データ変換条件として
格納される。マスク描画データは、データ設定が終わる
とその検証が行われる。

【００４５】マスク描画段階では、マスク設計で得られ
たマスク描画データに従ってマスク基板上にパターンを
描画する。ここでは、第一種電子線描画用と第二種電子
線描画用とで描画処理を分けて、前記したマスクＭ２，
Ｍ３等を含むマスクセットを製造する。続く半導体装置
の製造工程では、製造されたマスクを用いて半導体ウエ
ハ上のフォトレジスト膜に所望のパターンを転写する。
ここでは、ラフパターン転写用のマスクとファインパタ
ーン転写用のマスクとを用いて所望の半導体装置を製造
することが例示されている。

【００４６】図８には、例えば上記ＳＦデータなどのＣ
ＡＭデータに変換されたマスク設計データを、上記した
マスク描画データへ変換するフローチャートの一例を示
したものである。ＣＡＭデータとして出力されたマスク
設計データは、図形データの重なり除去、基本図形除
去、フィールド分割およびマスクパターン寸法補正など
の各処理が施される。これらの処理の際に、マスク描画
データへ変換するための設定条件は、マスクへの描画を
第一種電子線描画によって行うか第二種電子線描画によ
って行うかによって異なってくる。つまり、ここでは、
マスク設計データを第一種電子線描画用のマスク描画デ
ータ（第１マスク描画データ）と第二種電子線描画用の
マスク描画データ（第２マスク描画データ）とに変換す
る処理が施される。このようにして作成されたマスク描
画データに基づいて、マスクへ回路パターンなどを描画
することが可能となる。このようにして変換された複数
のマスク描画データをマスク上に配置することにより、
マスク上に回路パターン、集積回路テスト用パターン、
マスクテストパターンおよび露光アライメントマークパ
ターンなどを形成することができる。

【００４７】（実施の形態３）本実施の形態３は、前記
実施の形態１，２において説明したマスク製造方法によ
り製造されたマスクを、例えば相補ＭＯＳ（ＣＭＯＳ：
Complementary MetalOxide Semiconductor）型のＭＯＳ
ＦＥＴの製造に適用した場合について説明する。図９
は、本実施の形態３の半導体装置の製造工程におけるフ
ォトリソグラフィ工程のフローチャートを示している。
また、図１０は、本実施の形態の半導体装置の要部断面
図を示している。

【００４８】ｎウエル・フォト工程Ｐ１は、半導体ウエ
ハ３上に窒化シリコン等の絶縁膜を堆積した後、その絶
縁膜上にｎウエル形成領域以外の領域が被覆されるよう
なフォトレジストパターンを形成する工程である。ｎ^-
形の半導体ウエハ３（半導体基板３Ｓ）のｎウエルＮＷ
Ｌには、たとえばｎ形不純物のリン（Ｐ）またはヒ素
（Ａｓ）が導入される。

【００４９】フィールド・フォト工程Ｐ２は、半導体ウ
エハの主面上に窒化シリコン等の絶縁膜を堆積した後、
その絶縁膜上に素子形成領域のみが被覆されるようなフ
ォトレジストパターンを形成する工程である。半導体ウ
エハ３（半導体基板３Ｓ）の主面に、酸化シリコン（Ｓ
ｉＯ²）からなるフィールド絶縁膜１０をＬＯＣＯＳ（L
ocal Oxidization of Silicon）法によって形成した
後、そのフィールド絶縁膜に囲まれた素子形成領域に、
酸化シリコン膜（ＳｉＯ²）などからなるゲート絶縁膜
１１を熱酸化法によって形成する。このパターンは、ラ
フパターンである。

【００５０】ｐウエル・フォト工程Ｐ３は、ｐウエルＰ
ＷＬのチャネルストッパ領域を形成するために、ｎウエ
ル上を被覆するフォトレジストパターンを形成する工程
である。ｐウエルＰＷＬには、例えばｐ形不純物のホウ
素が導入される。

【００５１】ゲート・フォト工程Ｐ４は、半導体ウエハ
３の主面上にポリシリコン等からなる導体膜を堆積した
後、その導体膜上にゲート電極形成領域が被覆されるよ
うなフォトレジストパターンを形成する工程である。低
抵抗ポリシリコンからなるゲート電極形成膜をＣＶＤ法
等によって堆積した後、その膜をフォトリソグラフィ技
術およびエッチング技術によりパターニングして、ゲー
ト電極１２を形成する。

【００５２】ｎチャネル・フォト工程Ｐ５は、ｎチャネ
ル側にゲート電極１２をマスクとしてｎ形不純物をイオ
ン注入すべく、ｐチャネル側を被覆するようなフォトレ
ジストパターンの形成工程である。ｎチャネル形のＭＯ
ＳＦＥＴ形成領域に、例えばｎ形不純物のリンまたはヒ
素をイオン注入法等により導入する。この際、ゲート電
極１２をマスクとして自己整合的にｎ形不純物を半導体
基板３Ｓに導入する。

【００５３】ｐチャネル・フォト工程Ｐ６は、逆に、ｐ
チャネル側にゲート電極１２をマスクとしてｐ形不純物
をイオン注入するために、ｎチャネル側を被覆するよう
なフォトレジストパターンを形成する工程である。ｐチ
ャネル形のＭＯＳＦＥＴ形成領域に、例えばｐ形不純物
のホウ素をイオン注入法等によって導入する。この際、
ゲート電極１２をマスクとして自己整合的にｐ形不純物
を半導体基板に導入する。

【００５４】その後、半導体基板３Ｓに対して熱処理を
施すことにより、ｎＭＩＳＱｎのソース領域およびドレ
イン領域を構成するｎ形の半導体領域１３を形成すると
ともに、ｐＭＩＳＱｐのソース領域およびドレイン領域
を構成するｐ形の半導体領域１４を形成する。

【００５５】ポリシリコン・フォト工程Ｐ７は、配線ま
たは抵抗となる第２層ポリシリコン膜をパターニングす
べく、半導体基板３Ｓの主面上のポリシリコン膜上に配
線および抵抗領域を被覆するようなフォトレジストパタ
ーンを形成する工程である。半導体基板３Ｓの主面上
に、例えば酸化シリコン膜からなる層間絶縁膜をＣＶＤ
法によって堆積し、その上面にポリシリコン膜をＣＶＤ
法等によって堆積する。

【００５６】Ｒ・フォト工程Ｐ８は、抵抗上にフォトレ
ジストパターンを形成した状態で、その他の領域に不純
物を導入する際のマスクとなるフォトレジストパターン
をネガ・プロセスによってパターニングする工程であ
る。ポリシリコン膜をフォトリソグラフィ技術およびエ
ッチング技術によってパターニングした後、そのパター
ニングされたポリシリコン膜の所定領域に不純物を導入
することにより、ポリシリコン膜からなる配線および抵
抗を形成する。

【００５７】コンタクト・フォト工程Ｐ９は、半導体基
板３Ｓの主面上に、例えば酸化シリコン膜（ＳｉＯ²）
からなる層間絶縁膜１５ａをＣＶＤ等によって堆積した
後、コンタクトホール（孔）ＣＮＴを形成するためのフ
ォトレジストパターンをポジ・プロセスで形成する工程
である。酸化シリコン膜からなる層間絶縁膜１５ａはＳ
ＯＧ（Spin On Glass）によって堆積し、その層間絶縁
膜１５ａに半導体領域１３，１４および配線の一部が露
出するようなコンタクトホールＣＮＴをフォトリソグラ
フィ技術およびエッチング技術によって穿孔する。続い
て、半導体基板３Ｓの主面上に、例えば窒化チタン（Ｔ
ｉＮ）、チタン（Ｔｉ）およびタングステン（Ｗ）を下
層から順にスパッタリング法等によって堆積した後、そ
のタングステン膜をエッチバック法によってコンタクト
ホールＣＮＴ内のみに残されるようにエッチングするこ
とで、コンタクトホールＣＮＴを埋め込む。

【００５８】Ａｌ−１・フォト工程Ｐ１０は、例えばア
ルミニウム（Ａｌ）またはＡｌ合金等からなる金属膜を
スパッタリング等によって堆積した後、この金属膜を第
１層配線としてパターニングする工程である。チタン
膜、ＡｌまたはＡｌ合金膜、チタン膜および窒化チタン
膜等をスパッタリング法等によって下層から順に堆積し
た後、その積層金属膜およびその下層のチタン膜および
窒化チタン膜をフォトリソグラフィ技術およびエッチン
グ技術によってパターニングすることにより、第１層配
線１６Ｌ１を形成する。

【００５９】スルーホール・フォト工程Ｐ１１は、第
１、第２層配線１６Ｌ１，１６Ｌ２間を接続するスルー
ホール（孔）ＴＨ１を開口するためのフォトレジストパ
ターンの形成工程である。半導体基板３Ｓ上に、例えば
酸化シリコン膜等の層間絶縁膜１５ｂ，１５ｃをＣＶＤ
法等によって堆積し、これを研磨して平坦化し、さらに
その上に、酸化シリコン膜等からなる層間絶縁膜１５ｄ
を堆積した後、その一部に第１層配線１６Ｌ１の一部が
露出するようなスルーホールＴＨ１を穿孔する。

【００６０】Ａｌ−２・フォト工程Ｐ１２は、Ａｌまた
はＡｌ合金等を含む金属膜をスパッタリング法等により
堆積した後、この金属膜を第２層配線１６Ｌ２としてパ
ターニングするための工程である。この工程は、第１層
配線の形成工程と同じである。

【００６１】ボンディングパッド・フォト工程Ｐ１３
は、表面保護膜１７にボンディングパッドに対応する１
００μｍ程度の開口部１８を形成する工程であり、表面
保護膜１７上にボンディングパッド形成領域以外を被覆
するフォトレジストパターンを形成する工程である。半
導体基板３Ｓの主面上に、例えば酸化シリコン膜を含む
表面保護膜１７をＣＶＤ法等により堆積して第３層配線
１６Ｌ３を被覆した後に行う。

【００６２】これらの露光プロセスのうち、ｎウエル・
フォト工程Ｐ１、ｎチャネル・フォト工程Ｐ５、ｐチャ
ネル・フォト工程Ｐ６およびボンディングパッド・フォ
ト工程Ｐ１３は、上記ラフパターンに該当するパターン
であり、最小寸法が比較的大きく、寸法精度も厳しくな
いので、マスク製作上の制約はほとんどない。これらの
パターンは、一枚のマスク上で組合せることができる。
すなわち、前記実施の形態１，２のマスク基板１の第１
主面において、露光装置の転写領域全面にチップパター
ンを配置する。複数工程のパターンを同一のマスク基板
１上に形成することが可能である。また工程Ｐ１０，Ｐ
１２の金属配線層用のマスクも同一のマスク基板上に形
成することが可能である。

【００６３】ゲート・フォト工程Ｐ４では、化学増幅系
のネガ形フォトレジスト膜を用いてゲート電極を形成す
る。したがって、この時用いるマスクは、回路パターン
の精度が厳しい先端製品の場合、前記図６で示した方式
が有効である。先端製品以外の場合には図１、図５に示
した方式を用い、他のファイン工程の回路パターンと組
合せている。

【００６４】コンタクト・フォト工程Ｐ９では、化学増
幅系のポジ形フォトレジスト膜を用いてコンタクトホー
ルを形成する。この時用いられるマスクは、露光装置の
転写領域全面にチップパターンを配置する。すなわち、
前記図１または図５で示した方式が有効である。ホール
形成用の複数工程の回路パターンを同一基板上に形成す
ることで、マスク製造のＴＡＴとコストが削減できる。
これらの工程では、ハーフトーン基板上に形成すること
で、転写パターンの寸法精度を向上させることができ
る。半導体基板３Ｓの主面上に転写されるパターンの位
置ずれは、イオン打ち込みやエッチングの際に自己整合
的に修正することができる。

【００６５】なお、フォトリソグラフィ工程において
は、露光工程中にマスク基板からの散乱光の影響によ
り、フォトレジスト膜に転写するパターンの寸法が変わ
ってしまう場合もある。そのため、フォトレジスト膜が
ポジ型の場合には転写する回路パターンの寸法を微小量
小さくし、ネガ型の場合には微小量大きくする処理が必
要な場合もある。

【００６６】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。

【００６７】例えば前記実施の形態２においては、回路
パターンを１８０度回転対象、アライメントマークも１
８０度回転対象としたが、これらを９０度回転対象とし
て配置して良い。この場合は４種類の工程の回路パター
ンを１枚のマスク基板上に形成することができる。その
場合のパターン情報領域には、Ｒ、Ｔ、Ｒ３等のような
記号を工程名に付加している。

【００６８】また、前記実施の形態２においては、マス
クＭ２の転写領域Ａ２，Ｂ２に種類の異なるパターンが
配置されている場合について説明したが、転写領域Ａ
２，Ｂ２に同じパターンを配置し、転写領域Ａ２，Ｂ２
を同時に半導体ウエハ上のフォトレジスト膜に転写する
ことで露光スループットを向上させることもできる。

【００６９】また、前記実施の形態１，２では、マスク
自体にパターン情報領域を設けた場合について説明した
が、これに限定されるものではなく、例えばパターン情
報をシートに記入し、そのシートをマスクケースに貼り
付けるようにしても良い。露光に当たっては、そのシー
トの情報を読み取り、そのマスクケースに内のマスクの
転写領域の情報（露光工程や位置）を取得することで露
光処理を行う。この場合、マスクケースとマスクとを一
対一対応させる管理手段が必要になる。例えばマスク上
の製造番号をパターン情報として、その製造番号が記さ
れたシート上の情報を取得することで、マスク基板上の
パターンとその配置の情報を取得するようにしても良
い。

【００７０】また、前記実施の形態１〜３では、同一マ
スクの異なる転写領域のパターンを異なるフォトレジス
ト膜に転写することを想定して説明したが、これに限定
されるものではなく、例えば同一マスクの異なる転写領
域のパターンを半導体ウエハ主面上の同じフォトレジス
ト膜の同じ領域に重なるように露光するようにしても良
い。例えばゲート電極形成用のマスクでは、位相シフタ
エッジの影を転写するため、マスクの重ね合う転写領域
の少なくとも一方に位相シフトパターンを配置し、他方
には遮光パターンを配置している。この場合に、マスク
上に形成されている回路パターン情報を露光前に読み取
り、マスク上の一領域の位相シフタパターン転写し、続
けて他方の遮光パターンを転写して、ウエハ上に残すべ
きシフタエッジの影を形成することができるが、露光処
理の際エラーを防止する効果がある。

【００７１】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＣＭＩ
Ｓ回路を有する半導体装置の製造方法に適用した場合に
ついて説明したが、それに限定されるものではなく、例
えばＤＲＡＭ（Dynamic Random Access Memory）、ＳＲ
ＡＭ（Static Random Access Memory）またはフラッシ
ュメモリ（ＥＥＰＲＯＭ；Electric Erasable Programm
able Read Only Memory）等のようなメモリ回路を有す
る半導体装置、マイクロプロセッサ等のような論理回路
を有する半導体装置あるいはメモリ回路と論理回路とを
同一基板に設けている半導体装置等、他の半導体装置の
製造方法にも適用できる。また、マイクロマシンや液晶
ディスプレイ等のような他の装置の製造方法にも適用で
きる。

【００７２】

【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。

【００７３】すなわち、同一のマスクの異なる領域に配
置された異なる露光工程のパターンのうちの露光を行う
パターンを、前記フォトマスクのパターン情報領域の情
報を読み出すことで選択し、半導体ウエハ上のフォトレ
ジスト膜に投影露光処理により転写することにより、マ
スクを効率的に作成でき、半導体装置の露光工程を効率
的に行うことが可能となる。

【００７４】また、同一のマスクに半導体装置における
異なる露光工程のパターンを配置することにより、マス
クのコストを低減できるので、これを用いて製造された
半導体装置のコストを低減することが可能となる。

【図面の簡単な説明】

【図１】本発明の一実施の形態である半導体装置の製造
方法において用いるマスクの一例の全体平面図である。

【図２】（ａ），（ｂ）は、自己整合で形成されるパタ
ーンを例示した半導体基板の要部断面図である。

【図３】（ａ）〜（ｃ）は本発明の一実施の形態である
半導体装置の製造方法に用いるマスクの製造工程中にお
けるマスク基板の要部断面図である。

【図４】本発明の一実施の形態である半導体装置の製造
工程で用いた縮小投影露光装置の一例の説明図である。

【図５】本発明の他の実施の形態である半導体装置の製
造方法において用いるマスクの一例の全体平面図であ
る。

【図６】本発明の他の実施の形態である半導体装置の製
造方法において用いるマスクの一例の全体平面図であ
る。

【図７】本発明の他の実施の形態であるマスクの設計工
程からマスク描画を経て半導体ウエハへの露光工程まで
の流れの説明図である。

【図８】図７においてマスク設計データをマスク描画デ
ータへ変換する場合の一例のフローチャートである。

【図９】本発明のさらに他の実施の形態である半導体装
置の製造工程におけるフォトリソグラフィ工程のフロー
チャートである。

【図１０】図９のフォトリソグラフィ工程を経て製造さ
れた半導体装置の要部断面図である。

【符号の説明】

１マスク基板２遮光膜２ａ遮光帯２ｂ遮光パターン３半導体ウエハ３Ｓ半導体基板４半導体領域５ゲート電極６絶縁膜７サイドウォール８レジスト膜８ａレジストパターン１０フィールド絶縁膜１１ゲート絶縁膜１２ゲート電極１３、１４半導体領域１５ａ，１５ｂ層間絶縁膜１６Ｌ１第１層配線１６Ｌ２第２層配線１７表面保護膜１８開口部Ｍ１マスクＭ２マスク（第１マスク）Ｍ３マスク（第２マスク）Ａｍ１，Ａｍ２アライメントマークパターンＡ１，Ｂ１転写領域Ａ２，Ｂ２転写領域（第１、第２領域）ＡＩＡ，ＢＩＡパターン情報領域Ｃ，Ｄ情報領域ＱＭＩＳ・ＦＥＴＱｐｐチャネル型のＭＩＳ・ＦＥＴＱｎｎチャネル型のＭＩＳ・ＦＥＴＣＮＴコンタクトホールＥＸ縮小投影露光装置ＥＸ１光源ＥＸ２，ＥＸ３ミラーＥＸ４コンデンサレンズＥＸ５縮小レンズＥＸ６ＸＹＺステージＥＸ７マスキングブレードＥＸ８コントローラＥＸ９アライメント機構部ＮＷＬｎウエルＰＷＬｐウエルＣＮＴコンタクトホールＴＨ１スルーホール

フロントページの続き (72)発明者小林正道東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体グループ内 (72)発明者須向一行東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体グループ内Ｆターム(参考） 2H095 BB01 BB02 BB03 5F046 AA25 BA04 CB17 DA30 DD03

Claims

【特許請求の範囲】

【請求項１】以下の工程を有することを特徴とする半
導体装置の製造方法；（ａ）半導体装置の製造工程における異なる露光工程用
のパターンが同一のマスク基板の異なる領域に配置され
たマスクを用意する工程、（ｂ）前記異なる領域のうち
の露光を行うパターンが配置された領域を、前記異なる
領域の各々のパターンの情報を読み出すことで選択し、
半導体ウエハの主面のフォトレジスト膜に縮小投影露光
によって転写する工程。
【請求項２】以下の工程を有することを特徴とする半
導体装置の製造方法；（ａ）半導体装置の製造工程における異なる露光工程用
のパターンが配置された第１、第２領域を同一のマスク
基板に有するマスクを用意する工程、（ｂ）前記マスク
を縮小投影露光装置に０度回転してセットし、前記マス
クの第１領域のパターンを選択して、半導体ウエハの主
面の第１フォトレジスト膜に転写する工程、（ｃ）前記
マスクを縮小投影露光装置に１８０度回転してセット
し、前記マスクの第２領域のパターンを選択して、前記
半導体ウエハの主面の第２フォトレジスト膜に転写する
工程。
【請求項３】以下の工程を有することを特徴とする半
導体装置の製造方法；（ａ）半導体装置を構成する第１パターンの転写用のパ
ターンが配置された複数の転写領域を設けた第１マスク
を用意する工程、（ｂ）前記第１マスクを用いた縮小投
影露光処理によって半導体ウエハの主面の第１フォトレ
ジスト膜に前記第１パターンを転写する工程、（ｃ）前
記半導体装置を構成するパターンのうち、前記第１パタ
ーンよりも相対的に高い転写精度が要求される第２パタ
ーンの転写用のパターンが配置された転写領域を、前記
第１マスクの転写領域よりも少ない数で設けた第２マス
クを用意する工程、（ｄ）前記第２マスクを用いた縮小
投影露光処理によって、前記半導体ウエハの主面の第２
フォトレジスト膜に前記第２パターンを転写する工程。
【請求項４】半導体装置の製造工程において、（ａ）
半導体装置を構成する第１パターンの転写用のパターン
が配置された複数の転写領域を設けた第１マスクを用意
する工程、（ｂ）前記第１マスクを用いた縮小投影露光
処理によって半導体ウエハの主面の第１フォトレジスト
膜に前記第１パターンを転写する工程、（ｃ）前記半導
体装置を構成するパターンのうち、前記第１パターンよ
りも相対的に高い転写精度が要求される第２パターンの
転写用のパターンが配置された転写領域を、前記第１マ
スクの転写領域よりも少ない数で設けた第２マスクを用
意する工程、（ｄ）前記第２マスクを用いた縮小投影露
光処理によって、前記半導体ウエハの主面の第２フォト
レジスト膜に前記第２パターンを転写する工程を有し、前記第１マスクの複数の転写領域の少なくとも１つに
は、他の転写領域とは異なる露光工程用のパターンが配
置されており、前記（ｂ）においては、前記複数の転写領域のうちの露
光を行うパターンが配置された領域を、前記複数の転写
領域の各々のパターンの情報を読み出すことで選択し、
前記半導体ウエハの主面の第１フォトレジスト膜に縮小
投影露光によって転写することを特徴とする半導体装置
の製造方法。
【請求項５】半導体装置の製造工程において、（ａ）
半導体装置を構成する第１パターンの転写用のパターン
が複数配置された第１マスクを用意する工程、（ｂ）前
記第１マスクを用いた縮小投影露光処理によって半導体
ウエハの主面の第１フォトレジスト膜に前記第１パター
ンを転写する工程、（ｃ）前記半導体装置を構成するパ
ターンのうち、前記第１パターンよりも相対的に高い転
写精度が要求される第２パターンの転写用のパターンが
前記第１マスクの転写領域よりも少ない数だけ配置され
た第２マスクを用意する工程、（ｄ）前記第２マスクを
用いた縮小投影露光処理によって、前記半導体ウエハの
主面の第２フォトレジスト膜に前記第２パターンを転写
する工程を有し、前記第２マスクの第２パターンの転写用のパターンに
は、光近接補正効果パターンまたは位相シフトパターン
が付加されていることを特徴とする半導体装置の製造方
法。