JP2003258187A - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JP2003258187A
JP2003258187A JP2002056261A JP2002056261A JP2003258187A JP 2003258187 A JP2003258187 A JP 2003258187A JP 2002056261 A JP2002056261 A JP 2002056261A JP 2002056261 A JP2002056261 A JP 2002056261A JP 2003258187 A JP2003258187 A JP 2003258187A
Authority
JP
Japan
Prior art keywords
mounting surface
semiconductor element
semiconductor
lead
mounting
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2002056261A
Other languages
English (en)
Inventor
Kenji Takaya
健次 貴家
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Citizen Electronics Co Ltd
Original Assignee
Citizen Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Citizen Electronics Co Ltd filed Critical Citizen Electronics Co Ltd
Priority to JP2002056261A priority Critical patent/JP2003258187A/ja
Publication of JP2003258187A publication Critical patent/JP2003258187A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16245—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73257—Bump and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors

Landscapes

  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

(57)【要約】 【課題】 フリップチップ実装方式やワイヤボンディン
グ実装方式の違いにかかわらず、いずれの実装方式にも
対応して使用することができるリードフレームを備えた
半導体装置を提供することである。 【解決手段】 半導体素子２４と、この半導体素子２４
が選択的に載置される第１載置面２２および第２載置面
３２を有するリード部２３ａ，２３ｂと、このリード部
２３ａ，２３ｂ上で前記半導体素子２４を封止する樹脂
体２６とを備え、前記第１載置面２２はリード部２３
ａ，２３ｂの先端部を凹設して形成される一方、第２載
置面３２は前記第１載置面２２の裏面側において平坦な
面で形成されることで、前記第１載置面２２及び第２載
置面３２のいずれか一方、あるいは両方に半導体素子２
４をはじめとする各種の素子を実装することを可能とし
た。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、発光ダイオードや
コンデンサ等の半導体素子をリードフレーム上に接合し
て形成した半導体装置に関するものである。
【０００２】
【従来の技術】従来、複数の素子電極部を備えたチップ
型の半導体装置（以下、半導体チップという）は、金属
製のリードフレームに形成された複数のリード部上に発
光ダイオードやコンデンサ等の半導体素子を配置し、そ
の上を樹脂体で封止することによって形成されている。
前記リード部は全体が電極面となっており、半導体素子
の各素子電極部はリード部の先端部に載置され、半田バ
ンプあるいはワイヤを介して接合されている。
【０００３】前記半田バンプを介して接続するフリップ
チップ実装方式では、リフロー処理等によって溶融した
半田が広がらないように、リード部の先端部を凹設した
リードフレームが使用される。一方、ワイヤを介して接
続するワイヤボンディング実装方式では、リード部の先
端が平坦に形成されたリードフレームが使用され、この
平坦面に載置した半導体素子の素子電極部と前記リード
部の一端との間に細い金線を掛け渡して接続される。
【０００４】
【発明が解決しようとする課題】ところで、上記従来の
半導体チップにあっては、半導体素子の実装方式に応じ
て、載置面が凹設されたフリップチップ用のリード部を
備えたリードフレームか、載置面が平坦なワイヤボンデ
ィング用のリード部を備えたリードフレームのいずれか
が選択して用いられる。このため、半導体素子の実装方
式の違いに応じて２種類のリードフレームを用意しなけ
ればならない。しかしながら、個々の半導体素子の実装
方式に合わせてリードフレームを生産するとなると、リ
ードフレームを構成する材料に無駄ができると共に、製
品コストが割高になるといった問題があった。
【０００５】そこで、本発明の目的は、フリップチップ
実装方式やワイヤボンディング実装方式の違いに関わら
ず、いずれの実装方式にも対応して使用することができ
るリードフレームを備えた半導体装置を提供することで
ある。
【０００６】
【課題を解決するための手段】上記課題を解決するため
に、本発明の請求項１に係る半導体装置は、半導体素子
と、この半導体素子が選択的に載置される第１載置面お
よび第２載置面を有するリードフレームと、このリード
フレーム上で前記半導体素子を封止する樹脂体とを備
え、前記第１載置面はリードフレームの先端部を凹設し
て形成される一方、第２載置面は前記第１載置面の裏面
側において平坦な面で形成されていることを特徴とす
る。
【０００７】この発明によれば、先端部が凹設された第
１載置面を用いて半導体素子をフリップチップ実装した
り、他方の第２載置面を用いて半導体素子をワイヤボン
ディングするといった実装方式の選択を共通のリードフ
レームで実現できる。このため、実装形態に応じて個々
にリードフレームを製造する必要がないので、材料費等
に無駄が生じず、生産性を高めることができる。また、
リードフレームに第１載置面及び第２載置面を設けてい
るので、半導体素子やその他の電子部品を複数実装した
半導体チップを形成することが可能となる。
【０００８】また、前記リードフレームの第１載置面を
凹設しているので、半田バンプを介して半導体素子を接
合しても周囲に半田が流れ出すことがなくなると共に、
接合する際の位置ずれ等を抑えることができる。一方、
第２載置面は平坦面になっているので、ボンディングワ
イヤによる接合が容易に行える。
【０００９】
【発明の実施の形態】以下、添付図面に基づいて本発明
に係る半導体装置の実施形態を詳細に説明する。図１は
本発明の半導体装置の第１実施形態の斜視図、図２は前
記半導体装置の断面図である。
【００１０】本発明の第１実施形態における半導体装置
（半導体チップ２１）は、図１及び図２に示されるよう
に、一対のリード部２３ａ，２３ｂと、このリード部２
３ａ，２３ｂの先端部に載置される半導体素子２４と、
これら半導体素子２４及びリード部２３ａ，２３ｂの上
方を封止する樹脂体２６とを備えている。前記リード部
２３ａ，２３ｂは前記半導体素子２４の各素子電極部２
７ａ，２７ｂに向けて延びる板状の金属板であり、その
対向した先端部が前記半導体素子２４を載置するための
載置面となっている。この載置面は、図１及び図２に示
したように、半導体素子２４をフリップチップ実装する
ために凹設された第１載置面２２と、この第１載置面２
２の裏面側に形成されたワイヤボンディング実装するた
めの平坦な第２載置面３２とで構成される。
【００１１】前記リード部２３ａ，２３ｂは、４２アロ
イ（Ｎｉ４２％のＮｉ−Ｆｅ合金）やアルミニウム、銅
などによって、図３に示すように厚みを持たせて形成さ
れている。このリード部２３ａ，２３ｂは、個々の半導
体チップ２１を形成するための形成領域（切断線２９ｂ
に沿って分断される部分）がマトリックス状に配列され
たリードフレーム３０から切り出して形成されたもので
ある。前記リードフレーム３０には細長い貫通孔２９ａ
が数条設けられ、切断線２９ｂに沿って分断することに
よって２つに分離したリード部２３ａ，２３ｂが形成さ
れる。また、前記リード部２３ａ，２３ｂには、その先
端上面にエッチングあるいは切削等によって断面Ｌ字状
に凹設された第１載置面２２が形成される。この第１載
置面２２の裏面側は第２載置面３２として構成される
が、前記第１載置面２２のような加工を施さずにそのま
まの平坦面を利用する。
【００１２】前記第１載置面２２を利用したフリップチ
ップ実装を行う場合は、半導体素子２４の２箇所の素子
電極部２７ａ，２７ｂに半田バンプ２８を塗布し、この
半田バンプ２８が塗布された面を第１載置面２２上に載
置し、リフロー処理を施して溶着する。この実施形態の
半導体素子２４は、底面に２箇所の素子電極部２７ａ，
２７ｂを備えたダイオードやコンデンサ等のような機能
を有する略四角形状のシリコン片である。
【００１３】最後に、半導体素子２４及びリード部２３
ａ，２３ｂの上方に金型を配設し、エポキシ系の樹脂を
充填して樹脂体２６を形成し、半導体素子２４及びリー
ド部２３ａ，２３ｂを封止する。そして、リードフレー
ム３０に設定されている切断線２９ｂに沿って個々の半
導体チップ２１に分割する。
【００１４】図４及び図５は、本発明の第２実施形態に
係る半導体チップ３１を示したものである。この実施形
態の半導体チップ３１は、前述の半導体チップ２１にお
いて用いられたリード部２３ａ，２３ｂを利用してお
り、平坦な面で形成された第２載置面３２側に半導体素
子２４を載置してワイヤボンディング実装したものであ
る。即ち、前記第１実施形態におけるリード部２３ａ，
２３ｂを上下逆にして第２載置面３２を上に向け、この
第２載置面３２に半導体素子２４を載置して接着剤３５
によって固定する。そして、半導体素子３４の上面両端
部に形成されている素子電極部３７ａ，３７ｂと、前記
リード部２３ａ，２３ｂの一端とをボンディングワイヤ
３８によって接合したものである。なお、後の製造工程
は前記第１実施形態と同様であり、半導体素子３４及び
リード部２３ａ，２３ｂの上方に金型を配設してエポキ
シ系の樹脂を充填して樹脂体２６を形成する。
【００１５】上記第１実施形態及び第２実施形態におい
て説明したように、リード部２３ａ，２３ｂの先端部の
両面に第１載置面２２及び第２載置面３２を形成したこ
とによって、フリップチップ実装方式あるいはワイヤボ
ンディング実装方式のいずれにも対応可能な半導体チッ
プ２１，３１が形成できた。したがって、それぞれの実
装形態毎にリードフレームを製造する必要がなくなるの
で、製造工数及びコストの低減化が図られる。なお、こ
のような半導体チップ２１，３１をマザーボード等の実
装基板（図示せず）に実装する場合は、前記半導体チッ
プ２１にあっては、第２載置面３２、半導体チップ３１
にあっては、第１載置面２２側を実装基板上に載置して
行う。
【００１６】次に、前記リードフレーム３０を応用した
他の半導体チップの実施形態を図６乃至図８に示す。図
６に示した第３実施形態の半導体チップ４１は、第１載
置面２２の長手方向の幅Ｗを広く形成したリード部４３
ａ，４３ｂを用い、半導体素子４４ａとこの半導体素子
４４ａの周辺素子４４ｂとを一緒に、前記第１載置面２
２上に半田バンプを用いてフリップチップ実装したもの
である。本実施形態では、実装される半導体素子４４ａ
とその周辺素子４４ｂの厚みが異なる場合があるので、
板厚のリードフレームを深く加工して第１載置面２２を
形成してある。これによって、半導体素子４４ａとその
周辺素子４４ｂが位置ずれを起こすことなく確実に実装
される。このように、リード部４３ａ，４３ｂの第１載
置面２２の幅Ｗを広く設定したことで、従来別々の半導
体チップに収められていた機能を同一の半導体チップで
実現することが可能となる。
【００１７】図７に示した第４実施形態の半導体チップ
５１は、第１載置面２２までの深さｈを大きく設定して
形成されたリード部５３ａ，５３ｂを利用したものであ
る。この半導体チップ５１は、第２載置面３２に半導体
素子４４ａをフリップチップ実装あるいはワイヤボンデ
ィング実装し、反対側の第１載置面２２に他の周辺素子
４４ｂを実装する構造となっている。このように、第１
載置面２２の深さｈを大きく設定しているので、半導体
素子４４ａと同様な厚みを有する周辺素子４４ｂをリー
ド部５３ａ，５３ｂからはみ出すことなく実装すること
ができる。なお、半導体素子４４ａとその周辺素子４４
ｂの実装位置は第１載置面２２及び第２載置面３２のい
ずれでもかまわないが、前記半導体素子４４ａが発光ダ
イオードのような光素子である場合には、図７に示した
ように光透過性が十分確保できる表側の第２載置面３２
に実装することが必要である。このような半導体チップ
５１では、リード部５３ａ，５３ｂの第１載置面２２及
び第２載置面３２の両面を利用して半導体素子４４ａや
その周辺素子４４ｂを立体的に実装しているので、平面
スペースを広くすることなく、複数の機能を備えた半導
体チップを形成することができる。
【００１８】図８に示した第５実施形態の半導体チップ
６１は、前記図７に示した第４実施形態のリード部５３
ａ，５３ｂを反転して利用したものである。即ち、リー
ド部５３ａ，５３ｂの第１載置面２２には半導体素子４
４ａが半田バンプ等によってフリップチップ実装され、
この半導体素子４４ａの上方を跨ぐようにして他の周辺
素子４４ｂをリード部５３ａ，５３ｂの上面に実装した
構成である。このように、リード部５３ａ，５３ｂの第
１載置面２２やその他の側面を利用して半導体素子４４
ａやその周辺素子４４ｂを立体的に実装しているので、
前記第４実施形態の半導体チップ５１と同様に、マザー
ボード等の外部基板に実装する際の平面スペースを抑え
ることが可能で、小型の電子機器にも搭載することがで
きる、といった効果を奏する。
【００１９】
【発明の効果】以上説明したように、本発明に係る半導
体装置によれば、先端部が凹設された第１載置面を用い
て半導体素子をフリップチップ実装したり、他方の第２
載置面を用いて半導体素子をワイヤボンディングすると
いった実装方式の選択を共通のリードフレームで実現で
きる。このため、実装形態に応じて個々にリードフレー
ムを製造する必要がないので、材料費等に無駄が生じ
ず、生産性を高めることができる。また、リードフレー
ムを構成する各リード部に第１載置面及び第２載置面を
設けているので、半導体素子やその他の電子部品を複数
実装した半導体チップを形成することが可能となる。
【００２０】また、前記リードフレームの第１載置面及
び第２載置面の両面に半導体素子と、この半導体素子の
周辺素子を立体的に実装することができるので、チップ
面積を抑える反面、複数の機能を備えた半導体チップが
形成できる。
【図面の簡単な説明】
【図１】本発明の半導体装置（半導体チップ）の第１実
施形態の斜視図である。
【図２】上記図１の半導体チップの断面図である。
【図３】上記半導体チップを構成するリードフレームの
斜視図である。
【図４】本発明の半導体チップの第２実施形態の斜視図
である。
【図５】上記図４の半導体チップの断面図である。
【図６】本発明の半導体チップの第３実施形態の斜視図
である。
【図７】本発明の半導体チップの第４実施形態の断面図
である。
【図８】本発明の半導体チップの第５実施形態の斜視図
である。
【符号の説明】
２１，３１，４１，５１，６１ 半導体チップ（半導体
装置） ２２ 第１載置面 ２３ａ，２３ｂ リード部 ２４，３４，４４ａ 半導体素子 ２６ 樹脂体 ２７ａ，２７ｂ 素子電極部 ２８ 半田バンプ ３０ リードフレーム ３２ 第２載置面 ３７ａ，３７ｂ 素子電極部 ３８ ボンディングワイヤ ４３ａ，４３ｂ リード部 ５３ａ，５３ｂ リード部 ４４ｂ 周辺素子

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 半導体素子と、この半導体素子が選択的
    に載置される第１載置面および第２載置面を有するリー
    ドフレームと、このリードフレーム上で前記半導体素子
    を封止する樹脂体とを備え、 前記第１載置面はリードフレームの先端部を凹設して形
    成される一方、第２載置面は前記第１載置面の裏面側に
    おいて平坦な面で形成されていることを特徴とする半導
    体装置。
  2. 【請求項２】 前記半導体素子は、第１載置面に半田バ
    ンプを介して接合されてなる請求項１記載の半導体装
    置。
  3. 【請求項３】 前記半導体素子は、第２載置面にボンデ
    ィングワイヤを介して接合されてなる請求項１記載の半
    導体装置。
JP2002056261A 2002-03-01 2002-03-01 半導体装置 Pending JP2003258187A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2002056261A JP2003258187A (ja) 2002-03-01 2002-03-01 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2002056261A JP2003258187A (ja) 2002-03-01 2002-03-01 半導体装置

Publications (1)

Publication Number Publication Date
JP2003258187A true JP2003258187A (ja) 2003-09-12

Family

ID=28666881

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002056261A Pending JP2003258187A (ja) 2002-03-01 2002-03-01 半導体装置

Country Status (1)

Country Link
JP (1) JP2003258187A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009074862A (ja) * 2007-09-19 2009-04-09 Dainippon Printing Co Ltd センサーパッケージおよびその製造方法
EP3319122A1 (en) * 2016-11-06 2018-05-09 Nexperia B.V. Semiconductor device with wettable corner leads
US11908777B2 (en) 2016-02-15 2024-02-20 Rohm Co., Ltd. Semiconductor package with plurality of leads and sealing resin

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009074862A (ja) * 2007-09-19 2009-04-09 Dainippon Printing Co Ltd センサーパッケージおよびその製造方法
US11908777B2 (en) 2016-02-15 2024-02-20 Rohm Co., Ltd. Semiconductor package with plurality of leads and sealing resin
EP3319122A1 (en) * 2016-11-06 2018-05-09 Nexperia B.V. Semiconductor device with wettable corner leads

Similar Documents

Publication Publication Date Title
TWI447876B (zh) 利用引導框及晶片之半導體晶粒封裝及其製造方法
US20080023807A1 (en) Dual side cooling integrated power device package and module and methods of manufacture
US20100155913A1 (en) Thermally enhanced thin semiconductor package
JPS63249345A (ja) フレキシブル搭載基板
JP2005223331A (ja) リードフレーム、これを利用した半導体チップパッケージ及びその製造方法
US20220157700A1 (en) Two sided bondable lead frame
JP2000223622A (ja) 半導体装置およびその製造方法並びにそれを使用した実装構造体
JP2007150045A (ja) 半導体装置
US7189599B2 (en) Lead frame, semiconductor device using the same and method of producing the semiconductor device
JPH08306724A (ja) 半導体装置およびその製造方法ならびにその実装方法
JP2003258187A (ja) 半導体装置
JP3301985B2 (ja) 半導体装置の製造方法
JP2003110080A (ja) 半導体装置
JPH01241828A (ja) 半導体パッケージ
JP2005311137A (ja) 半導体装置及びその製造方法、半導体装置の実装構造並びにリードフレーム
JP2022143167A (ja) 半導体装置
GB2272104A (en) Tape automated bonding
KR100571273B1 (ko) 반도체패키지 및 그 제조 방법
JP2000164792A (ja) 半導体装置およびその製造方法
JP5499437B2 (ja) モールドパッケージ
JP2004207415A (ja) 半導体モジュール、電子機器および半導体モジュールの製造方法
US20220301984A1 (en) Semiconductor device
JP2016197636A (ja) モールドパッケージ
JP2003188204A (ja) 半導体装置
JPH0451056B2 (ja)