JP2003257990A - 薄膜半導体装置の製造方法、薄膜半導体装置、電気光学装置の製造方法、電気光学装置、並びに電子機器 - Google Patents

Abstract

(57)【要約】 【課題】 ゲート電極の形状やＬＤＤ長にかかわらず、
ＬＤＤ長を精度良く制御することが可能な薄膜半導体装
置の製造方法を提供する。 【解決手段】 はじめに、透光性基板１０Ａ上に、所定
のパターンの半導体膜１、ゲート絶縁膜２、遮光性を有
するゲート電極３ｃを順次形成し、ゲート電極３ｃをマ
スクとして半導体膜１に低濃度の不純物を注入する。次
に、ゲート電極３ｃを形成した透光性基板１０Ａ上に、
絶縁膜を形成し、ポジ型のフォトレジストを塗布した
後、透光性基板１０Ａの裏面側からフォトレジストを露
光し、フォトレジストの現像、絶縁膜のエッチングを順
次行い、ゲート電極３ｃより幅広でかつ半導体膜１より
幅狭の所定のパターンの絶縁膜８を形成する。次に、絶
縁膜８をマスクとして、半導体膜１に高濃度の不純物を
注入する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、薄膜半導体装置の
製造方法、薄膜半導体装置、電気光学装置の製造方法、
電気光学装置、並びに電子機器に係り、特に、ＬＤＤ
（Lightly Doped Drain）構造の薄膜半導体装置を製造
する技術に関するものである。

【０００２】

【従来の技術】液晶装置、エレクトロルミネッセンス
（ＥＬ）装置、プラズマディスプレイ等の電気光学装置
として、マトリクス状に配置された多数のドットを、ド
ット毎に駆動するために、各ドットに薄膜半導体装置で
あるＴＦＴを設けたアクティブマトリクス型の電気光学
装置が知られている。また、かかる用途に用いられるＴ
ＦＴとして、ソース領域とドレイン領域に、各々、不純
物濃度が相対的に高い高濃度領域と相対的に低い低濃度
領域（ＬＤＤ領域）とが形成されたＬＤＤ構造のＴＦＴ
が知られているが、ＬＤＤ構造のＴＦＴでは、ＬＤＤ長
（低濃度領域の形成幅）を精度良く制御することが重要
である。

【０００３】ここで、ＩＣ等の半導体素子の技術分野で
は、ゲート電極にサイドウォールを形成することによ
り、ＬＤＤ長を制御する技術が知られている。以下、ｎ
チャネルＭＯＳトランジスタを製造する場合を例とし
て、この技術について簡単に説明する。

【０００４】はじめに、図１２（ａ）に示すように、シ
リコンウエハ２００にｐウェル２１０を形成した後、所
定のパターンのゲート絶縁膜２０１と金属からなるゲー
ト電極２０２とを順次形成する。次に、ゲート電極２０
２をマスクとして、低濃度のｎ型不純物イオン３００を
注入し、低濃度のソース領域２０３とドレイン領域２０
４を形成する。次に、図１２（ｂ）に示すように、シリ
コンウエハ２００の全面に絶縁膜２０５を形成した後、
図１２（ｃ）に示すように、エッチバックにより、ゲー
ト絶縁膜２０１及びゲート電極２０２の側面にのみ絶縁
膜２０５を残し、ゲート絶縁膜２０１及びゲート電極２
０２にサイドウォール２０５ａを形成する。最後に、図
１２（ｄ）に示すように、ゲート電極２０２及びサイド
ウォール２０５ａをマスクとして、高濃度のｎ型不純物
イオン３０１を注入することにより、ソース領域２０
３、ドレイン領域２０４において、サイドウォール２０
５ａの直下に位置する部分に低濃度領域２０３ａ、２０
４ａを残したまま、高濃度領域２０３ｂ、２０４ｂを形
成することができる。

【０００５】以上の方法によれば、ゲート絶縁膜２０１
及びゲート電極２０２に、シリコンウエハ２００の全面
に形成した絶縁膜２０５の膜厚に略等しい幅のサイドウ
ォール２０５ａを形成することができ、このサイドウォ
ール２０５ａの形成幅に略等しい低濃度領域（ＬＤＤ領
域）２０３ａ、２０４ａを形成することができるので、
形成する絶縁膜２０５の膜厚によりＬＤＤ長を制御する
ことができ、ＬＤＤ長を精度良く制御することができ
る。

【０００６】

【発明が解決しようとする課題】しかしながら、以下に
詳述するように、ＩＣ等の半導体素子の技術分野におけ
る上述の技術を電気光学装置の技術分野に適用すること
は極めて困難であり、実用化には到っていないのが現状
である。

【０００７】ＩＣ等の半導体素子では、ゲート電極の側
面がゲート絶縁膜の表面に対して略垂直であるため、エ
ッチバックにより、ゲート電極の側面に絶縁膜を残し、
サイドウォールを形成することができる。ここで、ＩＣ
等の半導体素子では、ゲート電極の膜厚が０．３μｍ程
度、ＬＤＤ長が０．２μｍ程度のトランジスタを形成す
れば良いのに対し、電気光学装置では、ゲート電極の膜
厚が０．３〜０．８μｍ程度、ＬＤＤ長が１．０μｍ程
度とスケールの大きいＴＦＴを形成する必要があるた
め、ゲート電極の側面を略垂直形状に加工すること自体
難しく、また、ゲート電極の側面を略垂直形状に加工で
きたとしても、後に形成する層間絶縁膜がゲート電極の
側面に形成されにくくなるため、データ線やソース線等
の配線が断線する恐れがある。そこで、電気光学装置で
は一般に、ゲート電極はテーパー状とされ、そのテーパ
ー角は３０〜７０°程度となっている。

【０００８】そして、このように、テーパー状のゲート
電極を形成した場合、ゲート電極を形成した基板上の全
面に絶縁膜を形成し、エッチバックをかけても、絶縁膜
がすべてエッチングされて残らないため、サイドウォー
ルを形成することができない。また、仮に、ゲート電極
の側面を略垂直形状に加工できたとしても、ＩＣ等の半
導体素子における従来の技術では、形成する絶縁膜の膜
厚がＬＤＤ長に略等しくなるため、１μｍ程度のＬＤＤ
長を実現するためには、１μｍ程度の膜厚の絶縁膜を形
成する必要がある。しかしながら、１μｍ程度と厚い絶
縁膜を均一に成膜することや、そのように厚い絶縁膜を
精度良くエッチングすることは極めて困難であり、所望
の形状のサイドウォールを精度良く形成することは極め
て難しい。

【０００９】そこで、本発明はかかる事情に鑑みてなさ
れたものであり、ゲート電極の側面形状やＬＤＤ長にか
かわらず、ＬＤＤ長を精度良く制御することが可能な手
段を提供することを目的とする。

【００１０】

【課題を解決するための手段】本発明の薄膜半導体装置
の製造方法は、ソース領域、チャネル領域、ドレイン領
域を有する半導体膜と、該半導体膜とゲート絶縁膜を介
して対向したゲート電極とを具備すると共に、前記ソー
ス領域と前記ドレイン領域には、各々、不純物濃度が相
対的に高い高濃度領域と相対的に低い低濃度領域とが形
成された薄膜半導体装置の製造方法において、透光性基
板上に、所定のパターンの半導体膜を形成する工程と、
前記半導体膜上に、ゲート絶縁膜を形成する工程と、前
記ゲート絶縁膜上に、遮光性を有するゲート電極を形成
する工程と、前記ゲート電極をマスクとして、前記半導
体膜に低濃度の不純物を注入する工程と、前記ゲート電
極を形成した前記透光性基板上に、絶縁膜を形成する工
程と、前記絶縁膜上にポジ型のフォトレジストを塗布す
る工程と、前記透光性基板の裏面側から前記フォトレジ
ストを露光した後、該フォトレジストの現像、前記絶縁
膜のエッチングを順次行い、前記絶縁膜を前記ゲート電
極より幅広でかつ前記半導体膜より幅狭の所定のパター
ンに形成する工程と、所定のパターンに形成した前記絶
縁膜をマスクとして、前記半導体膜に高濃度の不純物を
注入する工程とを有することを特徴とする。

【００１１】すなわち、本発明の薄膜半導体装置の製造
方法では、（１）ゲート電極を形成した後、該ゲート電
極をマスクとして、半導体膜に低濃度の不純物を注入す
ることにより、半導体膜に低濃度のソース領域とドレイ
ン領域を形成する構成としている。また、（２）このよ
うに半導体膜に低濃度のソース領域とドレイン領域を形
成した後、ゲート電極を形成した透光性基板上に絶縁膜
を形成し、さらにその上にポジ型のフォトレジストを塗
布し、該フォトレジストの露光、現像を行うことによ
り、フォトレジストを所定のパターンに形成する構成と
している。また、（３）所定のパターンに形成したフォ
トレジストをマスクとして、絶縁膜をエッチングするこ
とにより、絶縁膜をゲート電極より幅広でかつ半導体膜
より幅狭の所定のパターンに形成する構成としている。
そして、（４）所定のパターンに形成した絶縁膜をマス
クとして、半導体膜に高濃度の不純物を注入することに
より、ソース領域とドレイン領域において、各々、絶縁
膜の直下に位置する部分に低濃度領域を残したまま、絶
縁膜の直下に位置しない部分に高濃度領域を形成するこ
とを特徴としている。

【００１２】このように、本発明の薄膜半導体装置の製
造方法では、半導体膜に低濃度のソース領域とドレイン
領域を形成した後、ゲート電極を形成した透光性基板上
に、ゲート電極より幅広でかつ半導体膜より幅狭の所定
のパターンの絶縁膜を形成し、該絶縁膜をマスクとし
て、半導体膜に高濃度の不純物を注入する構成を採用し
ているので、ソース領域とドレイン領域において、各
々、所定のパターンに形成した絶縁膜のゲート電極より
幅広に形成された部分の長さがＬＤＤ長に相当し、ＬＤ
Ｄ長を精度良く制御することができる。

【００１３】また、本発明の薄膜半導体装置の製造方法
では、絶縁膜上に所定のパターンのフォトレジストを形
成し、該フォトレジストをマスクとして絶縁膜をエッチ
ングすることにより、絶縁膜のパターニングを制御する
構成としているが、（５）絶縁膜上に形成したフォトレ
ジストをパターニングする際に、ゲート電極をマスクと
して、透光性基板の裏面側（ゲート電極と反対側）から
フォトレジストの露光を行う裏面露光を採用しているの
で、露光条件を同一とすれば、フォトレジストの露光領
域は、ゲート電極の下面（半導体膜側の面）の形状のみ
により規定されることになる。このように、本発明の薄
膜半導体装置の製造方法によれば、ゲート電極の側面形
状（ゲート電極のテーパー角等）に関係なく、フォトレ
ジストの露光領域を制御することができ、フォトレジス
ト及び絶縁膜のパターニングを精度良く制御することが
できるので、ゲート電極の側面形状にかかわらず、ＬＤ
Ｄ長を精度良く制御することができる。

【００１４】また、本発明の薄膜半導体装置の製造方法
では、絶縁膜の膜厚、絶縁膜上に形成するフォトレジス
トの露光条件、現像条件、絶縁膜のエッチング条件等を
制御することにより、絶縁膜のパターニングを制御し、
これによってＬＤＤ長を制御することができる。すなわ
ち、本発明の薄膜半導体装置の製造方法では、絶縁膜の
膜厚、絶縁膜上に形成するフォトレジストの露光条件、
現像条件、絶縁膜のエッチング条件等の複数の条件によ
り、ＬＤＤ長を制御することができるので、絶縁膜の膜
厚によってのみＬＤＤ長を制御し、ＬＤＤ長が絶縁膜の
膜厚と略等しくなるＩＣ等の半導体素子における従来の
技術と異なり、絶縁膜の膜厚以上のＬＤＤ長を実現する
ことができる。したがって、例えば、ＬＤＤ長を１μｍ
程度と長く設定しても、絶縁膜の膜厚は０．２〜０．５
μｍ程度と薄く設定すれば良く、絶縁膜の成膜やエッチ
ングが容易になるので、複雑なプロセスを経ることな
く、簡易にかつ精度良く１μｍ程度と長いＬＤＤ長を実
現することができる。このように、本発明の薄膜半導体
装置の製造方法によれば、ＬＤＤ長にかかわらず、ＬＤ
Ｄ長を精度良く制御することができる。

【００１５】本発明の薄膜半導体装置の製造方法では、
絶縁膜をゲート電極より幅広でかつ半導体膜より幅狭の
所定のパターンに形成することにより、ＬＤＤ長を制御
することを述べたが、絶縁膜をゲート電極より幅広でか
つ半導体膜より幅狭の所定のパターンの絶縁膜を形成す
るには、例えば、前記絶縁膜を所定のパターンに形成す
る工程において、現像後に前記フォトレジストが前記ゲ
ート電極より幅広でかつ前記半導体膜より幅狭の所定の
パターンで残存するように、前記フォトレジストの露
光、現像を行うと共に、前記絶縁膜に対して異方性エッ
チングを行えば良い。

【００１６】また、前記絶縁膜を所定のパターンに形成
する工程において、現像後に前記フォトレジストが前記
ゲート電極と同一幅若しくは前記ゲート電極より幅狭の
所定のパターンで残存するように、前記フォトレジスト
の露光、現像を行うと共に、前記絶縁膜に対して等方性
エッチングを行うことによっても、絶縁膜をゲート電極
より幅広でかつ半導体膜より幅狭の所定のパターンの絶
縁膜を形成することができる。

【００１７】以上の本発明の薄膜半導体装置の製造方法
は、エッチバックを採用した従来の技術ではサイドウォ
ールを形成することができず、ＬＤＤ長を制御すること
ができない、テーパー状のゲート電極を有する薄膜半導
体装置に対して、特に有効である。なお、本明細書にお
いて、フォトレジストや絶縁膜の「幅」とは、ＬＤＤ長
方向の長さを意味しているものとする。

【００１８】本発明の薄膜半導体装置は、以上の本発明
の薄膜半導体装置の製造方法により製造された薄膜半導
体装置であって、少なくとも前記ゲート電極の上面及び
側面に沿って、前記絶縁膜が形成されていると共に、前
記半導体膜の前記ソース領域と前記ドレイン領域には、
各々、前記絶縁膜の前記ゲート電極より幅広に形成され
た部分に対応して、前記低濃度領域が形成されているこ
とを特徴とする。本発明の薄膜半導体装置は、本発明の
薄膜半導体装置の製造方法により製造されたものである
ので、ゲート電極の側面形状やＬＤＤ長にかかわらず、
ＬＤＤ長を精度良く制御することができ、耐圧性、電流
−電圧特性等の性能に優れたものとなる。

【００１９】また、本発明の薄膜半導体装置の製造方法
は、ＩＣ等の半導体素子に比較してスケールの大きい薄
膜半導体装置を形成する必要のある電気光学装置に対し
て、特に有効である。本発明の電気光学装置の製造方法
は、ソース領域、チャネル領域、ドレイン領域を有する
半導体膜と、該半導体膜とゲート絶縁膜を介して対向し
たゲート電極とを具備すると共に、前記ソース領域と前
記ドレイン領域には、各々、不純物濃度が相対的に高い
高濃度領域と相対的に低い低濃度領域とが形成された薄
膜半導体装置を備えた電気光学装置の製造方法におい
て、透光性基板上に、所定のパターンの半導体膜を形成
する工程と、前記半導体膜上に、ゲート絶縁膜を形成す
る工程と、前記ゲート絶縁膜上に、遮光性を有するゲー
ト電極を形成する工程と、前記ゲート電極をマスクとし
て、前記半導体膜に低濃度の不純物を注入する工程と、
前記ゲート電極を形成した前記透光性基板上に、絶縁膜
を形成する工程と、前記絶縁膜上にポジ型のフォトレジ
ストを塗布する工程と、前記透光性基板の裏面側から前
記フォトレジストを露光した後、該フォトレジストの現
像、前記絶縁膜のエッチングを順次行い、前記絶縁膜を
前記ゲート電極より幅広でかつ前記半導体膜より幅狭の
所定のパターンに形成する工程と、所定のパターンに形
成した前記絶縁膜をマスクとして、前記半導体膜に高濃
度の不純物を注入する工程とを有することを特徴とす
る。

【００２０】本発明の電気光学装置の製造方法は、上記
の本発明の薄膜半導体装置の製造方法を電気光学装置に
適用したものであるから、本発明の電気光学装置の製造
方法によれば、薄膜半導体装置を製造する際に、ゲート
電極の側面形状やＬＤＤ長にかかわらず、ＬＤＤ長を精
度良く制御することができる。

【００２１】本発明の電気光学装置は、本発明の電気光
学装置の製造方法により製造された電気光学装置であっ
て、少なくとも前記ゲート電極の上面及び側面に沿っ
て、前記絶縁膜が形成されていると共に、前記半導体膜
の前記ソース領域と前記ドレイン領域には、各々、前記
絶縁膜の前記ゲート電極より幅広に形成された部分に対
応して、前記低濃度領域が形成されていることを特徴と
する。本発明の電気光学装置は、本発明の電気光学装置
の製造方法により製造されたものであるので、ゲート電
極の側面形状やＬＤＤ長にかかわらず、ＬＤＤ長を精度
良く制御することができ、性能に優れた薄膜半導体装置
を備えたものとなる。また、本発明の電気光学装置を備
えることにより、性能に優れた電子機器を提供すること
ができる。

【００２２】

【発明の実施の形態】次に、本発明に係る実施形態につ
いて詳細に説明する。 （電気光学装置の構造）図１〜図３に基づいて、本発明
に係る実施形態の電気光学装置の構造について説明す
る。本実施形態では、スイッチング素子としてＴＦＴ
（薄膜半導体装置）を用いたアクティブマトリクス型の
透過型液晶装置を例として説明する。図１は本実施形態
の液晶装置の画像表示領域を構成するマトリクス状に配
置された複数のドットにおけるスイッチング素子、信号
線等の等価回路図、図２はデータ線、走査線、画素電極
等が形成されたＴＦＴアレイ基板の１ドットを拡大して
示す平面図、図３は本実施形態の液晶装置の構造を示す
断面図であって、図２のＡ−Ａ’線断面図である。な
お、図３においては、図示上側が光入射側、図示下側が
視認側（観察者側）である場合について図示している。
また、各図においては、各層や各部材を図面上で認識可
能な程度の大きさとするため、各層や各部材毎に縮尺を
異ならせてある。

【００２３】本実施形態の液晶装置において、図１に示
すように、画像表示領域を構成するマトリクス状に配置
された複数のドットには、画素電極９と当該画素電極９
を制御するためのスイッチング素子であるＴＦＴ（薄膜
半導体装置）３０がそれぞれ形成されており、画像信号
が供給されるデータ線６ａが当該ＴＦＴ３０のソースに
電気的に接続されている。データ線６ａに書き込む画像
信号Ｓ１、Ｓ２、…、Ｓｎは、この順に線順次に供給さ
れるか、あるいは相隣接する複数のデータ線６ａに対し
てグループ毎に供給される。

【００２４】また、走査線３ａがＴＦＴ３０のゲートに
電気的に接続されており、複数の走査線３ａに対して走
査信号Ｇ１、Ｇ２、…、Ｇｍが所定のタイミングでパル
ス的に線順次で印加される。また、画素電極９はＴＦＴ
３０のドレインに電気的に接続されており、スイッチン
グ素子であるＴＦＴ３０を一定期間だけオンすることに
より、データ線６ａから供給される画像信号Ｓ１、Ｓ
２、…、Ｓｎを所定のタイミングで書き込む。

【００２５】画素電極９を介して液晶に書き込まれた所
定レベルの画像信号Ｓ１、Ｓ２、…、Ｓｎは、後述する
共通電極との間で一定期間保持される。液晶は、印加さ
れる電圧レベルにより分子集合の配向や秩序が変化する
ことにより、光を変調し、階調表示を可能にする。ここ
で、保持された画像信号がリークすることを防止するた
めに、画素電極９と共通電極との間に形成される液晶容
量と並列に蓄積容量６０が付加されている。

【００２６】図３に示すように、本実施形態の液晶装置
は、液晶層５０を挟持して対向配置され、ＴＦＴ３０や
画素電極９が形成されたＴＦＴアレイ基板１０と、共通
電極２１が形成された対向基板２０とを具備して概略構
成されている。

【００２７】以下、図２に基づいて、ＴＦＴアレイ基板
１０の平面構造について説明する。ＴＦＴアレイ基板１
０には、矩形状の画素電極９が複数、マトリクス状に設
けられており、図２に示すように、各画素電極９の縦横
の境界に沿って、データ線６ａ、走査線３ａ及び容量線
３ｂが設けられている。本実施形態において、各画素電
極９及び各画素電極９を囲むように配設されたデータ線
６ａ、走査線３ａ等が形成された領域が１ドットとなっ
ている。

【００２８】データ線６ａは、ＴＦＴ３０を構成する多
結晶半導体膜１のうちソース領域１ｘに、コンタクトホ
ール１３を介して電気的に接続されており、画素電極９
は、多結晶半導体膜１のうちドレイン領域１ｙに、コン
タクトホール１５、ソース線６ｂ、コンタクトホール１
４を介して電気的に接続されている。また、走査線３ａ
の一部が、多結晶半導体膜１のうちチャネル領域１ａに
対向するように拡幅されており、走査線３ａの拡幅され
た部分が、ゲート電極として機能する。以下、走査線３
ａにおいて、ゲート電極として機能する部分を単に「ゲ
ート電極」と称し、符号３ｃで示す。また、ＴＦＴ３０
を構成する多結晶半導体膜１は、容量線３ｂと対向する
部分にまで延設されており、この延設部分１ｆを下電
極、容量線３ｂを上電極とする蓄積容量（蓄積容量素
子）６０が形成されている。

【００２９】次に、図３に基づいて、本実施形態の液晶
装置の断面構造について説明する。ＴＦＴアレイ基板１
０は、ガラス等の透光性材料からなる基板本体（透光性
基板）１０Ａとその液晶層５０側表面に形成された画素
電極９、ＴＦＴ３０、配向膜１２を主体として構成され
ており、対向基板２０はガラス等の透光性材料からなる
基板本体２０Ａとその液晶層５０側表面に形成された共
通電極２１と配向膜２２とを主体として構成されてい
る。

【００３０】詳細には、ＴＦＴアレイ基板１０におい
て、基板本体１０Ａの直上に、シリコン酸化膜等からな
る下地保護膜（緩衝膜）１１が形成されている。また、
基板本体１０Ａの液晶層５０側表面にはインジウム錫酸
化物（ＩＴＯ）等の透明導電性薄膜からなる画素電極９
が設けられ、各画素電極９に隣接する位置に、各画素電
極９をスイッチング制御する画素スイッチング用ＴＦＴ
３０が設けられている。なお、本実施形態では、透過型
液晶装置を例としたので、画素電極９はＩＴＯ等の透明
導電性薄膜からなるが、反射型液晶装置では、画素電極
９はＡｌ等の金属薄膜からなり、反射半透過型液晶装置
では、ＩＴＯ等の透明導電性薄膜とＡｌ等の金属薄膜の
積層構造からなる。

【００３１】下地保護膜１１上には、多結晶シリコンか
らなる多結晶半導体膜１が所定のパターンで形成されて
おり、この多結晶半導体膜１上に、シリコン酸化膜等か
らなるゲート絶縁膜２が形成され、このゲート絶縁膜２
上に、走査線３ａ（ゲート電極３ｃ）が形成されてい
る。本実施形態では、ゲート電極３ｃの側面はゲート絶
縁膜２の表面に対して略垂直となっている。また、多結
晶半導体膜１のうち、ゲート絶縁膜２を介してゲート電
極３ｃと対向する領域が、ゲート電極３ｃからの電界に
よりチャネルが形成されるチャネル領域１ａとなってい
る。また、多結晶半導体膜１において、チャネル領域１
ａの一方側（図示左側）には、ソース領域１ｘが形成さ
れ、他方側（図示右側）にはドレイン領域１ｙが形成さ
れている。そして、ゲート電極３ｃ、ゲート絶縁膜２、
後述するデータ線６ａ、ソース線６ｂ、多結晶半導体膜
１のソース領域１ｘ、チャネル領域１ａ、ドレイン領域
１ｙ等により、画素スイッチング用ＴＦＴ３０が構成さ
れている。

【００３２】本実施形態において、画素スイッチング用
ＴＦＴ３０は、ＬＤＤ構造を有するものとなっており、
ソース領域１ｘ及びドレイン領域１ｙには、各々、不純
物濃度が相対的に高い高濃度領域（高濃度ソース領域、
高濃度ドレイン領域）と、相対的に低い低濃度領域（Ｌ
ＤＤ領域（低濃度ソース領域、低濃度ドレイン領域））
が形成されている。以下、高濃度ソース領域、低濃度ソ
ース領域を、符号１ｄ、１ｂで表し、高濃度ドレイン領
域、低濃度ドレイン領域を、各々、符号１ｅ、１ｃで表
す。

【００３３】また、ゲート電極３ｃを形成したゲート絶
縁膜２上には、少なくともゲート電極３ｃの上面（ゲー
ト絶縁膜と反対側の面）及び側面に沿って、ゲート電極
３ｃより幅広の絶縁膜８が形成されており、ソース領域
１ｘとドレイン領域１ｙには、各々、絶縁膜８のゲート
電極３ｃより幅広に形成された部分に対応して、低濃度
領域（ＬＤＤ領域）１ｂ、１ｃが形成されている。絶縁
膜８は、シリコン窒化膜やシリコン酸化膜等からなる
が、ゲート絶縁膜２とは異なる絶縁性材料により構成さ
れていることが好ましい。

【００３４】また、走査線３ａ（ゲート電極３ｃ）が形
成された基板本体１０Ａ上には、シリコン酸化膜等から
なる第１層間絶縁膜４が形成されており、この第１層間
絶縁膜４上に、データ線６ａ及びソース線６ｂが形成さ
れている。データ線６ａは、第１層間絶縁膜４に形成さ
れたコンタクトホール１３を介して、多結晶半導体膜１
の高濃度ソース領域１ｄに電気的に接続されており、ソ
ース線６ｂは、第１層間絶縁膜４に形成されたコンタク
トホール１４を介して、多結晶半導体膜１の高濃度ドレ
イン領域１ｅに電気的に接続されている。

【００３５】また、データ線６ａ、ソース線６ｂが形成
された第１層間絶縁膜４上には、シリコン窒化膜等から
なる第２層間絶縁膜５が形成されており、第２層間絶縁
膜５上に、画素電極９が形成されている。画素電極９
は、第２層間絶縁膜５に形成されたコンタクトホール１
５を介して、ソース線６ｂに電気的に接続されている。
また、多結晶半導体膜１の高濃度ドレイン領域１ｅから
の延設部分１ｆ（下電極）に対して、ゲート絶縁膜２と
一体形成された絶縁膜（誘電体膜）を介して、走査線３
ａと同層に形成された容量線３ｂが上電極として対向配
置されており、これら延設部分１ｆと容量線３ｂにより
蓄積容量６０が形成されている。また、ＴＦＴアレイ基
板１０の液晶層５０側最表面には、液晶層５０内の液晶
分子の配列を制御するための配向膜１２が形成されてい
る。

【００３６】他方、対向基板２０においては、基板本体
２０Ａの液晶層５０側表面に、液晶装置に入射した光
が、少なくとも、多結晶半導体膜１のチャネル領域１ａ
及び低濃度領域１ｂ、１ｃに入射することを防止するた
めの遮光膜２３が形成されている。また、遮光膜２３が
形成された基板本体２０Ａ上には、そのほぼ全面に渡っ
て、ＩＴＯ等からなる共通電極２１が形成され、その液
晶層５０側には、液晶層５０内の液晶分子の配列を制御
するための配向膜２２が形成されている。

【００３７】本実施形態の液晶装置は以上のように構成
されており、本実施形態では、ＴＦＴ３０において、少
なくともゲート電極３ｃの上面及び側面に沿って、所定
のパターンの絶縁膜８が形成されている点が特徴的なも
のとなっている。

【００３８】（薄膜半導体装置の製造方法）次に、図４
〜図８に基づいて、本実施形態の液晶装置に備えられた
ＴＦＴ（薄膜半導体装置）３０の製造方法について説明
する。なお、ｎチャネル型のＴＦＴを製造する場合を例
として説明する。図４〜図８はいずれも、本実施形態の
ＴＦＴの製造方法を工程順に示す概略断面図である。

【００３９】はじめに、図４（ａ）に示すように、基板
本体１０Ａとして、超音波洗浄等により清浄化したガラ
ス基板等の透光性基板を用意した後、基板温度が１５０
〜４５０℃となる条件下で、基板本体１０Ａの全面に、
シリコン酸化膜等からなる下地保護膜（緩衝膜）１１を
プラズマＣＶＤ法等により１００〜５００ｎｍの厚さに
成膜する。この工程において用いる原料ガスとしては、
モノシランと一酸化二窒素との混合ガスや、ＴＥＯＳ
（テトラエトキシシラン、Ｓｉ（ＯＣ₂Ｈ₅）₄）と酸
素、ジシランとアンモニア等が好適である。

【００４０】次に、図４（ｂ）に示すように、基板温度
が１５０〜４５０℃となる条件下で、下地保護膜１１を
形成した基板本体１０Ａの全面に、非晶質シリコンから
なる非晶質半導体膜１０１をプラズマＣＶＤ法等により
３０〜１００ｎｍの厚さに成膜する。この工程において
用いる原料ガスとしては、ジシランやモノシランが好適
である。次に、図４（ｃ）に示すように、非晶質半導体
膜１０１に対して、レーザーアニールを施すなどして、
非晶質半導体膜１０１を多結晶化し、多結晶シリコンか
らなる多結晶半導体膜を形成した後、該多結晶半導体膜
をフォトリソグラフィー法によりパターニングし、島状
の多結晶半導体膜１を形成する。

【００４１】次に、図５（ａ）に示すように、３５０℃
以下の温度条件下で、多結晶半導体膜１を形成した基板
本体１０Ａ上に、シリコン酸化膜、シリコン窒化膜等か
らなるゲート絶縁膜２を３０〜１５０ｎｍの厚さに成膜
する。この工程において用いる原料ガスとしては、ＴＥ
ＯＳと酸素ガスとの混合ガス等が好適である。次に、図
５（ｂ）に示すように、ゲート絶縁膜２を形成した基板
本体１０Ａの全面に、スパッタリング法等により、アル
ミニウム、タンタル、モリブデン等、又はこれらのいず
れかを主成分とする合金等からなる遮光性を有する導電
膜を成膜した後、フォトリソグラフィー法によりパター
ニングし、１００〜８００ｎｍの厚さの走査線３ａ（ゲ
ート電極３ｃ）を形成する。

【００４２】次に、図５（ｃ）に示すように、ゲート電
極３ｃをマスクとして、約０．１×１０¹³〜約１０×１
０¹³／ｃｍ²のドーズ量で低濃度の不純物イオン（リン
イオン）３１を注入し、ゲート電極３ｃに対して自己整
合的に低濃度のソース領域１ｘとドレイン領域１ｙを形
成する。この時、ゲート電極３ｃの直下に位置し、不純
物イオンが導入されなかった部分はチャネル領域１ａと
なる。

【００４３】次に、図６（ａ）に示すように、ゲート電
極３ｃを形成した基板本体１０Ａ上の全面に、ＣＶＤ法
等により、シリコン窒化膜、シリコン酸化膜等からなる
絶縁膜１０８を２００〜５００ｎｍの厚さに成膜する。
この工程において、ゲート絶縁膜２とは異なる絶縁性材
料からなる絶縁膜１０８を形成することが好ましい。次
に、図６（ｂ）に示すように、絶縁膜１０８上に、ポジ
型のフォトレジスト１０９を塗布した後、ゲート電極３
ｃをマスクとして、基板本体１０Ａの裏面側（ゲート電
極と反対側）から光Ｌを照射し、フォトレジスト１０９
を露光した後、図６（ｃ）に示すように、フォトレジス
ト１０９を現像することにより、フォトレジスト１０９
を、ゲート電極３ｃより幅広でかつ多結晶半導体膜１よ
り幅狭の所定のパターンに形成する。

【００４４】なお、露光条件（露光量等）や現像条件
（現像時間、現像方法等）を制御することにより、露光
時にマスクとして機能させるゲート電極３ｃより幅広の
フォトレジスト１０９を現像後に残存させることができ
る。例えば、アンダー露光又はオーバー現像となるよう
に、露光、現像を行えば良い。ここで、「アンダー露
光」とは、露光量を下げるなどして、マスクとして機能
させるゲート電極３ｃと同一幅で露光するジャスト露光
より、狭い範囲の露光を行うことを言う。また、「オー
バー現像」とは、現像時間を長くするなどして、露光領
域と同一幅のフォトレジストを残存させるジャスト現像
より、狭い範囲のフォトレジストを残存させる現像のこ
とを言う。

【００４５】次に、図７（ａ）に示すように、所定のパ
ターンに形成したフォトレジスト１０９をマスクとし
て、絶縁膜１０８に対して、ドライエッチング等の異方
性エッチングを行った後、フォトレジスト１０９を剥離
することにより、図３に示した所定のパターンの絶縁膜
８、すなわち、少なくともゲート電極３ｃの上面及び側
面に沿って形成され、ゲート電極３ｃより幅広でかつ多
結晶半導体膜１より幅狭の所定のパターンの絶縁膜８を
形成することができる。なお、異方性エッチングを行っ
た場合、図示するように、所定のパターンに形成したフ
ォトレジスト１０９と略同一幅の絶縁膜８を形成するこ
とができる。また、絶縁膜８をゲート絶縁膜２と異なる
材料により構成した場合には、絶縁膜８のエッチングの
終点が明確となり、オーバーエッチングする恐れがない
ため、好適である。

【００４６】次に、図７（ｂ）に示すように、所定のパ
ターンに形成した絶縁膜８をマスクとして、多結晶半導
体膜１に対して、高濃度の不純物イオン（リンイオン）
３２を約０．１×１０¹⁵〜約１０×１０¹⁵／ｃｍ²のド
ーズ量で注入する。これによって、ソース領域１ｘとド
レイン領域１ｙにおいて、各々、絶縁膜８の直下に位置
する部分に低濃度領域１ｂ、１ｃを残したまま、高濃度
領域１ｄ、１ｅを形成することができる。すなわち、ソ
ース領域１ｘとドレイン領域１ｙにおいて、各々、所定
のパターンに形成した絶縁膜８のゲート電極３ｃより幅
広に形成された部分の長さに略等しいＬＤＤ長を有する
低濃度領域（ＬＤＤ領域）１ｂ、１ｃを自己整合的に形
成することができる。

【００４７】次に、図７（ｃ）に示すように、絶縁膜８
を形成した基板本体１０Ａ上の全面に、ＣＶＤ法等によ
り、シリコン酸化膜等からなる第１層間絶縁膜４を３０
０〜８００ｎｍの厚さに成膜する。この工程において用
いる原料ガスとしては、ＴＥＯＳと酸素ガスとの混合ガ
ス等が好適である。次に、レーザーアニール、炉アニー
ル等によりアニールを行うことにより、ソース領域１ｘ
（高濃度ソース領域１ｄ、低濃度ソース領域１ｂ）及び
ドレイン領域１ｙ（高濃度ドレイン領域１ｅ、低濃度ド
レイン領域１ｃ）に注入された不純物の活性化を行う。

【００４８】次に、図８（ａ）に示すように、所定のパ
ターンのフォトレジスト（図示略）を形成した後、該レ
ジストをマスクとして第１層間絶縁膜４のドライエッチ
ングを行い、第１層間絶縁膜４において高濃度ソース領
域１ｄ及び高濃度ドレイン領域１ｅに対応する部分にコ
ンタクトホール１３、１４をそれぞれ形成する。最後
に、図８（ｂ）に示すように、第１層間絶縁膜４の全面
に、アルミニウム、チタン、窒化チタン、タンタル、モ
リブデン等、又はこれらのいずれかを主成分とする合金
等からなる金属膜を、スパッタリング法等により成膜し
た後、フォトリソグラフィー法によりパターニングし、
４００〜８００ｎｍの厚さのデータ線６ａ及びソース線
６ｂを形成し、ｎチャネル型のＴＦＴ３０を製造するこ
とができる。

【００４９】なお、ゲート電極３ｃより幅広でかつ多結
晶半導体膜１より幅狭の所定のパターンの絶縁膜８を形
成する際に、現像後にフォトレジスト１０９がゲート電
極３ｃより幅広でかつ多結晶半導体膜１より幅狭の所定
のパターンで残存するように、フォトレジスト１０９の
露光、現像を行うと共に、絶縁膜１０８に対して異方性
エッチングを行う代わりに、以下のようにしても、所定
のパターンの絶縁膜８を形成することができる。

【００５０】すなわち、図９（ａ）に示すように、フォ
トレジスト１０９がゲート電極３ｃと同一幅若しくはゲ
ート電極３ｃより幅狭の所定のパターンとなるように、
フォトレジスト１０９の露光、現像を行った後、図９
（ｂ）に示すように、絶縁膜１０８に対してウエットエ
ッチング等の等方性エッチングを行い、図９（ｃ）に示
すように、フォトレジスト１０９を剥離しても良い。こ
のように、絶縁膜１０８に対してウエットエッチング等
の等方性エッチングを行う場合には、フォトレジスト１
０９をゲート電極３ｃと同一幅若しくはゲート電極３ｃ
より幅狭にパターニングしても、絶縁膜１０８のエッチ
ング後に、フォトレジスト１０９より外側の領域にも絶
縁膜１０８を残存させることができるので、ゲート電極
３ｃより幅広でかつ多結晶半導体膜１より幅狭の所定の
パターンの絶縁膜８を形成することができる。

【００５１】以上説明したように、本実施形態のＴＦＴ
の製造方法では、多結晶半導体膜１に低濃度のソース領
域１ｘとドレイン領域１ｙを形成した後、ゲート電極３
ｃを形成した基板本体１０Ａ上に、ゲート電極３ｃより
幅広でかつ多結晶半導体膜１より幅狭の所定のパターン
の絶縁膜８を形成し、該絶縁膜８をマスクとして、多結
晶半導体膜１に高濃度の不純物を注入する構成を採用し
ているので、ソース領域１ｘとドレイン領域１ｙにおい
て、各々、所定のパターンに形成した絶縁膜８のゲート
電極３ｃより幅広に形成された部分の長さがＬＤＤ長に
相当し、ＬＤＤ長を精度良く制御することができる。

【００５２】また、本実施形態のＴＦＴの製造方法で
は、絶縁膜１０８上に所定のパターンのフォトレジスト
１０９を形成し、該フォトレジスト１０９をマスクとし
て絶縁膜１０８をエッチングすることにより、絶縁膜１
０８のパターニングを制御する構成としているが、絶縁
膜１０８上に形成したフォトレジスト１０９をパターニ
ングする際に、ゲート電極３ｃをマスクとして基板本体
１０Ａの裏面側（ゲート電極と反対側）からフォトレジ
スト１０９の露光を行う裏面露光を採用している。

【００５３】したがって、テーパー状のゲート電極３ｃ
を形成する場合においても全く同様に、絶縁膜１０８の
パターニングを制御することができる。すなわち、図１
０（ａ）に示すように、テーパー状のゲート電極３ｃを
形成しても、本実施形態と同様に、ゲート電極３ｃを形
成した基板本体１０Ａ上の全面に、絶縁膜１０８を形成
し、さらにその上に、ポジ型のフォトレジスト１０９を
塗布し、フォトレジスト１０９に対して露光条件を同一
として裏面露光を行えば、フォトレジスト１０９の露光
領域は、ゲート電極３ｃの下面（ゲート絶縁膜側の面）
の形状のみにより規定される。したがって、フォトレジ
スト１０９の露光後、現像を行えば、図１０（ｂ）に示
すように、ゲート電極３ｃの側面形状（ゲート電極のテ
ーパー角等）に関係なく、フォトレジスト１０９を所定
のパターンに形成することができる。

【００５４】このように、本実施形態形態のＴＦＴの製
造方法によれば、ゲート電極３ｃの側面形状（ゲート電
極のテーパー角等）に関係なく、フォトレジスト１０９
の露光領域を制御することができ、フォトレジスト１０
９及び絶縁膜１０８のパターニングを精度良く制御する
ことができるので、ゲート電極３ｃの側面形状にかかわ
らず、ＬＤＤ長を精度良く制御することができる。ま
た、本実施形態のＴＦＴの製造方法は、エッチバックを
採用した従来の技術ではサイドウォールを形成すること
ができず、ＬＤＤ長を制御することができない、テーパ
ー状のゲート電極を有するＴＦＴに対して、特に有効で
ある。

【００５５】また、本実施形態のＴＦＴの製造方法で
は、絶縁膜１０８の膜厚、フォトレジスト１０９の露光
条件、現像条件、絶縁膜１０８のエッチング条件等を制
御することにより、絶縁膜１０８のパターニングを制御
し、これによってＬＤＤ長を制御することができる。す
なわち、本実施形態のＴＦＴの製造方法では、絶縁膜１
０８の膜厚、フォトレジスト１０９の露光条件、現像条
件、絶縁膜１０８のエッチング条件等の複数の条件によ
り、ＬＤＤ長を制御する構成としているので、絶縁膜の
膜厚によってのみＬＤＤ長を制御し、ＬＤＤ長が絶縁膜
の膜厚と略等しくなるＩＣ等の半導体素子における従来
の技術と異なり、絶縁膜の膜厚以上のＬＤＤ長を実現す
ることができる。

【００５６】したがって、例えば、ＬＤＤ長を１μｍ程
度と長く設定しても、絶縁膜１０８の膜厚は０．２〜
０．５μｍ程度と薄く設定すれば良く、絶縁膜１０８の
成膜やエッチングが容易になるので、複雑なプロセスを
経ることなく、簡易にかつ精度良く１μｍ程度と長いＬ
ＤＤ長を実現することができる。このように、本実施形
態のＴＦＴの製造方法によれば、ＬＤＤ長にかかわら
ず、ＬＤＤ長を精度良く制御することができる。

【００５７】また、以上の製造方法により製造された本
実施形態のＴＦＴ３０は、ゲート電極３ｃの側面形状や
ＬＤＤ長にかかわらず、ＬＤＤ長を精度良く制御するこ
とができ、耐圧性、電流−電圧特性等の性能に優れたも
のとなる。

【００５８】以上、ＴＦＴ３０の製造方法についてのみ
説明したが、本実施形態の液晶装置は、ＴＦＴ３０の製
造プロセスを上述のものとする以外は、公知の製造方法
と同様に製造することができるので、その他の製造プロ
セスについては説明を省略する。

【００５９】なお、本実施形態においては、多結晶シリ
コンからなる多結晶半導体膜を備えたＴＦＴについての
み説明したが、本発明はシリコン以外の多結晶半導体膜
を備えたＴＦＴにも適用可能である。また、多結晶半導
体膜に限らず、非晶質半導体膜を備えたＴＦＴにも適用
可能である。また、ｎチャネル型のＴＦＴについてのみ
説明したが、本発明はｐチャネル型のＴＦＴにも適用可
能である。また、本実施形態では、電気光学装置として
液晶装置を取り上げて説明したが、本発明は、ＥＬ装
置、プラズマディスプレイなど、ＴＦＴを備えたもので
あれば、いかなる電気光学装置にも適用可能である。

【００６０】［電子機器］次に、本発明の上記実施形態
の液晶装置（電気光学装置）を備えた電子機器の具体例
について説明する。図１１（ａ）は、携帯電話の一例を
示した斜視図である。図１１（ａ）において、５００は
携帯電話本体を示し、５０１は前記の液晶装置を備えた
液晶表示部を示している。図１１（ｂ）は、ワープロ、
パソコンなどの携帯型情報処理装置の一例を示した斜視
図である。図１１（ｂ）において、６００は情報処理装
置、６０１はキーボードなどの入力部、６０３は情報処
理本体、６０２は前記の液晶装置を備えた液晶表示部を
示している。図１１（ｃ）は、腕時計型電子機器の一例
を示した斜視図である。図１１（ｃ）において、７００
は時計本体を示し、７０１は前記の液晶装置を備えた液
晶表示部を示している。図１１（ａ）〜（ｃ）に示す電
子機器は、上記実施形態の液晶装置を備えたものである
ので、性能に優れたものとなる。

【００６１】

【発明の効果】 以上詳述したように、本発明によれ
ば、ゲート電極の側面形状やＬＤＤ長にかかわらず、Ｌ
ＤＤ長を精度良く制御することが可能な手段を提供する
ことができる。

【図面の簡単な説明】

【図１】 図１は、本発明に係る実施形態の液晶装置の
画像表示領域を構成するマトリクス状に配置された複数
のドットにおけるスイッチング素子、信号線等の等価回
路図である。

【図２】 図２は、本発明に係る実施形態の液晶装置の
ＴＦＴアレイ基板の１ドットを拡大して示す平面図であ
る。

【図３】 図３は、本発明に係る実施形態の液晶装置の
構造を示す断面図である。

【図４】 図４（ａ）〜（ｃ）は、本発明に係る実施形
態の薄膜半導体装置の製造方法を示す工程図である。

【図５】 図５（ａ）〜（ｃ）は、本発明に係る実施形
態の薄膜半導体装置の製造方法を示す工程図である。

【図６】 図６（ａ）〜（ｃ）は、本発明に係る実施形
態の薄膜半導体装置の製造方法を示す工程図である。

【図７】 図７（ａ）〜（ｃ）は、本発明に係る実施形
態の薄膜半導体装置の製造方法を示す工程図である。

【図８】 図８（ａ）、（ｂ）は、本発明に係る実施形
態の薄膜半導体装置の製造方法を示す工程図である。

【図９】 図９（ａ）〜（ｃ）は、本発明に係るその他
の実施形態の薄膜半導体装置の製造方法を示す工程図で
ある。

【図１０】 図１０（ａ）、（ｂ）は、本発明に係るそ
の他の実施形態の薄膜半導体装置の製造方法を示す工程
図である。

【図１１】 図１１（ａ）は、上記実施形態の液晶装置
を備えた携帯電話の一例を示す図、図１１（ｂ）は、上
記実施形態の液晶装置を備えた携帯型情報処理装置の一
例を示す図、図１１（ｃ）は、上記実施形態の液晶装置
を備えた腕時計型電子機器の一例を示す図である。

【図１２】 図１２（ａ）〜（ｄ）は、ＩＣ等の半導体
素子の技術分野において、ＬＤＤ長を制御することが可
能な従来の技術を説明するための図である。

【符号の説明】

３０ ＴＦＴ（薄膜半導体装置） １０Ａ 基板本体（透光性基板） １０１ 非晶質半導体膜 １ 多結晶半導体膜 １ｘ ソース領域 １ｙ ドレイン領域 １ａ チャネル領域 １ｂ 低濃度ソース領域（ＬＤＤ領域） １ｃ 低濃度ドレイン領域（ＬＤＤ領域） １ｄ 高濃度ソース領域 １ｅ 高濃度ドレイン領域 ２ ゲート絶縁膜 ３ａ 走査線 ３ｃ ゲート電極 ６ａ データ線 ６ｂ ソース線 ８、１０８ 絶縁膜 １０９ フォトレジスト

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2H092 GA29 HA02 HA04 JA24 JA34 JA37 JA41 JA46 JB22 JB31 JB56 KA04 KA05 KA11 MA03 MA05 MA07 MA08 MA10 MA12 MA13 MA15 MA16 MA17 MA28 NA25 PA01 PA02 PA04 PA06 PA12 5F110 AA06 AA16 BB01 CC02 DD02 DD13 DD25 EE03 EE04 EE06 EE23 EE32 EE44 FF02 FF03 FF29 GG02 GG13 GG25 GG45 HJ01 HJ04 HJ13 HJ23 HL01 HL03 HL04 HL06 HL23 HM15 NN03 NN04 NN23 NN24 NN35 NN73 PP03 QQ11 QQ12

Claims (8)

【特許請求の範囲】
1. 【請求項１】 ソース領域、チャネル領域、ドレイン領
   域を有する半導体膜と、該半導体膜とゲート絶縁膜を介
   して対向したゲート電極とを具備すると共に、前記ソー
   ス領域と前記ドレイン領域には、各々、不純物濃度が相
   対的に高い高濃度領域と相対的に低い低濃度領域とが形
   成された薄膜半導体装置の製造方法において、 透光性基板上に、所定のパターンの半導体膜を形成する
   工程と、 前記半導体膜上に、ゲート絶縁膜を形成する工程と、 前記ゲート絶縁膜上に、遮光性を有するゲート電極を形
   成する工程と、 前記ゲート電極をマスクとして、前記半導体膜に低濃度
   の不純物を注入する工程と、 前記ゲート電極を形成した前記透光性基板上に、絶縁膜
   を形成する工程と、 前記絶縁膜上にポジ型のフォトレジストを塗布する工程
   と、 前記透光性基板の裏面側から前記フォトレジストを露光
   した後、該フォトレジストの現像、前記絶縁膜のエッチ
   ングを順次行い、前記絶縁膜を前記ゲート電極より幅広
   でかつ前記半導体膜より幅狭の所定のパターンに形成す
   る工程と、 所定のパターンに形成した前記絶縁膜をマスクとして、
   前記半導体膜に高濃度の不純物を注入する工程とを有す
   ることを特徴とする薄膜半導体装置の製造方法。
2. 【請求項２】 前記絶縁膜を所定のパターンに形成する
   工程において、 現像後に前記フォトレジストが前記ゲート電極より幅広
   でかつ前記半導体膜より幅狭の所定のパターンで残存す
   るように、前記フォトレジストの露光、現像を行うと共
   に、前記絶縁膜に対して異方性エッチングを行うことを
   特徴とする請求項１に記載の薄膜半導体装置の製造方
   法。
3. 【請求項３】 前記絶縁膜を所定のパターンに形成する
   工程において、 現像後に前記フォトレジストが前記ゲート電極と同一幅
   若しくは前記ゲート電極より幅狭の所定のパターンで残
   存するように、前記フォトレジストの露光、現像を行う
   と共に、前記絶縁膜に対して等方性エッチングを行うこ
   とを特徴とする請求項１に記載の薄膜半導体装置の製造
   方法。
4. 【請求項４】 前記ゲート電極がテーパー状であること
   を特徴とする請求項１から請求項３までのいずれか１項
   に記載の薄膜半導体装置の製造方法。
5. 【請求項５】 請求項１から請求項４までのいずれか１
   項に記載の薄膜半導体装置の製造方法により製造された
   薄膜半導体装置であって、 少なくとも前記ゲート電極の上面及び側面に沿って、前
   記絶縁膜が形成されていると共に、前記半導体膜の前記
   ソース領域と前記ドレイン領域には、各々、前記絶縁膜
   の前記ゲート電極より幅広に形成された部分に対応し
   て、前記低濃度領域が形成されていることを特徴とする
   薄膜半導体装置。
6. 【請求項６】 ソース領域、チャネル領域、ドレイン領
   域を有する半導体膜と、該半導体膜とゲート絶縁膜を介
   して対向したゲート電極とを具備すると共に、前記ソー
   ス領域と前記ドレイン領域には、各々、不純物濃度が相
   対的に高い高濃度領域と相対的に低い低濃度領域とが形
   成された薄膜半導体装置を備えた電気光学装置の製造方
   法において、 透光性基板上に、所定のパターンの半導体膜を形成する
   工程と、 前記半導体膜上に、ゲート絶縁膜を形成する工程と、 前記ゲート絶縁膜上に、遮光性を有するゲート電極を形
   成する工程と、 前記ゲート電極をマスクとして、前記半導体膜に低濃度
   の不純物を注入する工程と、 前記ゲート電極を形成した前記透光性基板上に、絶縁膜
   を形成する工程と、 前記絶縁膜上にポジ型のフォトレジストを塗布する工程
   と、 前記透光性基板の裏面側から前記フォトレジストを露光
   した後、該フォトレジストの現像、前記絶縁膜のエッチ
   ングを順次行い、前記絶縁膜を前記ゲート電極より幅広
   でかつ前記半導体膜より幅狭の所定のパターンに形成す
   る工程と、 所定のパターンに形成した前記絶縁膜をマスクとして、
   前記半導体膜に高濃度の不純物を注入する工程とを有す
   ることを特徴とする電気光学装置の製造方法。
7. 【請求項７】 請求項６に記載の電気光学装置の製造方
   法により製造された電気光学装置であって、 少なくとも前記ゲート電極の上面及び側面に沿って、前
   記絶縁膜が形成されていると共に、前記半導体膜の前記
   ソース領域と前記ドレイン領域には、各々、前記絶縁膜
   の前記ゲート電極より幅広に形成された部分に対応し
   て、前記低濃度領域が形成されていることを特徴とする
   電気光学装置。
8. 【請求項８】 請求項７に記載の電気光学装置を備えた
   ことを特徴とする電子機器。