JP2003228517A

JP2003228517A - メモリ装置

Info

Publication number: JP2003228517A
Application number: JP2002025399A
Authority: JP
Inventors: Toru Akiba; 透秋葉
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2002-02-01
Filing date: 2002-02-01
Publication date: 2003-08-15

Abstract

(57)【要約】【課題】連続する番地又は所定数おきの番地にデ
ータの読出又は書込を行うことができるメモリ装置を提
供すること。【解決手段】本発明のメモリ装置は、複数のワードの
データを並列に書込又は読出が可能であるメモリ装置に
おいて、前記複数のワードの数を超える素数個のプレイ
ン１０１−１〜１０１−５と、プレイン１０１−１〜１
０１−５のアドレスを制御するアドレス制御部１０２と
を具備している。アドレス制御部１０２が、アドレスの
先頭番地を指定し、かつ、前記先頭番地から連続する番
地又は所定数おきの番地を指定する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数のプレインを
有するメモリ装置に関する。

【０００２】

【従来の技術】従来、メモリ装置として、複数のワード
（word）のデータを並列に書込又は読出が可能であるも
のが知られている。このような従来のメモリ装置の一例
として図６に示すものがある。

【０００３】図６に示すように、従来のメモリ装置６０
０は、複数のプレイン６０１−１〜６０１−ｎと、プレ
イン６０１−１〜６０１−ｎのアドレスを制御するアド
レス制御部６０２とを具備している。アドレス制御部６
０２は、内部アドレスバス６０３−１〜６０３−ｎ及び
内部データバス６０４−１〜６０４−ｎを介して複数の
プレイン６０１−１〜６０１−ｎに接続されている。

【０００４】また、アドレス制御部６０２は、アドレス
バス６０５及びデータバス６０６を介してデータ書込装
置及びデータ読出装置（図示せず）に接続されている。
アドレス制御部６０２は、アドレスの先頭番地を指定
し、かつ、前記先頭番地から連続した所定数の番地を指
定する。

【０００５】ここで、メモリ装置６００は、アドレスバ
ス６０５及びデータバス６０６の幅をＡビットとし、１
ワード（word）をＢビット（bit）とし、データを並列
にＡ／Ｂワード読み出せるものとする。

【０００６】データ書込装置及びデータ読出装置は、先
頭番地及び前記先頭番地から連続した所定数の番地の指
定をアドレス制御部６０２に与える。アドレス制御部６
０２は、データ書込装置及びデータ読出装置からの指定
に応答して、アドレスの先頭番地を指定し、かつ、前記
先頭番地から連続した所定数の番地のアドレスを指定す
ることにより、指定された番地に対しデータの書込又は
読出を行う。

【０００７】また、メモリ装置６００を具備するプロセ
ッサが知られている。図７に示すように、従来のプロセ
ッサ７００は、複数の演算器７０１−１〜７０１−ｎ及
びメモリ装置６００を具備している。演算器７０１−１
〜７０１−ｎは、演算器アドレスバス７０２−１〜７０
２−ｎ及び演算器データバス７０３−１〜７０３−ｎ並
びにアドレスバス６０５及びデータバス６０６を介して
メモリ装置６００に接続されている。演算器７０１−１
〜７０１−ｎは、演算をする時にメモリ装置６００にア
クセスしてメモリ装置６００に対して必要なデータの書
込又は読出を行う。

【０００８】

【発明が解決しようとする課題】しかしながら、従来の
メモリ装置６００においては、連続する番地に対しての
みデータの書込又は読出を行うことしかできないという
問題がある。すなわち、従来のメモリ装置６００におい
ては、１番地おき又は２番地おきにデータの書込又は読
出を行うことができないという問題があり、また、先頭
番地として指定できる番地も、A/Ｂの倍数となる番地に
制限されるという問題がある。

【０００９】また、従来のプロセッサ７００において
は、メモリ装置６００から連続する番地に対してのみデ
ータの書込又は読出を行うことしかできない場合には、
メモリ装置６００に予め演算器７０１−１〜７０１−ｎ
に入力する状態で並べておく必要があるという問題があ
り、また、このため、データを並び替えるために演算器
７０１−１〜７０１−ｎの内部でデータの並び替えを行
う必要があるから、演算器の構成が複雑になり、また、
その並び替えのために一定の処理量を必ず必要とする問
題がある。

【００１０】本発明は、かかる点に鑑みてなされたもの
であり、連続する番地又は所定数おきの番地にデータの
読出又は書込を行うことができるメモリ装置を提供する
ことを目的とする。

【００１１】

【課題を解決するための手段】本発明のメモリ装置は、
複数のワードのデータを並列に書込又は読出が可能であ
るメモリ装置において、前記複数のワードの数を超える
素数個のプレインと、前記プレインのアドレスを制御す
るアドレス制御手段と、を具備し、前記アドレス制御手
段は、前記プレインのアドレスの先頭番地を指定し、か
つ、前記先頭番地から連続する番地又は所定数おきの番
地を指定する構成を採る。

【００１２】この構成によれば、データの並列の書込又
は読出が可能な複数のワードの数を超える素数個のプレ
インを有することにより、連続する番地又は所定数おき
の番地にデータの読出又は書込を行うことができる。

【００１３】本発明のメモリ装置は、前記構成におい
て、前記複数のプレインの特定のプレインと前記アドレ
ス制御手段とを接続する内部データバスの幅は、データ
バスの幅と同じである構成を採る。

【００１４】この構成によれば、前記効果に加えて、先
頭番地の指定が制限されるが、(プレイン数の倍数−１)
おきの番地に対しデータの読出及び書込ができないとい
う制約がなくなる。

【００１５】本発明のメモリ装置は、前記構成におい
て、前記複数のプレインの各々と前記アドレス制御手段
とを接続する内部データバスの幅は、データバスの幅と
同じである構成を採る。

【００１６】この構成によれば、前記効果に加えて、先
頭番地の指定が制限されことがなくなり、かつ、（プレ
イン数の倍数−１)おきの番地に対しデータの読出及び
書込ができないという制約がなくなる。

【００１７】本発明のプロセッサは、前記メモリ装置
と、前記メモリ装置に接続されている演算手段と、を具
備する構成を採る。

【００１８】この構成によれば、前記効果を有するプロ
セッサが得られる。

【００１９】

【発明の実施の形態】本発明の骨子は、複数のワードの
データを並列に書込又は読出が可能であるメモリ装置に
おいて、前記複数のワードの数を超える素数個のプレイ
ンと、前記プレインのアドレスを制御するアドレス制御
手段と、を具備し、前記アドレス制御手段が、アドレス
の先頭番地を指定し、かつ、前記先頭番地から連続する
番地又は所定数おきの番地を指定することである。

【００２０】以下、本発明の実施の形態について、図面
を参照して詳細に説明する。

【００２１】(実施の形態１)図１は、本発明の実施の形
態１に係るメモリ装置の構成を示すブロック図である。

【００２２】メモリ装置１００は、複数のワードのデー
タを並列に書込又は読出が可能なものである。メモリ装
置１００は、データの並列の書込又は読出が可能な複数
のワードの数を超える素数個のプレイン１０１−１〜１
０１−５と、プレイン１０１−１〜１０１−５のアドレ
スを制御するアドレス制御部１０２とを具備している。
プレイン１０１−１〜１０１−５の各々は、複数の記憶
素子を有している。

【００２３】アドレス制御部１０２は、プレイン１０１
−１〜１０１−５に内部アドレスバス１０３−１〜１０
３−５及び内部データバス１０４−１〜１０４−５を介
して接続されている。また、アドレス制御部１０２は、
アドレスバス１０５及びデータバス１０６を介してデー
タ書込装置及びデータ読出装置（図示せず）に接続され
ている。アドレス制御部１０２は、プレイン１０１−１
〜１０１−５の記憶素子のアドレスの先頭番地を指定
し、かつ、前記先頭番地から連続する番地又は所定数の
番地おきにアドレスを指定するものである。

【００２４】例えば、メモリ装置１００において、図１
のようにアドレスバス１０５及びデータバス１０６の幅
を３２ビット（bit）とし、１ワードを８ビットとす
る。この場合に、プレインの数は、並列に書込又は読出
が可能な複数のワードの数を超える素数である必要があ
る。すなわち、プレインの数は、３２／４＝４を越える
素数である必要がある。ここでは、メモリ装置１００
は、４を越える最小の素数である５個のプレイン１０１
−１〜１０１−５を有するものとする。また、この場合
に、内部アドレスバス１０３−１〜１０３−４及び内部
データバス１０４−１〜１０４−５の幅は、８ビットに
設定されている。

【００２５】プレイン１０１−１〜１０１−５の複数の
記憶素子の番地は、プレイン１０１−１〜１０１−５の
順序に割り当てられている。すなわち、プレイン１０１
−１の複数の記憶素子には、順番に０、５、１０、１
５、…の番地が割当てられる。プレイン１０１−２の複
数の記憶素子には、順番に１、６、１１、１６、２１…
の番地が割当てられる。プレイン１０１−３の複数の記
憶素子には、順番に２、７、１２、１７、…の番地が割
当てられる。プレイン１０１−４の複数の記憶素子に
は、３、８、１３、１８、…の番地が割当てられる。プ
レイン１０１−５の複数の記憶素子には、４、９、１
４、１９、…の番地が割当てられる。

【００２６】次に、メモリ装置１００のプレイン１０１
−１〜１０１−５からデータを読み出す場合の動作につ
いて説明する。

【００２７】まず、メモリ装置１００から連続する番地
の４つのデータを読み出す場合を説明する。

【００２８】アドレス制御部１０２は、データ読出装置
によりアドレスバス１０５を介して、読み出すデータの
先頭番地が指定される。例えば、アドレス制御部１０２
は、データ読出装置により指定された番地が７番地であ
る場合に、プレイン１０１−３から先頭のデータを読み
出す。連続する番地のデータを読み出す時には、プレイ
ン１０１−４、プレイン１０１−５及びプレイン１０１
−１の順番で格納されているデータを読み出す。

【００２９】次に、メモリ装置１００から１番地おきに
データを読み出す場合の動作を説明する。

【００３０】アドレス制御部１０２は、データ読出装置
によりアドレスバス１０５を介して、読み出すデータの
先頭番地が指定される。例えば、アドレス制御部１０２
は、データ読出装置により指定された番地が７番地であ
る場合、プレイン１０１−３から先頭番地のデータを読
み出し、かつ、この先頭番地から1番地おきにデータを
読み出す。すなわち、アドレス制御部１０２は、７、
９、１１、１３及び１５番地に格納されているデータを
読み出すから、プレイン１０１−５、プレイン１０１
−２、プレイン１０１−４、プレイン１０１−１の順
でデータを読み出す。

【００３１】本発明の実施の形態１においては、データ
の並列の書込又は読出が可能な複数のワードの数を超え
る素数個のプレインを有することにより、メモリ装置１
００から２番地、３番地又は所定数の番地おきにデータ
を読み出すことが可能となる。

【００３２】メモリ装置１００にデータを書き込む場合
にも、データを読み出す場合と同様に先頭番地から連続
する番地又は所定数の番地おきにデータを書き込むこと
が可能である。

【００３３】なお、本発明の形態１においては、４番地
おきにデータを読み出し、又は、書き込むことはできな
い。この場合には、内部データバス１０４−１〜１０４
−５の幅が８ビットしかないので、３２ビット幅のデー
タを同一プレインから読み出すことができない。一般的
には、本発明の形態１においては、(プレイン数の倍数
−１)番地おきのデータの読出及び書込はできない。

【００３４】しかしながら、本発明の実施の形態１にお
いては、各プレインの内部データバス１０４−１〜１０
４−５の幅をデータバス１０６の幅より小さくすること
により、ハード規模の削減も図れている。

【００３５】(実施の形態２)次に、本発明の実施の形態
２について、図面を参照して説明する。図２は、本発明
の実施の形態２に係るメモリ装置を示すブロック図であ
る。本発明の実施の形態２においては、本発明の実施の
形態１と同じ構成要素には同じ参照符号が付されてい
る。

【００３６】図２に示すように、メモリ装置２００は、
データの並列の書込又は読出が可能な複数のワードの数
を超える素数個のプレイン２０１−１、１０１−２〜１
０１−５と、プレイン２０１−１、１０１−２〜１０１
−５のアドレスを制御するアドレス制御部１０２とを具
備している。メモリ装置２００は、本発明の実施の形態
１に係るメモリ装置１００において、プレイン１０１−
１の代わりにプレイン２０１−１を有するものである。

【００３７】プレイン２０１−１とアドレス制御部１０
２とを接続する内部アドレスバス２０３−１及び内部デ
ータバス２０４−１は、データバス１０６と同じ幅であ
る３２ビットの幅を有している。

【００３８】プレイン２０１−１とアドレス制御部１０
２との間の内部データバスのみの幅を、データバス１０
２の幅と同じ３２ビットとした場合に、プレイン２０１
−１を先頭番地とする４番地おきのデータの読出及び書
込が可能となる。

【００３９】これにより、本発明の実施の形態２におい
ては、本発明の実施の形態１の効果に加えて、先頭番地
の指定が制限されるが、(プレイン数の倍数−１)番地お
きのデータの読出及び書込ができないという制約がなく
なる。また、本発明の実施の形態２においては、プレイ
ン２０１−１以外の構成は本発明の実施の形態１と同一
となっているから、ハード規模の増大も最低限に抑えら
れている。

【００４０】(実施の形態３)次に、本発明の実施の形態
３について、図面を参照して説明する。図３は、本発明
の実施の形態３に係るメモリ装置を示すブロック図であ
る。本発明の実施の形態３においては、本発明の実施の
形態１と同じ構成要素には同じ参照符号が付されてい
る。

【００４１】図３に示すように、メモリ装置３００は、
データの並列の書込又は読出が可能な複数のワードの数
を超える素数個のプレイン３０１−１〜３０１−５と、
プレイン３０１−１〜３０１−５のアドレスを制御する
アドレス制御部１０２とを具備している。

【００４２】メモリ装置３００は、本発明の実施の形態
１に係るメモリ装置１００において、プレイン１０１−
１〜１０１−５の代わりにプレイン３０１−１〜３０１
−５を有するものである。

【００４３】プレイン３０１−１〜３０１−５とアドレ
ス制御部１０２とを接続する内部アドレスバス３０３−
１〜３０３−５及び内部データバス３０４−１〜３０４
−５は、データバス１０６と同じ幅である３２ビットの
幅を有している。

【００４４】これにより、本発明の実施の形態３におい
ては、本発明の実施の形態１の効果に加えて、先頭番地
の指定が制限されことがなくなり、かつ、(プレイン数
の倍数−１)番地おきのデータの読出及び書込ができな
いという制約もなくなる。すなわち、本発明の実施の形
態３においては、アドレス制御部１０２が、任意のプレ
イン３０１−１〜３０１−５のアドレスの先頭番地を指
定し、かつ、前記先頭番地から連続する番地又は所定数
おきの番地を指定して、データの読出及び書込ができ
る。

【００４５】(実施の形態４)次に、本発明の実施の形態
４について、図面を参照して説明する。図４は、本発明
の実施の形態４に係るプロセッサを示すブロック図であ
る。本発明の実施の形態４においては、本発明の実施の
形態１と同じ構成要素には同じ参照符号が付されてい
る。

【００４６】図４に示すように、プロセッサ４００は、
メモリ装置１００及び演算装置４０１を具備している。
プロセッサ４００は、並列演算可能なプロセッサであ
る。演算装置４０１は、複数の演算器４０１−１〜４０
１−４を有している。

【００４７】演算装置４０１は、共通演算器アドレスバ
ス４０２及びアドレスバス１０５を介してメモリ装置１
００に接続されている。また、演算装置４０１は、共通
演算器データバス４０３及びデータバス１０６を介して
メモリ装置１００に接続されている。演算器４０１−１
〜４０１−４は、共通演算器アドレスバス４０２に演算
器アドレスバス４０４−１〜４０４−４を介して接続さ
れている。また、演算器４０１−１〜４０１−４は、共
通演算器データバス４０３に演算器データバス４０５−
１〜４０５−４を介して接続されている。

【００４８】共通演算器アドレスバス４０２及び共通演
算器データバス４０３は、アドレスバス１０５及びデー
タバス１０６の幅と同じ３２ビットの幅を有している。
演算器アドレスバス４０４−１〜４０４−４及び演算器
データバス４０５−１〜４０５−４は、８ビットの幅を
有している。

【００４９】これにより、本発明の実施の形態４におい
ては、演算装置４００が、並列に演算する時にメモリ装
置１００に対し連続する番地又は所定数の番地おきにデ
ータの書込又は読出を行うことができる。

【００５０】なお、本発明の実施の形態４においては、
プロセッサ４００は、メモリ装置１００の代わりに、メ
モリ装置２００又はメモリ装置３００を有するように構
成してもよい。

【００５１】(実施の形態５)次に、本発明の実施の形態
５について、図面を参照して説明する。図５は、本発明
の実施の形態５に係るプロセッサを示すブロック図であ
る。本発明の実施の形態５においては、本発明の実施の
形態１と同じ構成要素には同じ参照符号が付されてい
る。

【００５２】図５に示すように、プロセッサ５００は、
メモリ装置１００、演算装置５０１及びメモリ装置５０
２を具備している。演算装置５０１は、演算器５０１−
１及びバッファ５０１−２を有している。

【００５３】バッファ５０１−２は、共通演算器アドレ
スバス５０３を介してアドレスバス１０５に接続されて
いる。また、バッファ５０１−２は、共通演算器データ
バス５０４を介してデータバス１０６に接続されてい
る。演算器５０１−１は、演算器アドレスバス５０５を
介してバッファ５０１−２に接続されている。また、演
算器５０１−１は、演算器データバス５０６を介してバ
ッファ５０１−２に接続されている。メモリ装置５０２
は、メモリ部アドレスバス５０７及びメモリ部データバ
ス５０８を介してアドレスバス１０５及びデータバス１
０６に接続されている。

【００５４】共通演算器アドレスバス５０３及び共通演
算器データバス５０４は、３２ビットの幅を有してい
る。演算器アドレスバス５０５及び演算器データバス５
０６は、８ビットの幅を有している。メモリ部アドレス
バス５０７及びメモリ部データバス５０８は、８ビット
の幅を有している。

【００５５】演算器５０１−１は、処理するデータをあ
る一定規則でメモリ装置１００に入れておく。メモリ装
置１００は、演算器５０１−１からの指示に応答して同
時に複数のワードのデータをバッファ５０１−２に供給
する。メモリ装置１００は、同時に複数のワードのデー
タを読み出せるので、動作周波数を低減することが可能
となる。これにより、本発明の実施の形態５において
は、メモリ装置１００の面積及び設計工数を削減するこ
とができる。

【００５６】なお、本発明の実施の形態５においては、
プロセッサ５００は、メモリ装置１００の代わりに、メ
モリ装置２００又はメモリ装置３００を有するように構
成してもよい。

【００５７】

【発明の効果】以上説明したように、本発明によれば、
データの並列の書込又は読出が可能な複数のワードの数
を超える素数個のプレインを有することにより、連続す
る番地又は所定数おきの番地にデータの読出又は書込を
行うことができる。

【図面の簡単な説明】

【図１】本発明の実施の形態１に係るメモリ装置の構成
を示すブロック図

【図２】本発明の実施の形態２に係るメモリ装置の構成
を示すブロック図

【図３】本発明の実施の形態３に係るメモリ装置の構成
を示すブロック図

【図４】本発明の実施の形態４に係るプロセッサの構成
を示すブロック図

【図５】本発明の実施の形態５に係るプロセッサの構成
を示すブロック図

【図６】従来のメモリ装置の構成を示すブロック図

【図７】従来のプロセッサの構成を示すブロック図

【符号の説明】

１００メモリ装置１０１−１〜１０１−５プレイン１０２アドレス制御部１０３−１〜１０３−５内部アドレスバス１０４−１〜１０４−５内部データバス２００メモリ装置２０１−１プレイン３００メモリ装置３０１−１〜３０１−５プレイン３０３−１〜３０３−５内部アドレスバス３０４−１〜３０４−５内部データバス４００プロセッサ４０１演算装置４０１−１〜４０１−４演算器４０２共通演算器アドレスバス４０３共通演算器データバス４０４−１〜４０４−４演算器アドレスバス４０５−１〜４０５−４演算器データバス５００プロセッサ５０１演算装置５０１−１演算器５０１−２バッファ５０２メモリ装置５０３共通演算器アドレスバス５０４共通演算器データバス５０５演算器アドレスバス５０６演算器データバス５０７メモリ部アドレスバス５０８メモリ部データバス

Claims

【特許請求の範囲】

【請求項１】複数のワードのデータを並列に書込又は
読出が可能であるメモリ装置において、前記複数のワー
ドの数を超える素数個のプレインと、前記プレインのア
ドレスを制御するアドレス制御手段と、を具備し、前記
アドレス制御手段は、前記プレインのアドレスの先頭番
地を指定し、かつ、前記先頭番地から連続する番地又は
所定数おきの番地を指定することを特徴とするメモリ装
置。
【請求項２】前記複数のプレインの特定のプレインと
前記アドレス制御手段とを接続する内部データバスの幅
は、データバスの幅と同じであることを特徴とする請求
項１記載のメモリ装置。
【請求項３】前記複数のプレインの各々と前記アドレ
ス制御手段とを接続する内部データバスの幅は、データ
バスの幅と同じであることを特徴とする請求項１記載の
メモリ装置。
【請求項４】請求項1から請求項３のいずれかに記載
のメモリ装置と、前記メモリ装置に接続されている演算
手段と、を具備することを特徴とするプロセッサ。