JPH06214880A - マルチプロセッサシステムにおけるメモリアクセス装置 - Google Patents

Abstract

(57)【要約】 【目的】 マスタプロセッサの１回の書き込み動作で、
複数のプロセッサエレメントのローカルメモリに同一の
データを書き込めるようにすること。 【構成】 バスによって、それぞれがローカルメモリを
備えた複数のプロセッサエレメントと、これらのプロセ
ッサエレメントとデータの授受を行うマスタプロセッサ
が接続されており、マスタプロセッサの管理のもとで複
数のプロセッサエレメントが各種の処理を並列的におこ
なうマルチプロセッサシステムにおいて、マスタプロセ
ッサからプロセッサエレメントのローカルメモリにアク
セスする場合に、各ローカルメモリに個別にアクセスす
る場合は、各ローカルメモリにそれぞれ割り付けられた
固有のアドレスを用いてアドレスし、複数のプロセッサ
エレメントのローカルメモリに同一のデータを書き込む
必要がある場合は、複数のプロセッサエレメントのロー
カルメモリを指し示すアドレスを用いて同時に書き込
む。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、それぞれがローカル
メモリを備えた複数のプロセッサエレメントと、これら
のプロセッサエレメントを管理しデータの授受を行うマ
スタプロセッサとが接続されたマルチプロセッサシステ
ムにおいて、マスタプロセッサがローカルメモリにアク
セスする装置に関する。

【０００２】

【従来の技術】特開平３−１４７１７０号公報に開示さ
れているように、それぞれがローカルメモリを備えた複
数のプロセッサエレメントと、これらのプロセッサエレ
メントを管理しデータの授受を行うマスタプロセッサと
が接続されており、マスタプロセッサがローカルメモリ
にデータを与え、マスタプロセッサの管理のもとで複数
のプロセッサエレメントがそれぞれのローカルメモリの
データに対して各種の処理を並列的に行い、マスタプロ
セッサがローカルメモリから処理の結果を取り出すよう
なマルチプロセッサシステムは、従来から知られてい
る。

【０００３】図１は、上記のようなマルチプロセッサシ
ステムの構成例のブロック図である。図１の例では、マ
スタプロセッサ１と複数のプロセッサエレメント２−１
〜２−Ｎ（Ｎは任意の整数）以外に、マスタプロセッサ
１が直接管理するメモリ４と、その他のＩ／Ｏ（入力／
出力）機器５が接続されている。マスタプロセッサ１と
複数のプロセッサエレメント２−１〜２−Ｎは、データ
線１０、アドレス線１１、読み出し制御線１２、書き込
み制御線１３で接続されている。読み出し制御線１２が
Ｌレベルのときは、プロセッサエレメン２−１〜２−Ｎ
等からデータ線１０に出力された値がマスタプロセッサ
１に入力される。書き込み制御線１３がＬレベルのとき
は、マスタプロセッサ１からデータ線１０に出力された
値がプロセッサエレメント２−１〜２−Ｎ等に入力され
る。

【０００４】図６は、図１の複数のプロセッサエレメン
ト２−１〜２−Ｎの中の１個に相当し、プロセッサエレ
メント２２−ｉ（ｉ＝１〜Ｎ）の内部での、ローカルメ
モリ３−ｉと、データ線１０、アドレス線１１、読み出
し制御線１２、書き込み制御線１３の接続の例である。
プロセッサエレメント２２−ｉには、各種の処理を実行
する装置と、この装置がローカルメモリ３−ｉにアクセ
スする手段と、マスタプロセッサ１がプロセッサエレメ
ント２２−ｉを管理する手段とが含まれるが、図６では
省略している。アドレス線１１の上位ビット１４はデコ
ーダ１７−ｉに入力される。アドレス線１１の残りの下
位ビット１５はローカルメモリ３−ｉのアドレスＡＤＤ
に入力される。デコーダ１７−ｉの出力はローカルメモ
リ３−ｉのチップセレクトＣＳに入力される。チップセ
レクトＣＳがＬレベルのときはローカルメモリ３−ｉは
アクセスされ、チップセレクトＣＳがＨレベルのときは
ローカルメモリ３−ｉはアクセスされない。

【０００５】上記のマルチプロセッサシステムにおいて
は、各プロセッサエレメント２−１〜２−Ｎのローカル
メモリにはそれぞれ異なった固有のアドレスが割り付け
られている。図７は、アドレスの割り付け例を示してお
り、ローカルメモリやＩ／Ｏ機器に１対１にアドレスが
割り付けられている。図７は、ローカルメモリが３個あ
り、第１のローカルメモリに００００〜００ＦＦ、第２
のローカルメモリに０１００〜０１ＦＦ、第３のローカ
ルメモリに０２００〜０２ＦＦのアドレス空間をそれぞ
れ割り付けた場合の例を示している。なお、アドレスは
１６進数表示である。

【０００６】表１は、マスタプロセッサ１のアドレス線
１１から出力されるアドレスと書き込み制御線１３に対
しての、各プロセッサエレメント２−１〜２−３（但
し、プロセッサエレメント２−３は図示せず）の内部の
デコーダ１７−１〜１７−３の出力の例である。なお、
表中のアドレスのＸは、ドントケアビットを示す。

【０００７】

【表１】 各プロセッサエレメント２−１，２−２，２−３のデコ
ーダ１７−１，１７−２，１７−３が表１のように動作
することによって、図７のようなアドレス空間の割り付
けが実現される。

【０００８】上記のようなマルチプロセッサシステムに
おいては、マスタプロセッサ１は、各プロセッサエレメ
ント２−１〜２−Ｎのローカルメモリ３−１〜３−Ｎに
アクセスする場合、各プロセッサエレメント２−１〜２
−Ｎのローカルメモリ３−１〜３−Ｎにそれぞれ割り付
けられた固有のアドレスを用いてアクセスする。

【０００９】

【発明が解決しようとする課題】前記のような従来のマ
ルチプロセッサシステムにおいて、複数のプロセッサエ
レメント２−１〜２−Ｎのローカルメモリ３−１〜３−
Ｎに同一のデータを書き込み、それぞれのプロセッサエ
レメント２−１〜２−Ｎにおいて、同一の処理あるいは
類似した処理を並列に実行する場合がしばしばある。こ
のような場合、マスタプロセッサ１は、ローカルメモリ
３−１〜３−Ｎにデータを書き込む動作を、それぞれの
プロセッサエレメント２−１〜２−Ｎに対して繰り返し
行う必要がある。このため書き込み処理に時間がかかる
という問題があった。

【００１０】本発明の目的は、マスタプロセッサの１回
の書き込み動作で、複数のプロセッサエレメントのロー
カルメモリに同一のデータを書き込めるようにすること
にある。

【００１１】

【課題を解決するための手段】本発明は、前記目的を達
成するため、それぞれがローカルメモリを備えた複数の
プロセッサエレメントと、これらのプロセッサエレメン
トを管理しデータの授受を行うマスタプロセッサとが接
続されており、マスタプロセッサがローカルメモリにデ
ータを与え、マスタプロセッサの管理のもとで複数のプ
ロセッサエレメントがそれぞれのローカルメモリのデー
タに対して各種の処理を並列的に行い、マスタプロセッ
サがローカルメモリから処理の結果を取り出すようなマ
ルチプロセッサシステムにおいて、それぞれのローカル
メモリに、複数のローカルメモリの中のただ１つだけを
指し示す固有のアドレスと、複数のローカルメモリを同
時に指し示すアドレスとが割り付けられており、マスタ
プロセッサがローカルメモリをアクセスする手段とし
て、複数のローカルメモリの中のただ１つだけを指し示
す固有のアドレスを用いて読み書きする手段と、複数の
ローカルメモリを指し示すアドレスを用いることによっ
て複数のローカルメモリに同一のデータを同時に書き込
む手段とを備えたことを特徴とする。

【００１２】

【作用】本発明のマルチプロセッサシステムでは、複数
のローカルメモリの中のただ１つだけを指し示す固有の
アドレスと、複数のローカルメモリを同時に指し示すア
ドレスとが、それぞれのローカルメモリに割り付けられ
ている。

【００１３】本発明によれば、マスタプロセッサは、各
プロセッサエレメントのローカルメモリにアクセスする
場合は、各プロセッサエレメントのローカルメモリにそ
れぞれ割り付けられた固有のアドレスを用いてアクセス
することが可能であり、かつまた、複数のローカルメモ
リに同一のデータを書き込む場合は、複数のローカルメ
モリを指し示すアドレスを用いてアクセスすることが可
能である。

【００１４】

【実施例】以下、図面を参照しながら実施例に基づいて
本発明の特徴を具体的に説明する。

【００１５】図１は、本発明が適用されるマルチプロセ
ッサシステムの構成例のブロック図である。この図は従
来の技術と共通なので、ここでは説明を省略する。

【００１６】図２は、図１のプロセッサエレメント２−
１〜２−Ｎの１個に相当し、本発明の実施例におけるプ
ロセッサエレメント２１−ｉの内部での、ローカルメモ
リ３−ｉと、データ線１０、アドレス線１１、読み出し
制御線１２、書き込み制御線１３の接続の例である。プ
ロセッサエレメント２１−ｉには、各種の処理を実行す
る装置と、この装置がローカルメモリ３−ｉにアクセス
する手段と、マスタプロセッサ１がプロセッサエレメン
ト２１−ｉを管理する手段とが含まれるが、図２では省
略している。アドレス線１１の上位ビット１４と書き込
み制御線１３はデコーダ１６−ｉに入力される。アドレ
ス線１１の残りの下位ビット１５はローカルメモリ３−
ｉのアドレスに入力される。デコーダ１６−ｉの出力は
ローカルメモリ３−ｉのチップセレクトＣＳに入力され
る。チップセレクトＣＳがＬレベルのときはローカルメ
モリ−ｉはアクセスされ、チップセレクトがＨレベルの
とき、ローカルメモリ３−ｉはアクセスされない。

【００１７】上記のマルチプロセッサシステムにおいて
は、各プロセッサエレメント２−１〜２Ｎのローカルメ
モリ３−１〜３−Ｎには、複数のローカルメモリの中の
ただ１つだけを指し示す固有のアドレスと、複数のロー
カルメモリを同時に指し示すアドレスが割り付けられて
いる。図３は、アドレスの割り付け例である。図３は、
ローカルメモリが３個あり、第１のローカルメモリに０
０００〜００ＦＦ、第２のローカルメモリに０１００〜
０１ＦＦ、第３のローカルメモリに０２００〜０２ＦＦ
のアドレス空間がそれぞれ割り付けられており、さらに
０３００〜０３ＦＦのアドレスをアクセスすることによ
って、３個のローカルメモリに同時にアクセスすること
ができる場合の例を示している。ただし、複数のローカ
ルメモリに同時にアクセスする場合は、書き込みは有効
であるが、読み出しは無効となる。なお、アドレスは１
６進数表示である。

【００１８】表２は、マスタプロセッサ１のアドレス線
１１から出力されるアドレスと書き込み制御線１３に対
しての、各プロセッサエレメント２−１〜２−３の内部
のデコーダ１６−１〜１６−３の出力の例である。

【００１９】

【表２】 デコーダ１６−ｉが表２のように動作することによっ
て、図３のようなアドレス空間の割り付けが実現され
る。

【００２０】上記のようなマルチプロセッサシステムに
おいては、マスタプロセッサ１は、各プロセッサエレメ
ント２−１〜２−Ｎのローカルメモリ３−１〜３−Ｎに
アクセスする場合は、各プロセッサエレメント２−１〜
２−Ｎのローカルメモリ３−１〜３−Ｎにそれぞれ割り
付けられた固有のアドレス００００〜０２ＦＦを用いて
アクセスし、複数のローカルメモリに同一のデータを書
き込む場合は、複数のローカルメモリを指し示すアドレ
ス０３００〜０３ＦＦを用いてアクセスする。

【００２１】さらに、図４に本発明の他の実施例のブロ
ック図を示す。図４の例では、１枚の基板６−ｊ（基板
６−１〜６−Ｍの何れかを意味する）に複数のプロセッ
サエレメント２３−１〜２３−Ｎとインターフェイス部
７−ｊ（ｊ＝１〜Ｍ）が実装されており、複数の基板６
−１〜６−Ｍがマスタプロセッサ１に接続された構成と
なっている。それぞれのプロセッサエレメント２３−１
〜２３−Ｎの内部は、図２のように構成されている。ま
た、各基板６−１〜６−Ｍのインターフェイス部７−１
〜７−Ｍは、マスタプロセッサ１のアドレス線１１から
出力されるアドレスと読み出し制御信号１２と書き込み
制御信号１３とから、新たにアドレスと読み出し制御信
号と書き込み制御信号を作り出し、同じ基板に実装され
たプロセッサエレメントに対して出力する。

【００２２】各プロセッサエレメント２３−１〜２３−
Ｎのローカルメモリ３−１〜３−Ｎには、複数のローカ
ルメモリの中のただ１つだけを指し示す固有のアドレス
と、複数のローカルメモリを同時に指し示すアドレスが
割り付けられている。図５は、基板が３枚あり、それぞ
れの基板にローカルメモリが３個ある場合のアドレスの
割り付け例を示している。図５の例では、アドレスの上
位４ビットがアクセスする基板を示し、０のときは第１
の基板、１のときは第２の基板、２のときは第３の基
板、３のときは全ての基板がアクセスされる。また、ア
ドレスのその次の４ビットがアクセスするプロセッサエ
レメントを示し、０のときはそれぞれの基板の第１のプ
ロセッサエレメント、１のときは第２のプロセッサエレ
メント、２のときは第３のプロセッサエレメント、３の
ときは全てのプロセッサエレメントがアクセスされる。
アドレスの下位８ビットはローカルメモリのアドレスに
入力される。ただし、複数のローカルメモリに同時にア
クセスする場合は、書き込みは有効であるが、読み出し
は無効となる。なお、アドレスは１６進数表示である。

【００２３】表３は、マスタプロセッサ１のアドレス線
１１から出力されるアドレスと書き込み制御線１３に対
しての、各プロセッサエレメント２１−ｉの内部のデコ
ーダ１６−ｉ（図２参照）の出力の例である。表３にお
いて、基板１，基板２，基板３は、図４に示す基板６−
１，６−２，６−３（但し、基板６−２，６−３は図示
せず）に対応している。また、符号ＰＥ１，ＰＥ２，Ｐ
Ｅ３は、各基板に設けられた 三つのプロセッサエレメ
ントのデコーダ１６−ｉ（図２参照）の出力に対応して
いる。

【００２４】

【表３】 各基板のインターフェイス部と各プロセッサエレメント
のデコーダが表３のように動作することによって、図５
のようなアドレス空間の割り付けが実現される。

【００２５】上記のようなマルチプロセッサシステムに
おいては、マスタプロセッサは、各プロセッサエレメン
トのローカルメモリに個別にアクセスする場合は、各プ
ロセッサエレメントのローカルメモリにそれぞれ割り付
けられた固有のアドレスを用いる。また、複数のローカ
ルメモリに同一のデータを書き込む場合は、複数のロー
カルメモリを指し示すアドレスを用いてアクセスする。
この場合、ある１枚の基板に実装された全てのプロセッ
サエレメントのローカルメモリに対してアクセスするこ
とや、全ての基板のある番号のプロセッサエレメントの
ローカルメモリに対してアクセスすることや、全ての基
板の全てのプロセッサエレメントのローカルメモリに対
してアクセスすることが可能である。

【００２６】また、表４のように、基板を選択するアド
レスがある値のときには、プロセッサエレメントを選択
するアドレスの値によらず、全ての基板の全てのプロセ
ッサエレメントがアクセスされるような構成も可能であ
る。

【００２７】

【表４】 表４の例ではアドレスの上位４ビットが４のときは、次
の４ビットの値によらず、全てのローカルメモリがアク
セスされる。

【００２８】また、上述の実施例においては、アクセス
する基板を選択し、アクセスするプロセッサエレメント
を選択する２階層の構成であるが、さらに階層を増やし
た構成も可能である。

【００２９】また、上述の実施例においては、アドレス
の上位ビットが基板を選択し、アドレスの次のビットが
プロセッサエレメントを選択し、アドレスの下位ビット
がローカルメモリのアドレスに入力される構成であった
が、アドレスのどの部分をどこに割当てるかに関しては
自由である。

【００３０】

【発明の効果】本発明によれば、マスタプロセッサがロ
ーカルメモリへデータを書き込む動作を１回行うだけ
で、複数のプロセッサエレメントのローカルメモリに同
一のデータを同時に書き込むことができる。

【図面の簡単な説明】

【図１】 本発明が適用されるマルチプロセッサシステ
ムのブロック図である。

【図２】 本発明によるプロセッサエレメントの構成例
を示すブロックである。

【図３】 本発明によるアドレス割り付けのアドレスマ
ップを示す説明図である。

【図４】 本発明の他の実施例を示すブロック図であ
る。

【図５】 本発明の他の実施例によるアドレス割り付け
のアドレスマップを示す説明図である。

【図６】 従来技術によるプロセッサエレメントの構成
例を示すブロック図である。

【図７】 従来技術によるアドレス割り付けのアドレス
マップを示す説明図である。

【符号の説明】

１…マスタプロセッサ、２，２−１〜２−Ｎ…プロセッ
サエレメント、３，３−１〜３−Ｎ…ローカルメモリ、
４…マスタプロセッサが直接管理するメモリ、５…その
他のＩ／Ｏ機器、６，６−１〜６−Ｍ…実装基板、７，
７−１〜７−Ｍ…インターフェイス部、１０…データ
線、１１…アドレス線、１２…読み出し制御線、１３…
書き込み制御線、１４…アドレス線の上位ビット、１５
…アドレス線の下位ビット、１６−ｉ，１７−ｉ…デコ
ーダ、２１−ｉ，２２−ｉ…プロセッサエレメント

───────────────────────────────────────────────────── フロントページの続き (72)発明者 宮川 宣明 神奈川県海老名市本郷2274番地富士ゼロッ クス株式会社内

Claims (1)

【特許請求の範囲】
1. 【請求項１】 それぞれがローカルメモリを備えた複数
   のプロセッサエレメントと、これらのプロセッサエレメ
   ントを管理しデータの授受を行うマスタプロセッサとが
   接続されており、マスタプロセッサがローカルメモリに
   データを与え、マスタプロセッサの管理のもとで複数の
   プロセッサエレメントがそれぞれのローカルメモリのデ
   ータに対して各種の処理を並列的に行い、マスタプロセ
   ッサがローカルメモリから処理の結果を取り出すような
   マルチプロセッサシステムにおいて、 それぞれのローカルメモリに、複数のローカルメモリの
   中のただ１つだけを指し示す固有のアドレスと、複数の
   ローカルメモリを同時に指し示すアドレスとが割り付け
   られており、 マスタプロセッサがローカルメモリをアクセスする手段
   として、複数のローカルメモリの中のただ１つだけを指
   し示す固有のアドレスを用いて読み書きする手段と、複
   数のローカルメモリを指し示すアドレスを用いることに
   よって複数のローカルメモリに同一のデータを同時に書
   き込む手段とを備えたことを特徴とするマルチプロセッ
   サシステムにおけるメモリアクセス装置。