JP2003209971A - フライバック形コンバータ - Google Patents

フライバック形コンバータ

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JP2003209971A JP2002007082A JP2002007082A JP2003209971A JP 2003209971 A JP2003209971 A JP 2003209971A JP 2002007082 A JP2002007082 A JP 2002007082A JP 2002007082 A JP2002007082 A JP 2002007082A JP 2003209971 A JP2003209971 A JP 2003209971A
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Abstract

(57)【要約】 【目的】 トランスの漏洩インダクタンスに蓄積させる
エネルギーによる損失を最小限に抑えることにより、ト
ランスの漏洩インダクタンスの大小が問題にならないフ
ライバック形コンバ−タを提供すること。 【構成】 前記スイッチング半導体素子がオンの期間に
前記トランスの漏洩インダクタンスに蓄えられたエネル
ギーを前記スイッチング半導体素子のオフ期間に、電荷
蓄積ダイオードの順方向導通により電圧クランプ手段に
一旦蓄えると共に、前記電圧クランプ手段に蓄えられた
エネルギーの多くを前記電荷蓄積ダイオードの逆方向導
通により前記トランスの漏洩インダクタンスを通して前
記直流入力電源に戻し、前記電荷蓄積ダイオードがほぼ
逆回復した後に前記スイッチング半導体素子をターンオ
ンさせる制御回路を備えるフライバック形コンバータ。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】 本発明は、スイッチング半導体
素子のスイッチング時の急激な電圧や電流の変化により
発生するサ−ジ電圧からスイッチング半導体素子を保護
するための回路を備えたフライバック形コンバータに関
する。
【0002】
【従来技術】 従来の代表的なフライバック形コンバー
タとして図5に示すような回路構成のものがある。この
フライバック形コンバータでは、直流電源1とトランス
2の1次巻線2aとMOSFETのようなスイッチング
半導体素子3とが直列接続されている。そして,トラン
ス2の2次巻線2b側には整流用ダイオード9、平滑用
コンデンサ10、負荷11が接続されている。スイッチ
ング半導体素子3の両端には、並列にコンデンサ7が備
えられると共に、逆並列にダイオード8が接続され、さ
らに直列接続された抵抗22とコンデンサ23とから構
成されるスナバ回路も並列に接続されている。なお、1
3’は出力電圧が一定になるようにスイッチング半導体
素子3を制御する制御回路である。
【0003】 通常のフライバック形コンバータと同様
に、スイッチング半導体素子3がオンのとき、直流電源
1からトランス2の1次巻線2aを通して電流が流れ、
トランス2にエネルギーが蓄積される。そして、スイッ
チング半導体素子3がオフになると、トランス2に蓄積
されたエネルギーが整流用ダイオード9、平滑用コンデ
ンサ10を通して負荷11に供給される。制御回路1
3’からの信号によりスイッチング半導体素子3がター
ンオフするとき、トランス2の漏れインダクタンスや配
線のインダクタンスに蓄えられたエネルギーは抵抗22
とコンデンサ23とから構成されるスナバ回路で消費さ
れる。したがって、スパイク電圧が発生せず、スイッチ
ング半導体素子3に好ましくない電圧が印加されるのを
防いでいる。
【0004】
【発明が解決しようとする課題】 したがって、従来の
フライバック形コンバ−タ回路ではスナバ回路の働きに
よりスイッチング半導体素子のターンオフ時に不要な過
電圧が印加されないものの、トランス2の漏れインダク
タンスや配線のインダクタンス蓄えられたエネルギーは
スナバ回路で消費されるので、電力効率を向上させるに
はトランス2の漏れインダクタンスを小さくすることが
大切である。しかし、トランス2の漏れインダクタンス
を小さくするには、トランス2の1次巻線2aと2次巻
線2bとを密結合にしなければならないが、密結合にす
るにはトランス2の構造が複雑になり、高精度に製作し
なければならないので、トランスのコストがかなり高く
ならざるを得ないという問題がある。さらにまた、スイ
ッチング周波数の高周波化に伴い配線のインダクタンス
に蓄えられるエネルギーの消費による電力損失も無視で
きなくなっている。本発明は、回路部品を増やすことな
く、電力損失を低減し得るフライバック形コンバータ回
路を提供することを目的としている。
【0005】
【問題を解決するための手段】前述のような問題を解決
するため、請求項1の発明では、直流入力電源から負荷
に至る電流路を選択的に開閉するスイッチング半導体素
子と、このスイッチング半導体素子に直列に接続される
トランスの1次巻線と、前記スイッチング半導体素子に
並列に接続され、かつ互いに直列接続されたキャリアラ
イフタイムの長いダイオードとほぼ一定の電圧を維持す
る電圧クランプ手段と、前記トランスの2次巻線に直列
接続される整流用ダイオードとを備え、前記スイッチン
グ半導体素子がオフのときに前記整流用ダイオードを通
して負荷側に電流を供給するフライバック形コンバータ
であって、前記スイッチング半導体素子がオンの期間に
前記トランスの漏洩インダクタンス及び配線のインダク
タンスに蓄えられたエネルギーを前記スイッチング半導
体素子のオフ期間に、電荷蓄積ダイオードの順方向導通
により電圧クランプ手段に一旦蓄えると共に、前記電圧
クランプ手段に蓄えられたエネルギーの多くを前記電荷
蓄積ダイオードの逆方向導通により前記トランスの漏洩
インダクタンス及び配線のインダクタンスを通して前記
直流入力電源に戻し、前記電荷蓄積ダイオードがほぼ逆
回復した後に前記スイッチング半導体素子をターンオン
させる制御回路を備えるフライバック形コンバータを提
供する。
【0006】前述のような問題を解決するため、請求項
2の発明では、請求項1において、前記制御回路は、前
記スイッチング半導体素子の両端の電圧がほぼゼロある
いは最低電圧になるとき、又は前記電荷蓄積ダイオード
を逆方向に流れる逆方向電流がほぼゼロになるとき、前
記スイッチング半導体素子をターンオンさせるコンバー
タ回路を提供する。
【0007】前述のような問題を解決するため、請求項
3の発明では、請求項1又は請求項2において、前記ス
イッチング半導体素子の電圧と基準電圧とを比較して前
者が後者よりも低くなるとき反転する出力信号を生じる
比較回路と、この比較回路の前記出力信号を設定遅延時
間だけ遅延する遅延回路と、前記スイッチング半導体素
子の電圧が前記基準電圧よりも低くなる時刻から前記設
定遅延時時間の経過後に前記スイッチング半導体素子を
ターンオンさせる制御回路と、負荷電圧が設定電圧を越
えるときにオフ用信号を前記制御回路に供給する出力電
圧誤差増幅回路とを備えるコンバータ回路を提供する。
【0008】前述のような問題を解決するため、請求項
4の発明では、請求項1ないし請求項3のいずれかにお
いて、前記制御回路は、前記電圧クランプ手段に蓄えら
れたエネルギーの90%以上が前記電荷蓄積ダイオード
を逆方向に放出された後に、前記スイッチング半導体素
子をターンオンさせるコンバータ回路を提供する。
【0009】
【発明を実施するための形態】 本発明は、特開平9−
149649号公報などに開示された技術を利用したフ
ライバック形コンバータである。特に、本発明はトラン
スの漏洩インダクタンスや配線のインダクタンスに蓄え
られたエネルギーを、MOSFETのようなスイッチン
グ半導体素子のオフ期間に、一般のダイオードに比べて
長いキャリアライフタイムを有する電荷蓄積ダイオード
の順方向導通を通してクランプ手段に一旦蓄え、その蓄
えられたエネルギーの多くが電荷蓄積ダイオードの逆方
向導通を通して直流入力電源に戻され、電荷蓄積ダイオ
ードがほぼ逆回復した後にスイッチング半導体素子をオ
ンさせる制御回路を備えたフライバック形コンバータを
提供するものである。
【0010】 図1ないし図3により本発明にかかる第
1の実施例を説明する。この実施例は図1に示す回路構
成になっており、各回路部品間の接続は図示のとおりで
ある。図1において、図5で参照した記号と同一の記号
は相当する回路部品を示すものとする。電荷蓄積ダイオ
−ド4は、スイッチング半導体素子3のスイッチング周
期以上の長いキャリアライフタイムを有する。通常のダ
イオードはスイッチング周期よりも十分に短いキャリア
ライフタイムを有する。キャリアライフタイムの長いダ
イオ−ドは、通常の短いものに比べて本質的に順方向電
流による電荷蓄積量が大きい。したがって、逆方向導通
を長時間保持する特性を有し、キャリアの再結合を無視
すれば蓄積電荷と等しい電荷が逆方向から注入された時
点で、電荷蓄積ダイオ−ド4の逆方向阻止能力が回復、
つまり逆回復する。このコンバータ回路では、スイッチ
ング半導体素子3のオフ期間に電荷蓄積ダイオ−ド4が
逆回復するように、各回路定数が選定されている。
【0011】 電圧クランプ手段5は、スイッチング半
導体素子3の両端に印加される電圧をクランプする作用
を行い、一般的には簡便な手段としてコンデンサが用い
られるが、直流入力電源1の電圧Eiよりも高い設定電
圧を呈する乾電池や蓄電池のような電池であっても良
い。この実施例では、以後、電圧クランプ手段5をコン
デンサとして説明する。電圧クランプ用のコンデンサ5
の電圧は、軽負荷時を除いてほぼ一定であり、直流入力
電源1の電圧Eiよりも高い電圧に維持される。したが
って、通常の動作において、スイッチング半導体素子3
がターンオフするとき、トランス2の漏洩インダクタン
スや不図示の配線インダクタンスに蓄えられたエネルギ
ーが電荷蓄積ダイオ−ド4を通して電圧クランプ用コン
デンサ5に蓄えられるが、そのコンデンサ5の電圧はほ
とんど変化せずほぼ一定である。つまり、電圧クランプ
用コンデンサ5はこのような比較的大きなキャパシタン
スを有する。また、電荷蓄積ダイオ−ド4と電圧クラン
プ用コンデンサ5とからなる回路はトランスのリセット
回路としても作用し、電圧クランプ用コンデンサ5の電
圧と直流入力電源1の電圧との差の電圧がトランス2の
リセット電圧になり、電圧クランプ用コンデンサ5の電
圧が通常の状態ではスイッチング半導体素子3のオフ期
間にトランス2が確実にリセットされるように回路設計
されている。
【0012】 誤差増幅回路12は負荷電圧の検出電圧
と予め設定された基準電圧との誤差信号をパルス幅制御
回路13に与え、パルス幅制御回路13は前記負荷電圧
の検出電圧が基準電圧に等しくなるように、スイッチン
グ半導体素子3をパルス幅制御する通常のものである。
抵抗14と15は直流入力電源1の電圧を分割し検出す
るものであり、その電源検出電圧は基準電圧として利用
される。抵抗16と17はスイッチング半導体素子3の
電圧を分割し検出するものである。比較回路18は前記
基準電圧とスイッチング半導体素子3の検出された電圧
とを比較し、後者が前者よりも小さくなるとき反転する
出力信号を発生する。遅延回路19は、比較回路18の
出力信号を設定時間だけ、例えば50〜500ns、好
ましくは100〜300ns遅延させる。例えば50〜
500ns、好ましくは100〜300ns遅延させ
る。この遅延時間は、後述の共振によりスイッチング半
導体素子3の検出された電圧が前記基準電圧と交わって
からゼロまで低下するのに要する時間であり、この遅延
によりスイッチング半導体素子3のゼロ電圧スイッチン
グが可能になる。前述の抵抗14−17、比較回路1
8、及び遅延回路19によりゼロ電圧スイッチングを行
うことができる。なお、6は抵抗値の大きな放電用抵抗
であり、共振用コンデンサ7及び逆並列接続のダイオー
ド8は、スイッチング半導体素子3がMOSFETの場
合、そのソース−ドレイン間キャパシタンス及びボディ
ダイオードが代用される。
【0013】 次にこの実施例の代表的な動作について
図2と図3の各部の波形をも参照して説明する。
【0014】 期間1(t1<t≦t2) 時刻t1から時刻t2までの期間1は、スイッチング半
導体素子3がオンしている期間である。この期間は、従
来のフライバックコンバータ回路と動作が同じであるの
で、説明を省略する。
【0015】 期間2(t2<t≦t3) 時刻t2で、スイッチング半導体素子3がターンオフす
ると共に、電圧クランプ用コンデンサ5とトランス2の
励磁インダクタンスとの共振により、スイッチング半導
体素子3の両端間の電圧が急上昇する。この期間2は、
スイッチング半導体素子3の電圧が直流入力電源1の電
圧に達するまで継続される。
【0016】 期間3(t3<t≦t4) 時刻t3で、スイッチング半導体素子3の電圧が直流入
力電源1の電圧に達すると、トランス2の2次側の整流
用ダイオード9が導通して負荷11に電力を供給し、一
方、共振用コンデンサ7とトランス2の漏洩インダクタ
ンスとが共振を開始する。この期間3は、スイッチング
半導体素子3の電圧が電圧クランプ用コンデンサ5の電
圧に達する時刻t4まで続く。
【0017】 期間4(t4<t≦t5) 時刻t4で、スイッチング半導体素子3の電圧が電圧ク
ランプ用コンデンサ5の電圧に達すると、電荷蓄積ダイ
オード4が順方向に導通を開始し、トランス2の漏洩イ
ンダクタンスに蓄えられたエネルギーを電圧クランプ用
コンデンサ5を流す。この際、電圧クランプ用コンデン
サ5とトランス2の漏洩インダクタンスとの共振が起こ
り、スイッチング半導体素子3の電圧が変化する。前に
も述べたように、電圧クランプ用コンデンサ5は共振用
コンデンサ7に比べて十分に大きなキャパシタンスを有
しているので、スイッチング半導体素子3の電圧をクラ
ンプした形となり、スパイク電圧は発生せず、非常に緩
やかに僅かだけ上昇する電圧となる。そして、時刻t5
で、トランス2の漏洩インダクタンスに蓄えられたエネ
ルギーがゼロになると、電荷蓄積ダイオード4の順方向
導通は終了する。
【0018】 期間5(t5<t≦t6) 電荷蓄積ダイオード4は、トランス2の漏洩インダクタ
ンスに蓄えられたエネルギーがゼロになると、逆方向に
導通を始め、トランス2の漏洩インダクタンスに蓄えら
れたエネルギーに相当する電流により電荷蓄積ダイオー
ド4に蓄積された蓄積電荷がゼロになるまで逆方向に導
通する。そして、電荷蓄積ダイオード4に蓄積された蓄
積電荷がゼロになると、逆方向阻止特性が回復し、時刻
t6で電荷蓄積ダイオード4の逆方向導通が止む。な
お、この期間は、引き続き電圧クランプ用コンデンサ5
とトランス2の漏洩インダクタンスとの共振が行われ
る。上述から分かるように、本発明ではスイッチング半
導体素子3のオフ期間における期間4と期間5の電荷蓄
積ダイオード4の順方向導通と逆方向導通が大切であ
る。
【0019】 期間6(t6<t≦t7) 時刻t6で電荷蓄積ダイオード4の逆方向導通が止む、
つまりその逆阻止特性が回復すると、電圧クランプ用コ
ンデンサ5とトランス2の漏洩インダクタンスとの共振
は、コンデンサ7とトランス2の漏洩インダクタンスと
の共振に切り替わる。この共振現象により、時刻t7で
スイッチング半導体素子3の電圧が再度、電圧クランプ
用コンデンサ5の電圧に達すると、電荷蓄積ダイオード
4が再び順方向導通し、電圧クランプ用コンデンサ5と
コンデンサ7とトランス2の漏洩インダクタンスとの共
振が行われる。
【0020】 期間7(t7<t) 通常、期間4、期間5、期間6は数サイクル繰り返し行
われるが、共振エネルギーの減少に伴い次第に振幅は小
さくなる。この期間は、共振の振幅が減衰し、スイッチ
ング半導体素子3の電圧が出力電圧の1次側換算電圧と
入力直流電源1の電圧との和に等しい電圧になるまで続
く。そして、その後、スイッチング半導体素子3の電圧
が出力電圧の1次側換算電圧と直流入力電源1の電圧と
の和に等しい電圧にクランプされ、その状態はトランス
2の2次巻線電流がゼロになるまで続く。トランス2の
2次巻線電流がゼロになると、整流用ダイオード9は非
導通となり、トランス2の2次巻線側が開放となるた
め、トランス2の励磁インダクタンスとコンデンサ8の
共振により、スイッチング半導体素子3の電圧が振動す
る。この間の動作は、従来のフライバック形コンバータ
と同じように動作するので、説明を省略する。この後、
期間1の動作に戻り、前述と同じ動作を繰り返す。
【0021】 前にも述べたように、電荷蓄積ダイオー
ド4として、スイッチング半導体素子3のスイッチング
周期に比べて十分に長いキャリアライフタイムをもつも
のを選定すれば、図4に示すように電荷蓄積ダイオード
4の順方向導通を通して電圧クランプ用コンデンサ5に
充電された電力はほぼ100%放電される。このため、
スイッチング半導体素子3のオン期間にトランス3の漏
れインダクタンスや配線のインダクタンスに蓄えられた
エネルギーは、スイッチング半導体素子3のオフ期間に
電荷蓄積ダイオード4の順方向導通を通して電圧クラン
プ用コンデンサ5に一旦充電され、次に電荷蓄積ダイオ
ード4の逆方向導通が始まり、そのエネルギ−の大部分
はトランス2を通して直流入力電源1に戻すことができ
る。したがって、この発明によれば、トランス2の漏れ
インダクタンスが大きくてもそのスナバ損失をほぼゼロ
にできるので、従来のようにトランス2の漏れインダク
タンスを極力小さくできる無理な構造にすることはな
く、トランス2の巻線構造を単純化できる。
【0022】 この実施例では、スイッチング周波数は
固定でパルス幅を制御するパルス幅制御であるので、従
来の制御回路を使用することができ、また、抵抗14−
17、比較回路18、及び遅延回路19の働きによりゼ
ロ電圧スイッチングを行うことができる。図1に示した
実施例では、時刻t1で、スイッチング半導体素子3が
ターンオンすることにより、図3(A)に示すようにス
イッチング半導体素子3の電圧が直流入力電源1の電圧
以下になると、同図(B)に示すように比較回路18の
出力信号は反転して正レベルになる。同図(B)から分
かるように、スイッチング半導体素子3の電圧が直流入
力電源1の電圧と交わってからほぼゼロに低下するまで
にはある短い時間τを要する。スイッチング半導体素子
3をゼロクロススイッチングさせるためには、スイッチ
ング半導体素子3の電圧がゼロになる時点を正確に検出
する必要があり、したがって、同図(C)に示すように
遅延回路19は、比較回路18の出力信号を時間τだけ
遅延させた出力信号を生じる。ここで、実験から時間τ
は、例えば50〜500ns、好ましくは100〜30
0nsである。
【0023】 一方、誤差増幅回路12は出力電圧と基
準電圧との誤差を増幅する誤差増幅信号を発生する。そ
して、同図(D)に示すように、スイッチング半導体素
子3のターンオン時点で、つまり遅延回路19の出力信
号の立ち上がりで、パルス幅制御回路13内で発生され
た鋸歯状波信号が前記誤差増幅信号と等しくなるとき、
同図(E)に示すように、パルス幅制御回路13はパル
ス幅制御信号を発生しなくなり、スイッチング半導体素
子3はターンオフする。このときのスイッチング半導体
素子3の電圧はゼロ又は最低の値であり、ゼロ電圧スイ
ッチングによりスイッチング半導体素子3のスイッチン
グ損失を低減することができる。そして、スイッチング
半導体素子3のオフ期間で、前述のように電荷蓄積ダイ
オード4が順方向導通と逆方向導通の双方を行って、ト
ランス3の漏れインダクタンスや配線のインダクタンス
に蓄えられたエネルギーを電圧クランプ用コンデンサ5
に一旦充電し、続いてそのエネルギーを直流入力電源へ
帰還することにより、ほとんど損失を生じることなくス
ナバ機能が行われる。
【0024】 なお、以上の実施例における半導体スイ
ッチ素子として、MOSFETを用いた場合には、別途
共振用コンデンサ6、ダイオード8を用いずに、MOS
FETのソース−ドレイン間キャパシタンス、ボディダ
イオードをそれらの代わりに用いても同じ効果が得られ
る。
【0025】
【発明の効果】 以上述べたように本発明では、スイッ
チング半導体素子のスイッチッグ周期に比べて長いキャ
リアライフタイムを有する電荷蓄積ダイオ−ドとクラン
プ手段とにより、トランス2の漏れインダクタンスや配
線のインダクタンスに蓄えられたエネルギーの多くを直
流入力電源に回収できるので、トランス2の漏れインダ
クタンスを小さくする必要はなく、したがって、トラン
ス2の1次巻線2aと2次巻線2bとを密結合にしなく
ともよいので、従来に比べてかなり安価なトランスを用
いることができ、コスト面で有利となる。また、本発明
ではスイッチング周波数を高周波化しても、配線のイン
ダクタンスによる電力損失が増大しないので、高周波化
が可能である。
【図面の簡単な説明】
【図1】本発明にかかるフライバック形コンバータの一
実施例を示す図である。
【図2】前記実施例を説明するための各部の波形を示す
図である。
【図3】前記実施例を説明するための各部の波形を示す
図である。
【図4】第1のダイオードのキャリア・ライフタイムの
長さに依存する電力回収率を示す図である。
【図5】従来のフライバック形コンバータを示す図であ
る。
【符号の説明】
1・・・・直流入力電源 2・・・・1次巻線2aと2次巻線2bとを有するトラ
ンス 3・・・・スイッチング半導体素子 4・・・・電荷蓄積ダイオ−ド 5・・・・電圧クランプ手段 6・・・・放電用抵抗 7・・・・コンデンサ 8・・・・ダイオード 9・・・・整流用ダイオード 10・・・・平滑用コンデンサ 11・・・・負荷 12・・・・誤差増幅回路 13・・・・パルス幅制御回路 18・・・・比較回路 19・・・・遅延回路

Claims (4)

    【特許請求の範囲】
  1. 【請求項1】 直流入力電源から負荷に至る電流路を選
    択的に開閉するスイッチング半導体素子と、 該スイッチング半導体素子に直列に接続されるトランス
    の1次巻線と、 前記スイッチング半導体素子に並列に接続され、かつ互
    いに直列接続されたキャリアライフタイムの長いダイオ
    ードとほぼ一定の電圧を維持する電圧クランプ手段と、 前記トランスの2次巻線に直列接続される整流用ダイオ
    ードと、 を備え、 前記スイッチング半導体素子がオフのときに前記整流用
    ダイオードを通して負荷側に電流を供給するフライバッ
    ク形コンバータであって、 前記スイッチング半導体素子がオンの期間に前記トラン
    スの漏洩インダクタンス及び配線のインダクタンスに蓄
    えられたエネルギーを前記スイッチング半導体素子のオ
    フ期間に、電荷蓄積ダイオードの順方向導通により電圧
    クランプ手段に一旦蓄えると共に、前記電圧クランプ手
    段に蓄えられたエネルギーの多くを前記電荷蓄積ダイオ
    ードの逆方向導通により前記トランスの漏洩インダクタ
    ンス及び配線のインダクタンスを通して前記直流入力電
    源に戻し、前記電荷蓄積ダイオードがほぼ逆回復した後
    に前記スイッチング半導体素子をターンオンさせる制御
    回路を備えることを特徴とするフライバック形コンバー
    タ。
  2. 【請求項2】 請求項1において、 前記制御回路は、前記スイッチング半導体素子の両端の
    電圧がほぼゼロあるいは最低電圧になるとき、又は前記
    電荷蓄積ダイオードを逆方向に流れる逆方向電流がほぼ
    ゼロになるとき、前記スイッチング半導体素子をターン
    オンさせることを特徴とするフライバック形コンバータ
    回路。
  3. 【請求項3】 請求項1又は請求項2において、 前記制御回路は、 前記スイッチング半導体素子の電圧と基準電圧とを比較
    して前者が後者よりも低くなるとき反転する出力信号を
    生じる比較回路と、 該比較回路の前記出力信号を設定遅延時間だけ遅延する
    遅延回路と、 前記スイッチング半導体素子の電圧が前記基準電圧より
    も低くなる時刻から前記設定遅延時間の経過後に前記ス
    イッチング半導体素子をターンオンさせるパルス幅制御
    回路と、 負荷電圧が設定電圧を越えるときにオフ用信号を前記制
    御回路に供給する誤差増幅回路と、 を備えたことを特徴とするフライバック形コンバータ回
    路。
  4. 【請求項4】 請求項1ないし請求項3のいずれかにお
    いて、 前記制御回路は、前記電圧クランプ手段に蓄えられたエ
    ネルギーの90%以上が前記電荷蓄積ダイオードを逆方
    向に放出された後に、前記スイッチング半導体素子をタ
    ーンオンさせることを特徴とするフライバック形コンバ
    ータ回路。
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JP2013027096A (ja) * 2011-07-19 2013-02-04 Murata Mfg Co Ltd スナバ回路
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008517444A (ja) * 2004-10-22 2008-05-22 オスラム シルヴェニア インコーポレイテッド ゼロ電圧スイッチングコンバータを備えたバラスト
JP2013027096A (ja) * 2011-07-19 2013-02-04 Murata Mfg Co Ltd スナバ回路
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