JP2003197406A - Method of manufacturing chip varistor - Google Patents
Method of manufacturing chip varistorInfo
- Publication number
- JP2003197406A JP2003197406A JP2001402983A JP2001402983A JP2003197406A JP 2003197406 A JP2003197406 A JP 2003197406A JP 2001402983 A JP2001402983 A JP 2001402983A JP 2001402983 A JP2001402983 A JP 2001402983A JP 2003197406 A JP2003197406 A JP 2003197406A
- Authority
- JP
- Japan
- Prior art keywords
- varistor
- chip type
- manufacturing
- solution
- precursor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Thermistors And Varistors (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、両端部に外部電極
を有するとともにバリスタ素体の露出面に抵抗層として
の外皮層を備えたチップ型バリスタの製造方法に関する
ものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a chip type varistor having external electrodes on both ends and an outer skin layer as a resistance layer on the exposed surface of a varistor element body.
【０００２】[0002]
【従来の技術】従来から上記構造を有するバリスタの製
造方法として、特開平１０−７００１２号公報記載の方
法がある。この方法によると、内部電極が片面に印刷さ
れた酸化亜鉛を主成分とするセラミックグリーンシート
を多層に積層してチップ型のバリスタ素体を得た後、そ
のバリスタ素体の両端部に外部電極を有するバリスタ前
駆体を製造し、得られたチップ状のバリスタ前駆体を酸
化カルシウムの微細な粉体の中に埋没させて焼成するこ
とにより、前記バリスタ素子の表面にＺｎ２ＳｉＯ４を
主成分とする外皮層を形成している。2. Description of the Related Art Conventionally, as a method of manufacturing a varistor having the above structure, there is a method described in JP-A-10-70012. According to this method, ceramic green sheets containing zinc oxide as a main component with internal electrodes printed on one side are laminated in multiple layers to obtain a chip-type varistor element body, and then external electrodes are formed on both ends of the varistor element body. Of the chip-shaped varistor precursor obtained by burying it in a fine powder of calcium oxide and baking it to produce Zn 2 SiO 4 as a main component on the surface of the varistor element. The outer skin layer is formed.
【０００３】この方法で得られたチップ型バリスタをメ
ッキ浴に入れて外部電極にメッキを施す際、前記外皮層
がバリスタ素体の表面を保護するので、バリスタ素子の
半導体特性を変化させることがないだけでなく、バリス
タ素子のメッキを阻止するという効果を発揮している。When the chip type varistor obtained by this method is placed in a plating bath to plate the external electrodes, the outer layer protects the surface of the varistor element body, so that the semiconductor characteristics of the varistor element can be changed. Not only that, but it also has the effect of blocking the plating of the varistor element.
【０００４】[0004]
【発明が解決しようとする課題】しかしながらこの方法
においては外皮層の形成原料として酸化珪素の粉末を使
用しているため、前記原料とバリスタ素子との反応が遅
くなるとともに反応が不均一になるという問題がある。
そこで反応性を高めるために前記粉体を２μｍ以下に微
粉砕した玉石を使用している。加えて、両者を反応させ
た後に未反応の酸化カルシウム粉体をバリスタ素子から
分離するための特別の処置をしている。However, in this method, since the powder of silicon oxide is used as the raw material for forming the outer layer, the reaction between the raw material and the varistor element becomes slow and the reaction becomes non-uniform. There's a problem.
Therefore, in order to enhance the reactivity, a boulder obtained by finely pulverizing the powder to 2 μm or less is used. In addition, a special treatment is taken to separate the unreacted calcium oxide powder from the varistor element after reacting both.
【０００５】そこで本発明者等はバリスタ素子と酸化珪
素との反応を促進するとともに反応に均一性を図るべく
鋭意研究したところ、前記原料をバリスタ素子と接触し
易い形態にすればよいという事実を見出し、本発明を完
成した。従って、本発明の課題はバリスタ素子の露出面
と珪素化合物との反応性を高めるとともに反応を均一に
してバリスタ素子の表面に厚みの均一な外皮層を形成
し、ひいては後続の工程で外部電極に付着した珪素化合
物を除去し易くすることにある。The inventors of the present invention have made extensive studies to promote the reaction between the varistor element and silicon oxide and to make the reaction uniform. The fact that the raw material should be in a form that allows easy contact with the varistor element has been found. Heading, completed the present invention. Therefore, an object of the present invention is to increase the reactivity between the exposed surface of the varistor element and the silicon compound and to make the reaction uniform to form a skin layer having a uniform thickness on the surface of the varistor element. It is to facilitate the removal of the attached silicon compound.
【０００６】[0006]
【課題を解決するための手段】本請求項１発明は前記の
課題を解決するために、内部電極が片面に印刷された酸
化亜鉛を主成分とするセラミックグリーンシートを多層
に積層すること、得られた積層体を切断してチップ化し
前記金属ペーストが両端部に交互に露出したバリスタ素
体を得ること、該バリスタ素体の両端部に外部電極を形
成してバリスタ前駆体を得ること、該バリスタ前駆体を
珪素化合物の溶液に浸漬すること、前記珪素化合物が付
着したバリスタ前駆体を焼成して前記バリスタ素子の外
表面に外皮層が形成されたチップ型バリスタを形成する
こと、及び前記チップ型バリスタにメッキを施して前記
外部電極にメッキ層を積層させるという手段を採用す
る。この場合、好ましくは珪素化合物として、シランカ
ップリング剤、シリコン樹脂又は珪素を含む金属アルコ
キシドを使用するとともに前記液体として前記化合物を
有機溶媒に溶解した溶液を使用する。また前記メッキ層
は２層からなり内部がニッケル層であり、外部が錫層に
なるようにする。さらに本請求項７発明は上記課題を解
決するために、前記バリスタ前駆体を珪素化合物の溶液
で浸漬する代わりに、該液体を塗布又は噴霧するという
手段を採用する。In order to solve the above problems, the present invention provides a multilayer stack of ceramic green sheets containing zinc oxide and having internal electrodes printed on one side. Cutting the laminated body into chips to obtain varistor element bodies in which the metal paste is alternately exposed at both ends, and obtaining varistor precursors by forming external electrodes on both ends of the varistor element body, Immersing the varistor precursor in a solution of a silicon compound, firing the varistor precursor to which the silicon compound adheres to form a chip-type varistor having an outer skin layer formed on the outer surface of the varistor element, and the chip. A method of plating the mold varistor and laminating a plating layer on the external electrode is adopted. In this case, preferably, a silane coupling agent, a silicon resin or a metal alkoxide containing silicon is used as the silicon compound, and a solution in which the compound is dissolved in an organic solvent is used as the liquid. The plating layer is composed of two layers, a nickel layer inside and a tin layer outside. Further, in order to solve the above-mentioned problems, the seventh aspect of the invention employs a means of applying or spraying the liquid instead of immersing the varistor precursor in a solution of a silicon compound.
【０００７】上記手段を採用して珪素化合物を液体、特
にシランカップリング剤の有機溶媒溶液の状態で使用す
るようにしたので、珪素化合物がバリスタ素子の表面に
露出しているバリスタ素子のセラミックにある境界層と
均一に接触する。その結果、後続の焼成過程において前
記珪素化合物と境界層とが均一かつ迅速に反応して外部
に露出しているバリスタ素子の表面に高い電気抵抗性を
示す外皮層が形成される。また前記焼成過程においては
外部電極の表面に付着した薄膜状の珪素化合物が容易か
つ完全に熱分解して放散してゆくので、外部電極の表面
が綺麗に更新される。従って、チップ型バリスタの表面
において二つの外部電極間に露出しているバリスタ素子
の表面のみに珪素化合物とセラミックとの生成物が外皮
層として形成される。Since the silicon compound is used in the liquid state, particularly in the state of the solution of the silane coupling agent in the organic solvent by adopting the above means, the silicon compound is applied to the ceramic of the varistor element exposed on the surface of the varistor element. Uniform contact with a boundary layer. As a result, in the subsequent firing process, the silicon compound and the boundary layer react uniformly and quickly to form a skin layer having high electrical resistance on the surface of the varistor element exposed to the outside. Further, in the firing process, the thin film silicon compound attached to the surface of the external electrode is easily and completely thermally decomposed and diffused, so that the surface of the external electrode is renewed neatly. Therefore, the product of the silicon compound and the ceramic is formed as an outer skin layer only on the surface of the varistor element exposed between the two external electrodes on the surface of the chip type varistor.
【０００８】[0008]
【発明の実施の形態】次に、図面を参照しながら本発明
の最も好ましい実施の形態について説明する。図１に示
すように、本発明に係るチップ型バリスタ１はチップ型
のバリスタ素子２、そのバリスタ素子２の両端部に取着
された外部電極３ａ、３ｂと、それらの外部電極３ａ、
３ｂの表面に施されたニッケルメッキ層４と、さらにそ
のニッケルメッキ層４の表面に施された錫メッキ層５と
から構成されているとともに、前記バリスタ素子２に中
に所定間隔を平行に埋設された内部電極６が上下方向交
互に外部に露出して前記外部電極３ａ、３ｂに接合して
いる。BEST MODE FOR CARRYING OUT THE INVENTION Next, the most preferred embodiment of the present invention will be described with reference to the drawings. As shown in FIG. 1, a chip-type varistor 1 according to the present invention is a chip-type varistor element 2, external electrodes 3a and 3b attached to both ends of the varistor element 2, and those external electrodes 3a,
3b, a nickel plating layer 4 applied on the surface of the nickel plating layer 3b, and a tin plating layer 5 applied on the surface of the nickel plating layer 4 and embedded in the varistor element 2 in parallel at a predetermined interval. The formed internal electrodes 6 are alternately exposed in the vertical direction to the outside and are joined to the external electrodes 3a and 3b.
【０００９】前記構造のバリスタ素子２は次のように製
作される。まず、図２に示すように、酸化亜鉛を主成分
として酸化ビスマス、酸化アンチモン、酸化コバルト、
酸化マンガン、酸化アルミニウム、酸化ニッケル等を副
成分さするセラミックスグリーンシート７に前記内部電
極６となる銀ペースト８ａを所定の厚さの短冊形にして
印刷した後、予備焼成する。次いで、このようにして得
られた多数枚のグリーンシート７をその長さ方向に前記
銀ペースト８ａが所定長さだけずれるように積層し、最
後に積層された多数枚のグリーンシート７を図３に示す
ように切断することにより、前記銀ペースト８ａの一端
が外部に交互に露出し他端がグリーンシート７に挟持さ
れされたチップ型のバリスタ素子２とする。The varistor element 2 having the above structure is manufactured as follows. First, as shown in FIG. 2, zinc oxide as a main component, bismuth oxide, antimony oxide, cobalt oxide,
A silver paste 8a to be the internal electrode 6 is printed in a strip shape having a predetermined thickness on a ceramic green sheet 7 containing manganese oxide, aluminum oxide, nickel oxide or the like as a subcomponent, and then prefired. Next, a large number of green sheets 7 thus obtained are laminated so that the silver paste 8a is displaced in the lengthwise direction by a predetermined length, and finally, a large number of the laminated green sheets 7 are shown in FIG. By cutting as shown in (1), one end of the silver paste 8a is alternately exposed to the outside and the other end is sandwiched between the green sheets 7 to form the chip type varistor element 2.
【００１０】得られたチップ型のバリスタ素子２のエッ
ジ部を、図４に示すように丸めた後、そのバリスタ素子
２の両端部に、図５に示すようように、前記外部電極３
ａ、３ｂとなる銀ペースト７ｂを付着して、バリスタ前
駆体９を形成する。このバリスタ前駆体９を乾燥ゾーン
（図示なし）に入れて乾燥させると内部の銀ペースト８
ａが硬化して内部電極６となり、外部の銀ペースト８ｂ
が外部電極３ａ、３ｂとなる。The edge portion of the obtained chip-type varistor element 2 is rounded as shown in FIG. 4, and then the external electrodes 3 are formed on both ends of the varistor element 2 as shown in FIG.
The silver paste 7b to be a and 3b is attached to form the varistor precursor 9. When this varistor precursor 9 is put in a drying zone (not shown) and dried, the silver paste 8 inside
a hardens to become the internal electrode 6, and the external silver paste 8b
Serve as the external electrodes 3a and 3b.
【００１１】次いで前記バリスタ前駆体９を、図６に示
すように、珪素化合物の液体浴に浸漬するが、この場
合、珪素化合物の液体としては、一般式ＲＳｉＸ３示さ
れるシランカップリング剤とアルコールその他の有機溶
媒や水との溶液１１が使用される。なお、前記一般式に
おいてＸはメトキシ基、エトキシ基、セロソルブ基等の
加水分解性基を意味し、Ｒはビニル基、エポキシ基、メ
タクリル基、アミノ基等の有機官能基を意味する。かか
るシランカップリング剤としては、例えば、ビニルトリ
クロルシラン、ビニルトリス（β−メトキシエトキシ）
シラン、γ−グリシドルキシプロピルトリメトキシシラ
ン、γ−（メタクリロキシプロピル）トリメトキシシラ
ン、γ−アミノプロピルトリエトキシシラン等がある。
またアルコールとしてはエタノール、メタノール、イソ
プロパノール、ｎ−ブチルアルコール等の低級脂肪族ア
ルコールが使用される。必要に応じて反応を促進する触
媒を前記溶液１１に添加することができる。Next, as shown in FIG. 6, the varistor precursor 9 is immersed in a liquid bath of a silicon compound. In this case, the liquid of the silicon compound is a silane coupling agent represented by the general formula RSiX3, an alcohol and the like. The solution 11 with the organic solvent or water is used. In the above general formula, X means a hydrolyzable group such as a methoxy group, an ethoxy group and a cellosolve group, and R means an organic functional group such as a vinyl group, an epoxy group, a methacryl group and an amino group. Examples of the silane coupling agent include vinyl trichlorosilane and vinyl tris (β-methoxyethoxy).
There are silane, γ-glycidyloxypropyltrimethoxysilane, γ- (methacryloxypropyl) trimethoxysilane, γ-aminopropyltriethoxysilane and the like.
As the alcohol, lower aliphatic alcohols such as ethanol, methanol, isopropanol, n-butyl alcohol and the like are used. A catalyst that accelerates the reaction can be added to the solution 11 if necessary.
【００１２】このようにシランカップリング剤が付与さ
れたバリスタ前駆体９の全表面にシランカップリング剤
が均一に付着するが、バリスタ前駆体９をそのまま焼成
炉に入れて焼成すると、図７に示すようなチップ型バリ
スタ１が得られる。すなわち前記バリスタ素子２を構成
する酸化亜鉛を主成分とするセラミックス１２の中に複
数枚の内部電極６が所定間隔をおいて介挿されていると
ともに、それらの内部電極６が一端を上下方向交互に外
部に露出して外部電極３ａ、３ｂと接合している。そし
てそれらの外部電極３ａ、３ｂの表面にはシランカップ
リング剤がもはや存在しないが、前記セラミックス１２
の表面にはそれとシランカップリング剤の珪素とが反応
して外皮層１３となって形成されている。As described above, the silane coupling agent is uniformly attached to the entire surface of the varistor precursor 9 to which the silane coupling agent is applied. The chip type varistor 1 as shown is obtained. That is, a plurality of internal electrodes 6 are inserted at predetermined intervals in the ceramic 12 mainly composed of zinc oxide that constitutes the varistor element 2, and the internal electrodes 6 are vertically alternated at one end. It is exposed to the outside and is joined to the external electrodes 3a and 3b. The silane coupling agent is no longer present on the surface of the external electrodes 3a, 3b, but the ceramic 12
The outer layer 13 is formed on the surface of the layer 1 by reacting it with silicon as a silane coupling agent.
【００１３】続いて上記のようにして得られたチップ型
バリスタ１を図８に示すように最初ニッケルメッキ槽１
４に浸漬して前記外部電極３ａ、３ｂの表面にニッケル
層を付着する。さらにそのチップ型バリスタ１を錫メッ
キ槽（図示なし）に浸漬してメッキを施すと、図１に示
した構造のチップ型バリスタが得られる。Subsequently, the chip type varistor 1 obtained as described above is first subjected to the nickel plating bath 1 as shown in FIG.
4 and the nickel layer is attached to the surfaces of the external electrodes 3a and 3b. Further, when the chip type varistor 1 is dipped in a tin plating tank (not shown) for plating, the chip type varistor having the structure shown in FIG. 1 is obtained.
【００１４】このようにして得られたチップ型バリスタ
１において前記外皮層１３は前記セラミックス１２を構
成する酸化亜鉛粒子が有する半導体を高い電気抵抗層を
もって保護するのでチップ型バリスタ１に導体が接触し
ても通電しない。また、前記外皮層を形成する過程で外
皮層形成原料としてシランカップリング剤が有機溶媒溶
液の状態で使用されているので、前記原料がバリスタ素
子の表面に露出しているバリスタ素子のセラミックにあ
る境界層と均一かつ迅速に反応する。そのため従来技術
のように原料を微粉にしたり、未反応原料を除去するよ
うな処置を講じなくてもよい。さらに前記焼成過程にお
いては外部電極の表面に付着した薄膜状の珪素化合物が
容易かつ完全に熱分解して放散してゆくので、外部電極
の表面が綺麗に更新される。従って、チップ型バリスタ
の表面において二つの外部電極間に露出しているバリス
タ素子の表面のみに珪素化合物とセラミックとの生成物
が外皮層として形成される。In the chip type varistor 1 thus obtained, the outer layer 13 protects the semiconductor contained in the zinc oxide particles forming the ceramics 12 with a high electric resistance layer, so that the conductor contacts the chip type varistor 1. However, it does not energize. Also, since the silane coupling agent is used in the state of the organic solvent solution as the outer layer forming raw material in the process of forming the outer layer, the raw material is in the ceramic of the varistor element exposed on the surface of the varistor element. Reacts uniformly and quickly with the boundary layer. Therefore, unlike the prior art, it is not necessary to make the raw material into fine powder or to take measures such as removing the unreacted raw material. Further, in the firing process, the thin film silicon compound attached to the surface of the external electrode is easily and completely decomposed by heat and is diffused, so that the surface of the external electrode is renewed neatly. Therefore, the product of the silicon compound and the ceramic is formed as an outer skin layer only on the surface of the varistor element exposed between the two external electrodes on the surface of the chip type varistor.
【００１５】[0015]
【実験例】（バリスタの製造）酸化亜鉛を主成分とした
原料粉末とバインダー及び可塑剤からなる水スラリーを
ドクターブレード法によりグリーンシートを形成した。
このグリーンシートに銀を主成分とする導電ペーストを
スクリーン印刷法により印刷して内部電極パターンを積
層した。次いで前記グリーンシートを多数枚積層してバ
リスタ前駆体を得た。そのバリスタ前駆体に面取りを施
した後、外部電極を形成し、１００〜４００℃で熱処理
して脱バインダー処理した。そして続いて９００〜１２
００℃で焼成した。[Experimental Example] (Manufacture of varistor) A green sheet was formed by a doctor blade method using an aqueous slurry containing a raw material powder containing zinc oxide as a main component, a binder and a plasticizer.
A conductive paste containing silver as a main component was printed on this green sheet by a screen printing method to laminate internal electrode patterns. Next, a large number of the green sheets were laminated to obtain a varistor precursor. After chamfering the varistor precursor, an external electrode was formed and heat treated at 100 to 400 ° C. to remove the binder. And then 900-12
It was baked at 00 ° C.
【００１６】（珪素化合物の溶液処理と焼成）得られた
バリスタ前駆体をシランカップリング剤の溶液に浸漬し
た。シランカップリング剤の溶液は、重量比にしてオル
ガノシラン：エタノール：水＝３：３：１の有機溶媒−
水溶液であった。浸漬時間は３〜３０秒間であった。得
られたシランカップリング剤処理チップ型バリスタを焼
成したらバリスタ素子の表面に高い電気抵抗を示す外皮
層が形成されていた。(Solution treatment and firing of silicon compound) The obtained varistor precursor was immersed in a solution of a silane coupling agent. The solution of the silane coupling agent is an organic solvent of organosilane: ethanol: water = 3: 3: 1 by weight.
It was an aqueous solution. The immersion time was 3 to 30 seconds. When the obtained chip-type varistor treated with the silane coupling agent was fired, a skin layer having high electric resistance was formed on the surface of the varistor element.
【０００１７】（メッキの実験条件・結果）次に上記で
得られたチップ型バリスタをニッケルメッキ槽に入れて
バリルメッキを施し、外部電極の表面に厚さ１〜３μｍ
のニッケルメッキ層を形成した。続いてそのチップ型バ
リスタを錫メッキ槽に入れて前記同様のバリルメッキを
施した。得られた錫メッキ層の厚さは７〜１０μｍであ
った。このようにして得られたチップ型バリスタを電子
部品の基板にはんだ付けしたら、前記錫メッキ層上に対
するはんだの濡れ性が非常に良好であった。(Experimental Conditions / Results of Plating) Next, the chip type varistor obtained above was put in a nickel plating bath for valyl plating, and the surface of the external electrode had a thickness of 1 to 3 μm.
Nickel plated layer was formed. Then, the chip type varistor was put in a tin plating bath and the same valyl plating was performed. The thickness of the obtained tin plating layer was 7 to 10 μm. When the chip-type varistor thus obtained was soldered to the substrate of the electronic component, the wettability of the solder on the tin-plated layer was very good.
【００１８】本発明は、その根本的技術思想を踏襲して
発明の効果を著しく損なわない限度において、前記実施
形態の一部分を変更して実施することができる。例えば
有機珪素化合物としてバリスタ前駆体の表面に均一に付
着させることができ、かつバリスタ素子と反応して外皮
層を形成可能であればシランカップリング剤以外の珪素
化合物を使用することができる。The present invention can be implemented by modifying a part of the above-described embodiment within the scope of not significantly impairing the effects of the invention by following the fundamental technical idea. For example, a silicon compound other than the silane coupling agent can be used as long as it can be uniformly attached to the surface of the varistor precursor as the organosilicon compound and can react with the varistor element to form a skin layer.
【００１９】[0019]
【発明の効果】以上詳述したように本発明法を採用する
と、チップ型バリスタを製造する方法において、その構
成要素であるバリスタ素子の露出面と珪素化合物との反
応性を高めてバリスタ素子の表面に厚みの均一な外皮層
を形成することができるとともに、焼成過程で外部電極
に付着した薄くて均一な厚みを有する珪素化合物を揮散
させることができるという優れた効果を発揮する。As described in detail above, when the method of the present invention is adopted, in the method of manufacturing a chip type varistor, the reactivity between the exposed surface of the varistor element, which is a constituent of the varistor element, and the silicon compound is increased, and It has an excellent effect that the outer skin layer having a uniform thickness can be formed on the surface and the silicon compound having a thin and uniform thickness attached to the external electrode during the firing process can be volatilized.
【図１】本発明に係るチップ型バリスタの部分破断側面
図である。FIG. 1 is a partially cutaway side view of a chip type varistor according to the present invention.
【図２】本発明法におけるグリーンシートの積層状態を
示す部分斜視図である。FIG. 2 is a partial perspective view showing a laminated state of green sheets in the method of the present invention.
【図３】バリスタ素子を形成する過程を示す斜視図であ
る。FIG. 3 is a perspective view showing a process of forming a varistor element.
【図４】バリスタ素子の側面図である。FIG. 4 is a side view of a varistor element.
【図５】バリスタ前駆体の部分破断側面図である。FIG. 5 is a partially cutaway side view of a varistor precursor.
【図６】バリスタ前駆体を有機珪素化合物で処理する工
程を示す概念図である。FIG. 6 is a conceptual diagram showing a step of treating a varistor precursor with an organosilicon compound.
【図７】メッキを施す前のチップ型バリスタの部分破断
側面図である。FIG. 7 is a partially cutaway side view of the chip type varistor before plating.
【図８】メッキ工程を示す概念図である。FIG. 8 is a conceptual diagram showing a plating process.
１ ：チップ型バリスタ ２ ：バリスタ素子 ３ａ：外部電極 ３ｂ：外部電極 ４ ：ニッケルメッキ層 ５ ：錫メッキ層 ６ ：内部電極 ７ ：セラミックグリーンシート ８ａ：銀ペースト ８ｂ：銀ペースト ９ ：バリスタ前駆体 １０：溶体浴 １１：溶液 １２：セラミックス １３：外皮層。 1: Chip type varistor 2: Varistor element 3a: external electrode 3b: External electrode 4: Nickel plating layer 5: Tin plating layer 6: Internal electrode 7: Ceramic green sheet 8a: Silver paste 8b: Silver paste 9: Varistor precursor 10: Solution bath 11: Solution 12: Ceramics 13: Outer skin layer.
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5E034 CA08 CB01 CC02 DB15 DC06 DE07 ─────────────────────────────────────────────────── ─── Continued front page F term (reference) 5E034 CA08 CB01 CC02 DB15 DC06 DE07
Claims (12)
亜鉛を主成分とするセラミックグリーンシート（７）を
多層に積層すること、得られた積層体を切断してチップ
化し前記金属ペーストが両端部に交互に露出したバリス
タ素体（２）を得ること、該バリスタ素体の両端部に外
部電極（３ａ、３ｂ）を形成してバリスタ前駆体（９）
を得ること、該バリスタ前駆体を珪素化合物の溶液（１
１）に浸漬すること、前記珪素化合物が付着したバリス
タ前駆体を焼成して前記バリスタ素子の外表面に外皮層
（１３）が形成されたチップ型バリスタ（１）を形成す
ること、及び前記チップ型バリスタにメッキを施して前
記外部電極にメッキ層を積層させることからなるチップ
型バリスタの製造方法。1. A ceramic green sheet (7) containing zinc oxide as a main component, wherein internal electrodes (6) are printed on one side, is laminated in multiple layers, and the obtained laminate is cut into chips to form the metal paste. To obtain the varistor element body (2) alternately exposed at both ends, and forming the external electrodes (3a, 3b) on both ends of the varistor element body to form the varistor precursor (9).
To obtain a solution of the silicon compound (1
1) dipping, baking the varistor precursor to which the silicon compound adheres to form a chip type varistor (1) having a skin layer (13) formed on the outer surface of the varistor element, and the chip. A method of manufacturing a chip type varistor, which comprises plating a die varistor and laminating a plating layer on the external electrodes.
ランカップリング剤である請求項１記載のチップ型バリ
スタの製造方法。2. The method for manufacturing a chip varistor according to claim 1, wherein the solution (11) of the organosilicon compound is a silane coupling agent.
る請求項１記載のチップ型バリスタの製造方法。3. The method for manufacturing a chip type varistor according to claim 1, wherein the organosilicon compound is a silicon resin.
ルコキシドである請求項１記載のチップ型バリスタの製
造方法。4. The method of manufacturing a chip type varistor according to claim 1, wherein the organosilicon compound is a metal alkoxide containing silicon.
ランカップリング剤の有機溶媒溶液である請求項１記載
のチップ型バリスタの製造方法。5. The method for manufacturing a chip type varistor according to claim 1, wherein the solution (11) of the organosilicon compound is a solution of a silane coupling agent in an organic solvent.
（５）の２層からなっている請求項１記載のチップ型バ
リスタの製造方法。6. The method of manufacturing a chip type varistor according to claim 1, wherein the plating layer comprises two layers of a nickel layer (4) and a tin layer (5).
亜鉛を主成分とするセラミックグリーンシート（７）を
多層に積層すること、得られた積層体を切断してチップ
化して前記金属ペーストが両端部に交互に露出したバリ
スタ素体（２）を得ること、該バリスタ素体の両端部に
外部電極（３ａ、３ｂ）を形成してバリスタ前駆体
（９）を得ること、該バリスタ前駆体に珪素化合物の溶
液（１１）を散布又は塗布すること、前記珪素化合物が
付着したバリスタ前駆体を焼成して前記バリスタ素子の
外表面に外皮層（１３）が形成されたチップ型バリスタ
（１）を形成すること、及び前記チップ型バリスタにメ
ッキを施して前記外部電極にメッキ層を積層させること
からなるチップ型バリスタの製造方法。7. A metal green sheet, wherein internal electrodes (6) are printed on one side, the ceramic green sheets (7) containing zinc oxide as a main component are laminated in multiple layers, and the obtained laminate is cut into chips to form the metal. Obtaining the varistor element body (2) in which the paste is alternately exposed at both ends, and obtaining the varistor precursor (9) by forming the external electrodes (3a, 3b) on both ends of the varistor element body, A chip type varistor in which an outer skin layer (13) is formed on the outer surface of the varistor element by spraying or applying a solution (11) of a silicon compound on the precursor and firing the varistor precursor to which the silicon compound adheres ( 1. A method for manufacturing a chip type varistor, which comprises forming 1) and plating the chip type varistor to stack a plating layer on the external electrodes.
ランカップリング剤である請求項７記載のチップ型バリ
スタの製造方法。8. The method for producing a chip type varistor according to claim 7, wherein the solution (11) of the organosilicon compound is a silane coupling agent.
る請求項７記載のチップ型バリスタの製造方法。9. The method of manufacturing a chip type varistor according to claim 7, wherein the organosilicon compound is a silicon resin.
アルコキシドである請求項７記載のチップ型バリスタの
製造方法。10. The method for manufacturing a chip type varistor according to claim 7, wherein the organosilicon compound is a metal alkoxide containing silicon.
シランカップリング剤の有機溶媒溶液である請求項７記
載のチップ型バリスタの製造方法。11. The method for manufacturing a chip type varistor according to claim 7, wherein the solution (11) of the organosilicon compound is an organic solvent solution of a silane coupling agent.
層（５）の２層からなっている請求項７記載のチップ型
バリスタの製造方法。12. The method of manufacturing a chip type varistor according to claim 7, wherein the plating layer comprises two layers of a nickel layer (4) and a tin layer (5).
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001402983A JP2003197406A (en) | 2001-12-25 | 2001-12-25 | Method of manufacturing chip varistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001402983A JP2003197406A (en) | 2001-12-25 | 2001-12-25 | Method of manufacturing chip varistor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003197406A true JP2003197406A (en) | 2003-07-11 |
Family
ID=27605784
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001402983A Pending JP2003197406A (en) | 2001-12-25 | 2001-12-25 | Method of manufacturing chip varistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003197406A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100611190B1 (en) | 2005-01-27 | 2006-08-10 | 조인셋 주식회사 | Method for making semiconductor ceramic chip array |
| JP2006298755A (en) * | 2005-04-15 | 2006-11-02 | Inpaq Technology Co Ltd | Glaze coating structure of chip element and method of forming the same |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62122104A (en) * | 1985-11-20 | 1987-06-03 | 松下電器産業株式会社 | Electrode treatment of laminated chip varistor |
| JPH0613260A (en) * | 1992-06-26 | 1994-01-21 | Matsushita Electric Ind Co Ltd | Multilayered ceramic porcelain element |
| JPH08124718A (en) * | 1994-10-19 | 1996-05-17 | Matsushita Electric Ind Co Ltd | Electronic part and its manufacture |
| JPH10116706A (en) * | 1996-10-11 | 1998-05-06 | Mitsubishi Materials Corp | Chip type thermistor and its manufacturing method |
| JPH10223407A (en) * | 1997-02-13 | 1998-08-21 | Mitsubishi Materials Corp | Chip thermistor and production thereof |
| JPH11251120A (en) * | 1998-03-04 | 1999-09-17 | Murata Mfg Co Ltd | Manufacture of laminated chip varistor |
| JPH11297507A (en) * | 1998-04-09 | 1999-10-29 | Matsushita Electric Ind Co Ltd | Varistor and its manufacture |
-
2001
- 2001-12-25 JP JP2001402983A patent/JP2003197406A/en active Pending
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62122104A (en) * | 1985-11-20 | 1987-06-03 | 松下電器産業株式会社 | Electrode treatment of laminated chip varistor |
| JPH0613260A (en) * | 1992-06-26 | 1994-01-21 | Matsushita Electric Ind Co Ltd | Multilayered ceramic porcelain element |
| JPH08124718A (en) * | 1994-10-19 | 1996-05-17 | Matsushita Electric Ind Co Ltd | Electronic part and its manufacture |
| JPH10116706A (en) * | 1996-10-11 | 1998-05-06 | Mitsubishi Materials Corp | Chip type thermistor and its manufacturing method |
| JPH10223407A (en) * | 1997-02-13 | 1998-08-21 | Mitsubishi Materials Corp | Chip thermistor and production thereof |
| JPH11251120A (en) * | 1998-03-04 | 1999-09-17 | Murata Mfg Co Ltd | Manufacture of laminated chip varistor |
| JPH11297507A (en) * | 1998-04-09 | 1999-10-29 | Matsushita Electric Ind Co Ltd | Varistor and its manufacture |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100611190B1 (en) | 2005-01-27 | 2006-08-10 | 조인셋 주식회사 | Method for making semiconductor ceramic chip array |
| JP2006298755A (en) * | 2005-04-15 | 2006-11-02 | Inpaq Technology Co Ltd | Glaze coating structure of chip element and method of forming the same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI450289B (en) | Capacitor and method for manufacturing the same | |
| KR101996356B1 (en) | Ceramic electronic component | |
| CN104576045B (en) | Monolithic ceramic electronic component and its manufacture method and belt electronic unit string | |
| WO2006126333A1 (en) | Multilayer ceramic electronic component and method for manufacturing same | |
| JP3497840B2 (en) | Manufacturing method of chip varistor having glass coating film | |
| US10593466B2 (en) | Electronic component and method for producing the same | |
| JP2012119616A (en) | Manufacturing method of electronic component and electronic component | |
| JP4506066B2 (en) | Chip-type electronic component and method for manufacturing chip-type electronic component | |
| JP4529809B2 (en) | Electronic component manufacturing method and electronic component manufacturing apparatus | |
| JP6029819B2 (en) | Electronic component and manufacturing method thereof | |
| JPS63300507A (en) | Formation of electrode of laminated ceramic electronic component | |
| JP2001044066A (en) | Multilayer electronic component and manufacture thereof | |
| JP2009239204A (en) | Manufacturing method for electronic component | |
| JP2003197406A (en) | Method of manufacturing chip varistor | |
| JP4059063B2 (en) | Ceramic multilayer substrate and manufacturing method thereof | |
| JP2016063079A (en) | Resistive element and manufacturing method thereof | |
| JPH10116707A (en) | Chip type thermistor and its manufacturing method | |
| JP2005019921A (en) | Method for forming external electrode, and electronic component | |
| JPH0525372B2 (en) | ||
| JP3038296B2 (en) | Electronic component manufacturing method | |
| JP4779240B2 (en) | Metal film and manufacturing method thereof, multilayer ceramic electronic component and manufacturing method thereof | |
| JP2000021607A (en) | Manufacture of chip thermistor | |
| JPH07297556A (en) | Manufacture of multilayer ceramic electronic part | |
| JP2004165294A (en) | Electronic part and its manufacturing method | |
| JP2004022798A (en) | Laminated impedance element and its manufacturing method |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041018 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20060811 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061010 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070220 |