JP2003188102A - エピタキシャルウエーハ製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 高温エピタキシャル処理で問題となる、オー
トドーピングによる抵抗率ρの緩慢な立ち上がりを改善
し、実質的なエピタキシャル膜厚である抵抗フラット領
域を厚くする。低温エピタキシャル処理で問題となる膜
表面の欠陥を防止する。 【解決手段】 半導体基板の表面に第１エピタキシャル
膜を形成する第１のエピタキシャル工程の後、エッチ
ング工程により、第１エピタキシャル膜をその少なく
とも下層部を残して除去する。第２のエピタキシャル工
程により、第１エピタキシャル膜の残存層上に第２エ
ピタキシャル膜を形成する。第１のエピタキシャル工程
を１１００℃以上の高温処理とし、第２のエピタキシャ
ル工程を１１００℃未満の低温処理とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、シリコンウエーハ
等からなる半導体基板の表面にエピタキシャル膜が形成
されたエピタキシャルウエーハの製造方法に関する。

【０００２】

【従来の技術】パワーＭＯＳＦＥＴ、ＩＧＢＴ等のパワ
ー素子の素材として、シリコンウエーハからなる基板の
表面にエピタキシャル膜を形成したエピタキシャルウエ
ーハが使用されている。ここに使用される基板は、Ｓ
ｂ、Ｂ、Ａｓ等のドーパントが高濃度に添加された低抵
抗材であり、一方、エピタキシャル膜は、Ｐ、Ｂ、Ｓ
ｂ、Ａｓ等のドーパントが低濃度に添加された高抵抗材
であるのが通例である。

【０００３】図１は、このようなエピタキシャルウエー
ハの中心部におけるエピタキシャル膜（膜厚１０μｍ）
の膜厚方向における抵抗率ρの分布を示している。

【０００４】実際のエピタキシャルウエーハの製造工程
では、高い温度でエピタキシャル成長が実施されること
から、半導体基板からエピタキシャル膜へのドーパント
の固相拡散、或いは半導体基板中のドーパントが外方拡
散してエピタキシャル膜に取り込まれる現象（オートド
ープ現象）が発生する。このため、エピタキシャル膜内
の抵抗率の上昇が緩やかになり、図１中に実線（細線）
で示すように、抵抗率ρの立ち上がりが緩慢なカーブを
描き、エピタキシャル膜中にドーパント濃度が変化する
遷移領域ＴＷが生じる。

【０００５】その結果、実質的なエピタキシャル膜厚で
ある抵抗フラット領域Ｆが狭くなり、デバイス領域とし
て使用できる範囲が制限されることになる。また、抵抗
フラット領域Ｆにおける抵抗率ρが１００Ωｃｍを超え
るような非常に高抵抗のエピタキシャル膜形成にあって
は、要求される膜厚が薄い場合あるいは抵抗率が非常に
低い基板を使用する場合に、抵抗フラット領域Ｆにおけ
る抵抗率ρそのものが目標値に達しないこともある。

【０００６】このような問題のために、抵抗率ρの立ち
上がりを急峻にして遷移領域ＴＷの広がりを抑制するこ
とが従来より考えられており、その一つが低温エピタキ
シャル処理である。エピタキシャル処理における処理温
度を低下させると、図１中に破線で示すように、基板か
らエピタキシャル膜へのオートドーピングが抑制される
ことにより、基板とエピタキシャル膜の境界部分におけ
る抵抗率ρの立ち上がりが急峻になって、遷移領域ＴＷ
が狭められ、実質的なエピタキシャル膜厚である抵抗フ
ラット領域Ｆが拡大する。

【０００７】

【発明が解決しようとする課題】しかしながら、低温エ
ピタキシャル処理により製造されたエピタキシャルウエ
ーハでは、膜表面の欠陥が多くなるという本質的な問題
がある。

【０００８】即ち、エピタキシャル膜の表面欠陥は、基
板表面の微小な析出核やＳｉＯ₂ 等のパーティクルが起
点となり、スタッキングフォールト（積層欠陥）又はデ
ィスロケーション（転位欠陥）としてエピタキシャル膜
表面に発生することが知られている。エピタキシャル処
理における処理温度が低くなると、前記スタッキングフ
ォールト（積層欠陥）又はディスロケーション（転位欠
陥）が増大し、表面欠陥が顕著になる。

【０００９】このように、エピタキシャル膜におけるオ
ートドーピングと表面欠陥の関係は表裏一体であり、オ
ートドーピングを抑制できる低温エピタキシャル処理で
は、表面欠陥が顕著になり、オートドーピングが顕著化
する高温エピタキシャル処理では、表面欠陥が抑制され
る。

【００１０】本発明の目的は、エピタキシャル処理温度
に関係なく、オートドーピングによる抵抗率ρの緩慢な
立ち上がりを改善でき、これにより実質的なエピタキシ
ャル膜厚である抵抗フラット領域を拡大できるエピタキ
シャルウエーハ製造方法を提供することにある。

【００１１】

【課題を解決するための手段】ところで、エピタキシャ
ルウエーハの製造工程では、通常、清浄化を目的とした
高温ベーキングが、エピタキシャル処理に先立って行わ
れる。ここで、基板からのドーパントの外方拡散は、エ
ピタキシャル処理に先立つ高温ベーキングの段階で既に
顕著に生じている。このため、エピタキシャル処理の開
始期における基板表面近傍のドーパント濃度は、エピタ
キシャル処理での処理温度に関係なく非常に高くなって
いる。その結果、高温エピタキシャル処理の場合も低温
エピタキシャル処理の場合も、エピタキシャル処理の開
始期に形成される層のドーパント濃度が非常に高くな
り、抵抗率ρの立ち上がりが極めて緩慢となる。

【００１２】一方、開始期以降は、初期形成層が基板の
表面及び端面を覆うことから、オートドーピングの影響
が急速に低減する。ここにおける抵抗率ρの立ち上がり
は、主にエピタキシャル処理での処理温度に依存する。

【００１３】これから分かるように、エピタキシャル膜
における高濃度の初期形成層は、オートドーピングによ
る抵抗率ρの緩慢な立ち上がりの大きな影響因子である
と同時に、オートドーピングを抑える覆いとしての役目
を合わせもつ。本発明者らは、この初期形成層の２面性
に着目し、開始期に形成された高濃度層の表面側を限定
的に除去するのが、オートドーピングによる抵抗率ρの
緩慢な立ち上がりを改善するのに有効であると考え、そ
の有効性を確認するための様々な実験を行った。

【００１４】その結果、エピタキシャル処理を開始期と
それ以降の２段階に分け、開始期に形成された高濃度層
の表面側を所定量エッチングした後、所定の膜厚までエ
ピタキシャル処理を続けることにより、低温エピタキシ
ャル処理に依存せずとも、基板とエピタキシャル膜の境
界部分における抵抗率ρの立ち上がりを急峻に改善でき
ることが判明し、本発明を完成させるに至った。

【００１５】本発明のエピタキシャルウエーハ製造方法
は、半導体基板の表面に第１エピタキシャル膜を形成す
る第１のエピタキシャル工程と、少なくとも第１エピタ
キシャル膜の下層部が残るように第１エピタキシャル膜
を除去するエッチング工程と、第１エピタキシャル膜の
残存層上に第２エピタキシャル膜を形成する第２のエピ
タキシャル工程とを包含している。

【００１６】本発明のエピタキシャルウエーハ製造方法
においては、第１エピタキシャル膜の表面側を除去する
ことにより、ドーパントの高濃度部分が消失し、基板と
エピタキシャル膜の境界部分において抵抗率ρが緩慢に
なる原因が取り除かれる。第１エピタキシャル膜を除去
するに当たって、その少なくとも下層部が残されること
により、第２のエピタキシャル工程では、基板表面に対
する覆いが確保される。

【００１７】このように、本発明のエピタキシャルウエ
ーハ製造方法においては、第１エピタキシャル膜の表面
側を除去するエッチバック処理により、ドーパントの高
濃度部分の消失及び基板表面に対する覆いの確保の両面
から、図１に実線（太線）で示すように、基板とエピタ
キシャル膜の境界部分における抵抗率ρの立ち上りが急
峻になって、遷移領域が縮小され、低温エピタキシャル
処理に依存せずとも、実質的なエピタキシャル膜厚であ
る抵抗フラット領域の拡大が可能になる。

【００１８】エピタキシャル処理温度については、第１
のエピタキシャル工程における処理温度を、第２のエピ
タキシャル工程における処理温度より高くすることが好
ましく、より具体的には、第１のエピタキシャル工程を
１１００℃以上の高温処理とし、第２のエピタキシャル
工程を１１００℃未満の低温処理とするのが好ましい。

【００１９】第１のエピタキシャル工程を高温で実施す
ることにより、膜表面の欠陥が抑制される。その一方
で、オートドーピングが促進されるが、これは、第１の
エピタキシャル工程に続くエッチング工程で問題のない
程度に解消される。第２のエピタキシャル工程を低温で
実施することにより、オートドーピングが抑制されるこ
とになり、表面欠陥については、第２エピタキシャル膜
が表面欠陥の少ない第１エピタキシャル膜の上に形成さ
れることにより、低温処理であるにもかかわらず表面欠
陥が抑制される。かくして、オートドーピング及び表面
欠陥の両方が効果的に抑制された高品質なエピタキシャ
ル膜が形成される。

【００２０】第１のエピタキシャル工程及び第２のエピ
タキシャル工程を共に高温で実施した場合は、オートド
ーピングの面では若干不利になるが、表面欠陥の面では
有利になる。逆に、両工程を共に低温で実施した場合
は、表面欠陥の面では不利になるが、オートドーピング
の面では若干有利になる。

【００２１】第１エピタキシャル膜の形成膜厚について
は、０．５〜５μｍが好ましい。第１エピタキシャル膜
の形成膜厚が小さいと、第１エピタキシャル膜の成長開
始初期におけるオートドープによるドーパントが余り消
費されず、第２エピタキシャル膜の形成時におけるドー
パント取り込み量が増大して遷移領域が狭くならない。
一方、第１エピタキシャル膜の形成膜厚が大きいと、成
長開始初期のオートドープの影響を排除するには有効に
作用するものの、第１エピタキシャル膜形成時間及びそ
の後のエッチング除去時間が増大し、生産性の著しい低
下を招くことになる。

【００２２】なお、使用する半導体基板の抵抗率（ドー
パント量）によってオートドープ発生量も異なることか
ら、基板の抵抗率に応じて第１エピタキシャル膜厚を調
整することが望ましく、基板抵抗率が小さいほどエピタ
キシャル膜厚を大きくすることが望ましい。

【００２３】。この除去率が小さいと、オートドープの
影響によって低抵抗率化したエピタキシャル膜が多く残
ることから遷移領域が増大する。一方、この除去率が大
きいと、除去コストが増大するだけでなく、長時間のエ
ッチング中に半導体基板からエピタキシャル膜へのドー
パントの固相拡散が進行してエピタキシャル膜が基板の
抵抗率と同等レベルまで低抵抗率化してしまい、その後
に形成される第２エピタキシャル膜の抵抗率を低下させ
てしまう要因となる。

【００２４】

【発明の実施の形態】以下に本発明の実施形態を図面に
基づいて説明する。図２は本発明の実施形態における処
理温度の経時的変化を示す図表である。

【００２５】本実施形態では、図２に示すように、清浄
化を目的とした高温ベーキングに続いて、第１エピタ
キシャル工程が実施される。高温ベーキングでは水
素ガスが炉内に流通される。高温ベーキングでの炉内
雰囲気温度は１２００〜１１００℃が適当である。な
お、高温ベーキングにおいてＨＣｌガスを少量導入し
てもよい。

【００２６】第１エピタキシャル工程は、１１００℃
以上の高温で実施される。流通ガスは、ＳｉＨＣｌ₃ 等
の原料ガスに切り替えられる。第１エピタキシャル工程
では、シリコンウエーハからなる低抵抗基板の表面
に、高抵抗の第１エピタキシャル膜が形成される。第１
エピタキシャル膜の形成膜厚は、例えば０．５〜５μｍ
とする。

【００２７】第１エピタキシャル工程が終わると、エ
ッチング工程に移行する。エッチング工程では、炉
内流通ガスをＨＣｌ等のエッチングガスに切り替え、第
１エピタキシャル膜の表面から２０〜９７％の部分を除
去する。エッチング工程での炉内雰囲気温度は１０００
〜１１８０℃が適当である。このエッチング温度が低す
ぎると、エピタキシャル膜の除去能が低減し且つエッチ
ング時間が増大する。エッチング温度が高すぎると、エ
ピタキシャル膜の除去には有効であるものの、エッチン
グによる炉内構造物の消耗劣化が顕著となり、またエッ
チング量の精密な制御が困難となる。

【００２８】エッチング工程が終わると、第２エピタ
キシャル工程に移行する。第２エピタキシャル工程
は、１１００℃未満の低温で実施される。流通ガスは、
再度ＳｉＨＣｌ₃ 等の原料ガスに切り替えられる。第２
エピタキシャル工程では、第１エピタキシャル膜の残存
層上に、基板抵抗よりも高抵抗の第２エピタキシャル膜
が形成される。第２エピタキシャル膜の膜厚は、所定の
総膜厚が得られるように、第１エピタキシャル膜の残存
層の層厚に従って適宜決定される。例えは総膜厚が１０
μｍで、残存層の層厚が０．５μｍの場合、９．５μｍ
となる。

【００２９】次に、本発明の実施例及び比較例を説明す
る。

【００３０】ランプ加熱方式の横型枚葉式気相成長装置
を使用して、直径が６インチで抵抗率ρが０．００３Ω
ｃｍのＮ型低抵抗基板の表面に、抵抗率ρが１０Ωｃｍ
のＮ型高抵抗エピタキシャル膜を１０μｍ（理想値）の
厚みに形成するに当たり、１１５０℃の高温ベーキング
を行うことを統一条件とし、その後、比較例１として、
１１２０℃の高温エピタキシャル処理のみを行った。

【００３１】比較例２として、１０７５℃の低温エピタ
キシャル処理のみで１０μｍのエピタキシャル膜を形成
した。

【００３２】実施例１として、１１２０℃の高温エピタ
キシャル処理で１μｍのエピタキシャル膜を形成し、引
き続き１１２０℃のエッチング処理によりその膜厚を
０．５μｍに減じた。その後、１０７５℃の低温エピタ
キシャル処理で９．５μｍのエピタキシャル膜を形成し
た。

【００３３】比較例１、２及び実施例１で製造されたエ
ピタキシャルウエーハの中心部におけるエピタキシャル
膜（膜厚１０μｍ）の膜厚方向における抵抗率ρの分布
を示したのが、前掲の図１であり、比較例１（高温エピ
タキシャル）の結果は実線（細線）で、比較例２（低温
エピタキシャル）の結果は破線、実施例１の結果は実線
（太線）でそれぞれ表示されている。

【００３４】高温エピタキシャル処理のみで１０μｍ厚
の高抵抗エピタキシャル膜を形成した場合、図１中に実
線（細線）で示すように、顕著なオートドーピングによ
り、基板とエピタキシャル膜の境界部分における抵抗率
ρの立ち上がりが緩慢になる。その結果、遷移領域ＴＷ
が拡がり、抵抗フラット領域Ｆの厚さは理想値に比べて
相当小さくなる。

【００３５】低温エピタキシャル処理のみで１０μｍ厚
の高抵抗エピタキシャル膜を形成した場合は、図１中に
破線で示すように、オートドーピングが緩和されること
により、基板とエピタキシャル膜の境界部分における抵
抗率ρの立ち上がりが急峻になる。その結果、遷移領域
ＴＷが狭められ、抵抗フラット領域Ｆの厚さが理想値に
近づく。但し、エピタキシャル膜の表面欠陥の顕著化が
避けられない。

【００３６】これらに対し、実施例１では、高温で第１
エピタキシャル膜を形成した後、エッチバック処理を挟
んで残りの第２エピタキシャル膜を低温で形成すること
により、オートドーピングの影響を強く受けた高濃度層
の一部が除去され、その後のエピタキシャル処理におけ
るオートドーピングが、第１エピタキシャル膜の残存層
が基板表面に対する覆いとして機能し、これに低温処理
が加わることにより、大幅に抑制され、基板とエピタキ
シャル膜の境界部分における抵抗率ρの立ち上がりが、
低温エピタキシャル処理のみの場合と同等或いはそれ以
上に急峻になる。その結果、遷移領域ＴＷが狭められ、
抵抗フラット領域Ｆの厚さが理想値に近づく。

【００３７】加えて、低温エピタキシャル処理で問題に
なるエピタキシャル膜の表面欠陥も、比較例１以上に抑
制される。

【００３８】実施例２として、１１２０℃の高温エピタ
キシャル処理で１μｍのエピタキシャル膜を形成し、引
き続き１１２０℃のエッチング処理によりその膜厚を
０．５μｍに減じた。その後、１１２０℃の高温エピタ
キシャル処理で９．５μｍのエピタキシャル膜を形成し
た。実施例１よりオートドーピングの影響が増大し、抵
抗フラット領域Ｆの広さは若干縮小したが、通常の高温
エピタキシャルである比較例１と比べると依然広い。表
面欠陥は実施例１とほぼ同等である。

【００３９】実施例３として、１０７５℃の低温エピタ
キシャル処理で１μｍのエピタキシャル膜を形成し、引
き続き１１２０℃のエッチング処理によりその膜厚を
０．５μｍに減じた。その後、１０７５℃の低温エピタ
キシャル処理で９．５μｍのエピタキシャル膜を形成し
た。オートドーピングの影響については実施例１とほぼ
同等であり、抵抗フラット領域Ｆの広さは理想値（１０
μｍ）に近いものである。表面欠陥は増大するが、通常
の低温エピタキシャルである比較例２に比べると良好で
ある。

【００４０】なお、上述した実施例及び比較例は全て枚
葉式の気相成長装置を使用したときの実験結果である
が、複数枚の基板を一度に処理するバッチ式の気相成長
装置を使用してもよい。

【００４１】

【発明の効果】以上に説明したとおり、本発明のエピタ
キシャルウエーハ製造方法は、第１エピタキシャル膜の
表面側を限定的に除去する所謂エッチバック処理に続い
て、第２エピタキシャル処理を行うことより、高濃度部
分の消失及び基板表面に対する覆いの確保の両面から、
基板とエピタキシャル膜の境界部分における抵抗率ρの
立ち上りを急峻にでき、低温エピタキシャル処理に依存
せずとも、実質的なエピタキシャル膜厚である抵抗フラ
ット領域を拡大できる。従って、オートドーピングの抑
制と合わせ、表面欠陥の抑制を可能にし、エピタキシャ
ル膜の高品質化に大きな効果を発揮する。また、遷移領
域が従来に比して格段に狭められることから、１００Ω
ｃｍ以上の高抵抗率の薄膜エピタキシャルウエーハの製
造を可能にする。

【図面の簡単な説明】

【図１】エピタキシャルウエーハの中心部におけるエピ
タキシャル膜（膜厚１０μｍ）の膜厚方向における抵抗
率ρの分布を示す図表である。

【図２】本発明の実施形態における処理温度の経時的変
化を示す図表である。

Claims (2)

【特許請求の範囲】
1. 【請求項１】 半導体基板の表面に第１エピタキシャル
   膜を形成する第１のエピタキシャル工程と、少なくとも
   第１エピタキシャル膜の下層部が残るように第１エピタ
   キシャル膜を除去するエッチング工程と、第１エピタキ
   シャル膜の残存層上に第２エピタキシャル膜を形成する
   第２のエピタキシャル工程とを包含することを特徴とす
   るエピタキシャルウエーハ製造方法。
2. 【請求項２】 第１のエピタキシャル工程における処理
   温度が、第２のエピタキシャル工程における処理温度よ
   り高い請求項１に記載のエピタキシャルウエーハ製造方
   法。