JP2003179078A - 化合物半導体装置及びその製造方法 - Google Patents
化合物半導体装置及びその製造方法Info
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- JP2003179078A JP2003179078A JP2001376681A JP2001376681A JP2003179078A JP 2003179078 A JP2003179078 A JP 2003179078A JP 2001376681 A JP2001376681 A JP 2001376681A JP 2001376681 A JP2001376681 A JP 2001376681A JP 2003179078 A JP2003179078 A JP 2003179078A
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Abstract
(57)【要約】
【課題】 化合物半導体装置及びその製造方法に関し、
メサ構造に依る段差部分でのゲート電極断線の可能性を
極めて簡単な構造及び方法の改変で低減させ、ゲート電
極の信頼性を向上しようとする。 【解決手段】 基板上に形成されメサ構造設置領域から
外方に平坦に展延するバッファ層２と、バッファ層２上
のメサ構造設置領域から立ち上がり且つ前記バッファ層
２とエッチング耐性が同じである半導体層を含むか又は
前記半導体層自体で構成されて下地にエッチング停止層
５が配設されたキャップ層６が最上層に積層されたメサ
構造と、キャップ層６に形成されたリセス６Ａ内から前
記メサ構造側面を経て平坦に展延するバッファ層２上を
延在するゲート電極１０とを備えている。
メサ構造に依る段差部分でのゲート電極断線の可能性を
極めて簡単な構造及び方法の改変で低減させ、ゲート電
極の信頼性を向上しようとする。 【解決手段】 基板上に形成されメサ構造設置領域から
外方に平坦に展延するバッファ層２と、バッファ層２上
のメサ構造設置領域から立ち上がり且つ前記バッファ層
２とエッチング耐性が同じである半導体層を含むか又は
前記半導体層自体で構成されて下地にエッチング停止層
５が配設されたキャップ層６が最上層に積層されたメサ
構造と、キャップ層６に形成されたリセス６Ａ内から前
記メサ構造側面を経て平坦に展延するバッファ層２上を
延在するゲート電極１０とを備えている。
Description
【０００１】
【発明の属する技術分野】本発明は、ゲート電極の断線
を少なくして信頼性を向上したＨＥＭＴ（ｈｉｇｈ ｅ
ｌｅｃｔｒｏｎ ｍｏｂｉｌｉｔｙ ｔｒａｎｓｉｓｔ
ｏｒ）やＭＥＳＦＥＴ（ｍｅｔａｌ ｓｅｍｉｃｏｎｄ
ｕｃｔｏｒ ｆｉｅｌｄ ｅｆｆｅｃｔｔｒａｎｓｉｓ
ｔｏｒ）などの化合物半導体装置及びその製造方法に関
する。
を少なくして信頼性を向上したＨＥＭＴ（ｈｉｇｈ ｅ
ｌｅｃｔｒｏｎ ｍｏｂｉｌｉｔｙ ｔｒａｎｓｉｓｔ
ｏｒ）やＭＥＳＦＥＴ（ｍｅｔａｌ ｓｅｍｉｃｏｎｄ
ｕｃｔｏｒ ｆｉｅｌｄ ｅｆｆｅｃｔｔｒａｎｓｉｓ
ｔｏｒ）などの化合物半導体装置及びその製造方法に関
する。
【０００２】
【従来の技術】例えば、ＨＥＭＴは、信号を低雑音で増
幅する特性に優れている為、マイクロ波帯やミリ波帯で
用いる増幅器や光通信に於ける信号処理回路などに多用
されつつある。
幅する特性に優れている為、マイクロ波帯やミリ波帯で
用いる増幅器や光通信に於ける信号処理回路などに多用
されつつある。
【０００３】然しながら、例えばＩｎＰ系ＨＥＭＴは、
素子間分離を形成するのにイオン注入などの手段を採る
ことが困難である為、メサ構造にして素子間分離を行っ
ている。
素子間分離を形成するのにイオン注入などの手段を採る
ことが困難である為、メサ構造にして素子間分離を行っ
ている。
【０００４】図１１は従来のＩｎＰ系ＨＥＭＴを説明す
るための要部説明図であり、（Ａ）は要部平面、（Ｂ）
は（Ａ）に見られる線Ｘ−Ｘ′に沿って切断した要部切
断側面、（Ｃ）は（Ａ）に見られる線Ｙ−Ｙ′に沿って
切断した要部切断側面をそれぞれ示している。
るための要部説明図であり、（Ａ）は要部平面、（Ｂ）
は（Ａ）に見られる線Ｘ−Ｘ′に沿って切断した要部切
断側面、（Ｃ）は（Ａ）に見られる線Ｙ−Ｙ′に沿って
切断した要部切断側面をそれぞれ示している。
【０００５】図に於いて、２はＩｎＡｌＡｓバッファ
層、２Ａはリセス形成と同時にバッファ層に生成された
落ち込み、３はＩｎＧａＡｓチャネル層、４はＩｎＡｌ
Ａｓキャリヤ供給層、５はＩｎＰエッチング停止層、６
はＩｎＧａＡｓキャップ層、６Ａはリセス、７は素子間
分離用メサ、８はソース電極、９はドレイン電極、１０
はゲート電極をそれぞれ示している。
層、２Ａはリセス形成と同時にバッファ層に生成された
落ち込み、３はＩｎＧａＡｓチャネル層、４はＩｎＡｌ
Ａｓキャリヤ供給層、５はＩｎＰエッチング停止層、６
はＩｎＧａＡｓキャップ層、６Ａはリセス、７は素子間
分離用メサ、８はソース電極、９はドレイン電極、１０
はゲート電極をそれぞれ示している。
【０００６】このＨＥＭＴを作製する工程と問題点は下
記のようである。 ＩｎＰ基板（図示せず）上にバッファ層２、チャネ
ル層３、キャリヤ供給層４、エッチング停止層５、キャ
ップ層６を成長させる。 素子間分離の為のメサ・エッチングを行う。 ソース電極及びドレイン電極を形成する。 リセス領域を規定し（素子間分離領域を跨ぐ）、リ
セス・エッチングを行ってリセス構造を作製する。この
とき、メサから外側に表出されているバッファ層２が同
時にエッチングされて落ち込み２Ａが生成されるので、
リセス領域の素子間分離メサの段差は他の部分よりも大
きくなってしまう。 ゲート電極を形成する。この場合、前記リセス領域
の大きい段差に起因してゲート電極の屈曲は大きくな
り、断線が生じ易くなり、信頼性低下の問題が発生す
る。
記のようである。 ＩｎＰ基板（図示せず）上にバッファ層２、チャネ
ル層３、キャリヤ供給層４、エッチング停止層５、キャ
ップ層６を成長させる。 素子間分離の為のメサ・エッチングを行う。 ソース電極及びドレイン電極を形成する。 リセス領域を規定し（素子間分離領域を跨ぐ）、リ
セス・エッチングを行ってリセス構造を作製する。この
とき、メサから外側に表出されているバッファ層２が同
時にエッチングされて落ち込み２Ａが生成されるので、
リセス領域の素子間分離メサの段差は他の部分よりも大
きくなってしまう。 ゲート電極を形成する。この場合、前記リセス領域
の大きい段差に起因してゲート電極の屈曲は大きくな
り、断線が生じ易くなり、信頼性低下の問題が発生す
る。
【０００７】
【発明が解決しようとする課題】本発明では、メサ構造
に依る段差部分でのゲート電極断線の可能性を極めて簡
単な構造及び方法の改変で低減させ、ゲート電極の信頼
性を向上しようとする。
に依る段差部分でのゲート電極断線の可能性を極めて簡
単な構造及び方法の改変で低減させ、ゲート電極の信頼
性を向上しようとする。
【０００８】
【課題を解決するための手段】本発明に於いては、バッ
ファ層とエッチング耐性が同じである半導体層をキャッ
プ層として用いた場合であっても、最初、リセスを形成
するエッチングを行って、その後、素子間分離の為のメ
サ・エッチングを行う簡単な工程改変を実施すること
で、通常であれば、リセスを形成した際にメサのエッジ
から外側に生成される落ち込みは発生せず、従って、ゲ
ート電極を形成した際の屈曲は少なくなって断線は抑止
される。
ファ層とエッチング耐性が同じである半導体層をキャッ
プ層として用いた場合であっても、最初、リセスを形成
するエッチングを行って、その後、素子間分離の為のメ
サ・エッチングを行う簡単な工程改変を実施すること
で、通常であれば、リセスを形成した際にメサのエッジ
から外側に生成される落ち込みは発生せず、従って、ゲ
ート電極を形成した際の屈曲は少なくなって断線は抑止
される。
【０００９】図１は本発明の原理を説明するための化合
物半導体装置を表す要部説明図であり、（Ａ）は要部平
面、（Ｂ）は（Ａ）に見られる線Ｘ−Ｘ′に沿って切断
した要部切断側面、（Ｃ）は（Ａ）に見られる線Ｙ−
Ｙ′に沿って切断した要部切断側面をそれぞれ示し、図
１１に於いて用いた記号と同記号は同部分を表すか或い
は同じ意味を持つものとする。
物半導体装置を表す要部説明図であり、（Ａ）は要部平
面、（Ｂ）は（Ａ）に見られる線Ｘ−Ｘ′に沿って切断
した要部切断側面、（Ｃ）は（Ａ）に見られる線Ｙ−
Ｙ′に沿って切断した要部切断側面をそれぞれ示し、図
１１に於いて用いた記号と同記号は同部分を表すか或い
は同じ意味を持つものとする。
【００１０】図１に見られる化合物半導体装置では、素
子間分離用メサ７のエッジから外方に展延するバッファ
層２は平坦であって、図１１について説明したような落
ち込み２Ａは皆無であり、従って、ゲート電極１０の屈
曲は小さくなっている。
子間分離用メサ７のエッジから外方に展延するバッファ
層２は平坦であって、図１１について説明したような落
ち込み２Ａは皆無であり、従って、ゲート電極１０の屈
曲は小さくなっている。
【００１１】図１の化合物半導体装置を製造するには、
バッファ層２から始まり、キャップ層６までを成膜して
から、リセス領域を規定し、キャップ層６をエッチング
停止層５で停止されるまでエッチングしてリセス６Ａを
形成し、その後、素子間分離の為のメサ領域を規定し、
キャップ層６の表面からバッファ層２に僅かに入り込む
程度までエッチングを行ってメサを形成する。
バッファ層２から始まり、キャップ層６までを成膜して
から、リセス領域を規定し、キャップ層６をエッチング
停止層５で停止されるまでエッチングしてリセス６Ａを
形成し、その後、素子間分離の為のメサ領域を規定し、
キャップ層６の表面からバッファ層２に僅かに入り込む
程度までエッチングを行ってメサを形成する。
【００１２】このようにすることで、素子間分離用メサ
７のエッジから外方に拡がるバッファ層２の表出面に
は、リセス６Ａを形成した際の痕跡は全く存在せず、勿
論、図１１に見られる落ち込み２Ａは生成されないか
ら、ゲート電極１０を形成した場合に大きな屈曲も発生
せず、従って、ゲート電極１０の信頼性は向上する。
７のエッジから外方に拡がるバッファ層２の表出面に
は、リセス６Ａを形成した際の痕跡は全く存在せず、勿
論、図１１に見られる落ち込み２Ａは生成されないか
ら、ゲート電極１０を形成した場合に大きな屈曲も発生
せず、従って、ゲート電極１０の信頼性は向上する。
【００１３】
【発明の実施の形態】図２乃至図７は本発明の実施の形
態１である化合物半導体装置を製造する工程を説明する
為の工程要所に於ける化合物半導体装置を表す要部説明
図であり、何れの図に於いても、（Ａ）は要部平面、
（Ｂ）は（Ａ）に見られる線Ｘ−Ｘ′に沿って切断した
要部切断側面、（Ｃ）は（Ａ）に見られる線Ｙ−Ｙ′に
沿って切断した要部切断側面をそれぞれ示し、図１に於
いて用いた記号と同記号は同部分を表すか或いは同じ意
味を持つものとする。以下、これ等の図を参照しつつ説
明する。
態１である化合物半導体装置を製造する工程を説明する
為の工程要所に於ける化合物半導体装置を表す要部説明
図であり、何れの図に於いても、（Ａ）は要部平面、
（Ｂ）は（Ａ）に見られる線Ｘ−Ｘ′に沿って切断した
要部切断側面、（Ｃ）は（Ａ）に見られる線Ｙ−Ｙ′に
沿って切断した要部切断側面をそれぞれ示し、図１に於
いて用いた記号と同記号は同部分を表すか或いは同じ意
味を持つものとする。以下、これ等の図を参照しつつ説
明する。
【００１４】図２参照
（１）ＭＯＣＶＤ（ｍｅｔａｌｏｒｇａｎｉｃ ｃｈｅ
ｍｉｃａｌ ｖａｐｏｕｒｄｅｐｏｓｉｔｉｏｎ）法を
適用することに依り、半絶縁性ＩｎＰ基板（図示せず）
上に ｉ−ＩｎＡｌＡｓバッファ層２ 厚さ３００〔ｎｍ〕 ｉ−ＩｎＧａＡｓチャネル層３ 厚さ２５〔ｎｍ〕 ｎ−ＩｎＡｌＡｓキャリヤ供給層４ 厚さ１６〔ｎｍ〕 不純物濃度３×１０18〔cm-3〕 キャリヤ：電子 ｉ−ＩｎＰエッチング停止層５ 厚さ６〔ｎｍ〕 ｎ−ＩｎＧａＡｓキャップ層６ 厚さ５０〔ｎｍ〕 不純物濃度１×１０19〔cm-3〕 を上記の順に積層形成する。
ｍｉｃａｌ ｖａｐｏｕｒｄｅｐｏｓｉｔｉｏｎ）法を
適用することに依り、半絶縁性ＩｎＰ基板（図示せず）
上に ｉ−ＩｎＡｌＡｓバッファ層２ 厚さ３００〔ｎｍ〕 ｉ−ＩｎＧａＡｓチャネル層３ 厚さ２５〔ｎｍ〕 ｎ−ＩｎＡｌＡｓキャリヤ供給層４ 厚さ１６〔ｎｍ〕 不純物濃度３×１０18〔cm-3〕 キャリヤ：電子 ｉ−ＩｎＰエッチング停止層５ 厚さ６〔ｎｍ〕 ｎ−ＩｎＧａＡｓキャップ層６ 厚さ５０〔ｎｍ〕 不純物濃度１×１０19〔cm-3〕 を上記の順に積層形成する。
【００１５】図３参照
（２）フォト・リソグラフィ技術、或いは、電子ビーム
・リソグラフィ技術を適用し、リセス領域を規定する。
尚、電子ビーム・リソグラフィを行う場合には、素子領
域外に電子ビームで位置を読み取る為のマーカーが必要
である。
・リソグラフィ技術を適用し、リセス領域を規定する。
尚、電子ビーム・リソグラフィを行う場合には、素子領
域外に電子ビームで位置を読み取る為のマーカーが必要
である。
【００１６】（３）リセス領域は素子間分離領域形成予
定部分から若干はみ出す程度とし、エッチャントをリン
酸＋過酸化水素＋水の混合液とするウエット・エッチン
グ法を適用することに依り、キャップ層６のエッチング
を行ってリセス６Ａを形成する。尚、このエッチング
は、エッチング停止層５の作用で殆ど自動的に停止さ
れ、従って、リセス６Ａ内にはエッチング停止層５の一
部が表出される。
定部分から若干はみ出す程度とし、エッチャントをリン
酸＋過酸化水素＋水の混合液とするウエット・エッチン
グ法を適用することに依り、キャップ層６のエッチング
を行ってリセス６Ａを形成する。尚、このエッチング
は、エッチング停止層５の作用で殆ど自動的に停止さ
れ、従って、リセス６Ａ内にはエッチング停止層５の一
部が表出される。
【００１７】図４参照
（４）フォト・リソグラフィ技術を適用し、素子間分離
領域を規定する。尚、図は第一回目のメサ・エッチング
を終了した後の状態を表している為、レジスト膜は表さ
れていない。
領域を規定する。尚、図は第一回目のメサ・エッチング
を終了した後の状態を表している為、レジスト膜は表さ
れていない。
【００１８】（５）エッチャントをリン酸＋過酸化水素
＋水の混合液とするウエット・エッチング法を適用する
ことに依り、素子間分離領域を規定するレジスト膜をマ
スクとしてキャップ層６のエッチングを行い、素子間分
離用メサの一部を形成する。尚、このエッチングも、エ
ッチング停止層５の作用で殆ど自動的に停止する。
＋水の混合液とするウエット・エッチング法を適用する
ことに依り、素子間分離領域を規定するレジスト膜をマ
スクとしてキャップ層６のエッチングを行い、素子間分
離用メサの一部を形成する。尚、このエッチングも、エ
ッチング停止層５の作用で殆ど自動的に停止する。
【００１９】この工程を経ることで、前記工程（３）で
形成したリセス６Ａのうち、素子間分離領域をはみ出し
て形成された部分は消失した状態となり、キャップ層６
が存在する部分を除き、リセス６Ａを含む残りの全面に
エッチング停止層５が平坦を維持して表出されている。
形成したリセス６Ａのうち、素子間分離領域をはみ出し
て形成された部分は消失した状態となり、キャップ層６
が存在する部分を除き、リセス６Ａを含む残りの全面に
エッチング停止層５が平坦を維持して表出されている。
【００２０】図５参照
（６）前記レジスト膜を残したまま、エッチャントを塩
酸＋リン酸の混合液とするウエット・エッチング法を適
用することに依り、エッチング停止層５のエッチングを
行い、引き続き、エッチャントをリン酸＋過酸化水素＋
水の混合液とするウエット・エッチング法を適用するこ
とに依り、キャリヤ供給層４、チャネル層３、バッファ
層２の一部をエッチングし、その後、レジスト膜を除去
してメサに依る素子間分離構造の形成を終了する。
酸＋リン酸の混合液とするウエット・エッチング法を適
用することに依り、エッチング停止層５のエッチングを
行い、引き続き、エッチャントをリン酸＋過酸化水素＋
水の混合液とするウエット・エッチング法を適用するこ
とに依り、キャリヤ供給層４、チャネル層３、バッファ
層２の一部をエッチングし、その後、レジスト膜を除去
してメサに依る素子間分離構造の形成を終了する。
【００２１】図６参照
（７）リソグラフィ技術に於けるレジスト・プロセス、
真空蒸着法、リフト・オフ法を適用することに依り、厚
さ１０〔ｎｍ〕／３０〔ｎｍ〕／３００〔ｎｍ〕である
Ｔｉ膜／Ｐｔ膜／Ａｕ膜からなるソース電極８及びドレ
イン電極９を形成する。
真空蒸着法、リフト・オフ法を適用することに依り、厚
さ１０〔ｎｍ〕／３０〔ｎｍ〕／３００〔ｎｍ〕である
Ｔｉ膜／Ｐｔ膜／Ａｕ膜からなるソース電極８及びドレ
イン電極９を形成する。
【００２２】図７参照
（８）リソグラフィ技術に於けるレジスト・プロセスを
適用することに依り、ゲート電極形成予定部分に開口を
もつレジスト膜（図示せず）を形成する。
適用することに依り、ゲート電極形成予定部分に開口を
もつレジスト膜（図示せず）を形成する。
【００２３】（９）エッチャントをクエン酸＋過酸化水
素＋水の混合液とするウエット・エッチング法を適用す
ることに依り、ＩｎＧａＡｓからなるチャネル層３に対
して選択的エッチングを加えてエア・ギャップ３Ａを形
成する。尚、このエッチングは、０．０５〔μｍ〕〜
０．１〔μｍ〕程度で良く、これに依って、チャネル層
３とゲート電極との接触を回避することができる。尚、
エア・ギャップ３Ａはレジスト膜の開口で規定された
幅、即ち、ゲート電極の幅でチャネル層３のみに形成さ
れるので、他のメサ構造には影響を与えない。
素＋水の混合液とするウエット・エッチング法を適用す
ることに依り、ＩｎＧａＡｓからなるチャネル層３に対
して選択的エッチングを加えてエア・ギャップ３Ａを形
成する。尚、このエッチングは、０．０５〔μｍ〕〜
０．１〔μｍ〕程度で良く、これに依って、チャネル層
３とゲート電極との接触を回避することができる。尚、
エア・ギャップ３Ａはレジスト膜の開口で規定された
幅、即ち、ゲート電極の幅でチャネル層３のみに形成さ
れるので、他のメサ構造には影響を与えない。
【００２４】（１０）真空蒸着法及びリフト・オフ法を
適用することに依り、厚さ１０〔ｎｍ〕／３０〔ｎｍ〕
／６００〔ｎｍ〕であるＴｉ膜／Ｐｔ膜／Ａｕ膜からな
るゲート電極１０を形成して完成する。尚、ゲート電極
材料には、ここで用いた材料の他、ＡｌやＷなど、適宜
のものを用いて良い。
適用することに依り、厚さ１０〔ｎｍ〕／３０〔ｎｍ〕
／６００〔ｎｍ〕であるＴｉ膜／Ｐｔ膜／Ａｕ膜からな
るゲート電極１０を形成して完成する。尚、ゲート電極
材料には、ここで用いた材料の他、ＡｌやＷなど、適宜
のものを用いて良い。
【００２５】前記説明した実施の形態１に於いては、ゲ
ート電極１０を形成する直前にエア・ギャップ３Ａを形
成したが、この工程は、図５を用いて説明した工程
（６）の直後、即ち、メサ構造を形成した直後に行って
も良い。
ート電極１０を形成する直前にエア・ギャップ３Ａを形
成したが、この工程は、図５を用いて説明した工程
（６）の直後、即ち、メサ構造を形成した直後に行って
も良い。
【００２６】その場合のチャネル層３のエッチングは、
メサ構造を形成する為のエッチング・マスクを残した状
態で行うことが必要であり、そのエッチングを行うと、
ＩｎＧａＡｓのキャップ層６及びＩｎＡｌＡｓのキャリ
ヤ供給層５もエッチングされることになるが、それほど
大きなエッチング量にはならない。然しながら、エッチ
ングはメサ構造の全周に亙って実施されることになるの
で、キャビティの構造は実施の形態１と大きく異なった
ものとなる。
メサ構造を形成する為のエッチング・マスクを残した状
態で行うことが必要であり、そのエッチングを行うと、
ＩｎＧａＡｓのキャップ層６及びＩｎＡｌＡｓのキャリ
ヤ供給層５もエッチングされることになるが、それほど
大きなエッチング量にはならない。然しながら、エッチ
ングはメサ構造の全周に亙って実施されることになるの
で、キャビティの構造は実施の形態１と大きく異なった
ものとなる。
【００２７】また、リセスの形成やゲート電極用開口を
形成する為のリソグラフィ技術に於いて、電子ビーム露
光法を採用する場合には、レジスト膜の密着不良を補う
為、ＳｉＯ2 やＳｉＮなどの絶縁膜を薄く形成すること
が有効であるが、その場合、リセスのエッチング前、或
いは、エア・ギャップの形成前に絶縁膜をドライ・エッ
チングしておかなければならない。
形成する為のリソグラフィ技術に於いて、電子ビーム露
光法を採用する場合には、レジスト膜の密着不良を補う
為、ＳｉＯ2 やＳｉＮなどの絶縁膜を薄く形成すること
が有効であるが、その場合、リセスのエッチング前、或
いは、エア・ギャップの形成前に絶縁膜をドライ・エッ
チングしておかなければならない。
【００２８】更にまた、実施の形態１に於いては、キャ
ップ層６の材料としてＩｎＧａＡｓを用いたが、これは
ＩｎＧａＡｓ層とＩｎＡｌＡｓ層とを積層して用いても
何ら問題はない。
ップ層６の材料としてＩｎＧａＡｓを用いたが、これは
ＩｎＧａＡｓ層とＩｎＡｌＡｓ層とを積層して用いても
何ら問題はない。
【００２９】図８乃至図１０は本発明の実施の形態２で
ある化合物半導体装置を製造する工程を説明する為の工
程要所に於ける化合物半導体装置を表す要部説明図であ
り、何れの図に於いても、（Ａ）は要部平面、（Ｂ）は
（Ａ）に見られる線Ｘ−Ｘ′に沿って切断した要部切断
側面、（Ｃ）は（Ａ）に見られる線Ｙ−Ｙ′に沿って切
断した要部切断側面をそれぞれ示し、図１に於いて用い
た記号と同記号は同部分を表すか或いは同じ意味を持つ
ものとする。以下、これ等の図を参照しつつ説明する。
尚、図３について説明したリセス６Ａを形成するまでの
工程は、実施の形態１と全く同じであるから説明を省略
し、次の工程から説明する。
ある化合物半導体装置を製造する工程を説明する為の工
程要所に於ける化合物半導体装置を表す要部説明図であ
り、何れの図に於いても、（Ａ）は要部平面、（Ｂ）は
（Ａ）に見られる線Ｘ−Ｘ′に沿って切断した要部切断
側面、（Ｃ）は（Ａ）に見られる線Ｙ−Ｙ′に沿って切
断した要部切断側面をそれぞれ示し、図１に於いて用い
た記号と同記号は同部分を表すか或いは同じ意味を持つ
ものとする。以下、これ等の図を参照しつつ説明する。
尚、図３について説明したリセス６Ａを形成するまでの
工程は、実施の形態１と全く同じであるから説明を省略
し、次の工程から説明する。
【００３０】図８参照
（１）リセス６Ａを形成した後、ＣＶＤ（ｃｈｅｍｉｃ
ａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）法を適用す
ることに依り、厚さ５００〔Å〕のＳｉＮ膜１１を形成
する。
ａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）法を適用す
ることに依り、厚さ５００〔Å〕のＳｉＮ膜１１を形成
する。
【００３１】（２）リソグラフィ技術に於けるレジスト
・プロセス、及び、エッチング・ガスをＣＦ4 とするド
ライ・エッチング法を適用することに依り、ＳｉＮ膜１
１のエッチングを行って、素子間分離領域形成予定部分
を覆うマスク・パターンを形成する。
・プロセス、及び、エッチング・ガスをＣＦ4 とするド
ライ・エッチング法を適用することに依り、ＳｉＮ膜１
１のエッチングを行って、素子間分離領域形成予定部分
を覆うマスク・パターンを形成する。
【００３２】図９参照
（３）ＳｉＮ膜１１をエッチングした際に用いたレジス
ト膜を残したまま、エッチャントをリン酸＋過酸化水素
＋水の混合液とするウエット・エッチング法を適用する
ことに依ってキャップ層６のエッチングを行い、引き続
き、エッチャントを塩酸＋リン酸の混合液とするウエッ
ト・エッチング法を適用することに依ってエッチング停
止層５のエッチングを行い、引き続き、エッチャントを
リン酸＋過酸化水素＋水の混合液とするウエット・エッ
チング法を適用することに依り、キャリヤ供給層４、チ
ャネル層３、バッファ層２の一部までをエッチングし、
その後、レジスト膜を除去してメサに依る素子間分離構
造の形成を終了する。
ト膜を残したまま、エッチャントをリン酸＋過酸化水素
＋水の混合液とするウエット・エッチング法を適用する
ことに依ってキャップ層６のエッチングを行い、引き続
き、エッチャントを塩酸＋リン酸の混合液とするウエッ
ト・エッチング法を適用することに依ってエッチング停
止層５のエッチングを行い、引き続き、エッチャントを
リン酸＋過酸化水素＋水の混合液とするウエット・エッ
チング法を適用することに依り、キャリヤ供給層４、チ
ャネル層３、バッファ層２の一部までをエッチングし、
その後、レジスト膜を除去してメサに依る素子間分離構
造の形成を終了する。
【００３３】ここで、ＳｉＮ膜１１は、リセス６Ａに表
出されているＩｎＰからなるエッチング停止層５との密
着性を高める為に設けたものであり、この手段を採るこ
とに依り、メサ・エッチング時にエッチング停止層５に
不都合なアンダー・カットを発生することがなくなる。
出されているＩｎＰからなるエッチング停止層５との密
着性を高める為に設けたものであり、この手段を採るこ
とに依り、メサ・エッチング時にエッチング停止層５に
不都合なアンダー・カットを発生することがなくなる。
【００３４】図１０参照
（４）リソグラフィ技術に於けるレジスト・プロセス、
及び、緩衝フッ酸をエッチャントとするウエット・エッ
チング法を適用することに依り、ＳｉＮ膜１１にソース
電極コンタクト用開口及びドレイン電極コンタクト用開
口を形成する。
及び、緩衝フッ酸をエッチャントとするウエット・エッ
チング法を適用することに依り、ＳｉＮ膜１１にソース
電極コンタクト用開口及びドレイン電極コンタクト用開
口を形成する。
【００３５】（５）真空蒸着法及びリフト・オフ法を適
用することに依り、厚さ１０〔ｎｍ〕／３０〔ｎｍ〕／
３００〔ｎｍ〕であるＴｉ膜／Ｐｔ膜／Ａｕ膜からなる
ソース電極８及びドレイン電極９を形成する。
用することに依り、厚さ１０〔ｎｍ〕／３０〔ｎｍ〕／
３００〔ｎｍ〕であるＴｉ膜／Ｐｔ膜／Ａｕ膜からなる
ソース電極８及びドレイン電極９を形成する。
【００３６】（６）リソグラフィ技術に於けるレジスト
・プロセス、及び、例えばＳＦ6 をエッチング・ガスと
するドライ・エッチング法を適用することに依り、リセ
ス６Ａ内を埋めているＳｉＮ膜１１のエッチングを行っ
て、ゲート電極コンタクト用開口を形成する。
・プロセス、及び、例えばＳＦ6 をエッチング・ガスと
するドライ・エッチング法を適用することに依り、リセ
ス６Ａ内を埋めているＳｉＮ膜１１のエッチングを行っ
て、ゲート電極コンタクト用開口を形成する。
【００３７】（７）真空蒸着法及びリフト・オフ法を適
用することに依り、厚さ１０〔ｎｍ〕／３０〔ｎｍ〕／
６００〔ｎｍ〕であるＴｉ膜／Ｐｔ膜／Ａｕ膜からなる
ゲート電極１０を形成して完成する。尚、実施の形態１
と同様、ゲート電極材料には、ここで用いた材料の他、
ＡｌやＷなど、適宜のものを用いて良い。
用することに依り、厚さ１０〔ｎｍ〕／３０〔ｎｍ〕／
６００〔ｎｍ〕であるＴｉ膜／Ｐｔ膜／Ａｕ膜からなる
ゲート電極１０を形成して完成する。尚、実施の形態１
と同様、ゲート電極材料には、ここで用いた材料の他、
ＡｌやＷなど、適宜のものを用いて良い。
【００３８】本発明に於いては、前記説明した実施の形
態を含め、多くの形態で実施することができ、以下、そ
れを付記として例示する。
態を含め、多くの形態で実施することができ、以下、そ
れを付記として例示する。
【００３９】（付記１）基板上に形成されメサ構造設置
領域から外方に平坦に展延するバッファ層と、前記バッ
ファ層上のメサ構造設置領域から立ち上がり且つ前記バ
ッファ層とエッチング耐性が同じである半導体層を含む
か又は前記半導体層自体で構成されて下地にエッチング
停止層が配設されたキャップ層が最上層に積層されたメ
サ構造と、前記キャップ層に形成されたリセス内から前
記メサ構造側面を経て前記平坦に展延するバッファ層上
を延在するゲート電極とを備えてなることを特徴とする
化合物半導体装置。
領域から外方に平坦に展延するバッファ層と、前記バッ
ファ層上のメサ構造設置領域から立ち上がり且つ前記バ
ッファ層とエッチング耐性が同じである半導体層を含む
か又は前記半導体層自体で構成されて下地にエッチング
停止層が配設されたキャップ層が最上層に積層されたメ
サ構造と、前記キャップ層に形成されたリセス内から前
記メサ構造側面を経て前記平坦に展延するバッファ層上
を延在するゲート電極とを備えてなることを特徴とする
化合物半導体装置。
【００４０】（付記２）メサ構造頂面を覆い且つゲート
電極コンタクト用開口及びソース電極コンタクト用開口
及びドレイン電極コンタクト用開口をもつ絶縁膜を備え
てなることを特徴とする（付記１）記載の化合物半導体
装置。
電極コンタクト用開口及びソース電極コンタクト用開口
及びドレイン電極コンタクト用開口をもつ絶縁膜を備え
てなることを特徴とする（付記１）記載の化合物半導体
装置。
【００４１】（付記３）バッファ層及びキャップ層或い
はキャップ層を構成し且つエッチング耐性がバッファ層
と同じである半導体層がＩｎＡｌＡｓを材料にすると共
にエッチング停止層の材料にＩｎＰを含むことを特徴と
する（付記１）或いは（付記２）記載の化合物半導体装
置。
はキャップ層を構成し且つエッチング耐性がバッファ層
と同じである半導体層がＩｎＡｌＡｓを材料にすると共
にエッチング停止層の材料にＩｎＰを含むことを特徴と
する（付記１）或いは（付記２）記載の化合物半導体装
置。
【００４２】（付記４）基板上にバッファ層及び所要半
導体層及び下地にエッチング停止層をもつキャップ層を
順に成膜する工程と、次いで、前記キャップ層表面から
前記エッチング停止層までをエッチングしてリセスを形
成する工程と、次いで、メサ構造設置領域上の前記キャ
ップ層を覆うマスク膜を形成する工程と、次いで、前記
マスク膜の外方に在る前記エッチング停止層の表面から
前記バッファ層に至るエッチングを行ってメサ構造を形
成する工程と、次いで、前記メサ構造の頂面に在るキャ
ップ層にソース電極及びドレイン電極を形成し且つ前記
リセス内から前記メサ構造側面を経て前記バッファ層上
に延在するゲート電極を形成する工程とが含まれてなる
ことを特徴とする化合物半導体装置の製造方法。
導体層及び下地にエッチング停止層をもつキャップ層を
順に成膜する工程と、次いで、前記キャップ層表面から
前記エッチング停止層までをエッチングしてリセスを形
成する工程と、次いで、メサ構造設置領域上の前記キャ
ップ層を覆うマスク膜を形成する工程と、次いで、前記
マスク膜の外方に在る前記エッチング停止層の表面から
前記バッファ層に至るエッチングを行ってメサ構造を形
成する工程と、次いで、前記メサ構造の頂面に在るキャ
ップ層にソース電極及びドレイン電極を形成し且つ前記
リセス内から前記メサ構造側面を経て前記バッファ層上
に延在するゲート電極を形成する工程とが含まれてなる
ことを特徴とする化合物半導体装置の製造方法。
【００４３】
【発明の効果】本発明に依る化合物半導体装置及びその
製造方法に於いては、基板上に形成されメサ構造設置領
域から外方に平坦に展延するバッファ層が形成され、バ
ッファ層上のメサ構造設置領域から立ち上がり且つ前記
バッファ層とエッチング耐性が同じである半導体層を含
むか又は半導体層自体で構成されて下地にエッチング停
止層が配設されたキャップ層が最上層に積層されたメサ
構造が形成され、キャップ層に形成されたリセス内から
メサ構造側面を経て前記平坦に展延するバッファ層上を
延在するゲート電極が形成されることが基本になってい
る。
製造方法に於いては、基板上に形成されメサ構造設置領
域から外方に平坦に展延するバッファ層が形成され、バ
ッファ層上のメサ構造設置領域から立ち上がり且つ前記
バッファ層とエッチング耐性が同じである半導体層を含
むか又は半導体層自体で構成されて下地にエッチング停
止層が配設されたキャップ層が最上層に積層されたメサ
構造が形成され、キャップ層に形成されたリセス内から
メサ構造側面を経て前記平坦に展延するバッファ層上を
延在するゲート電極が形成されることが基本になってい
る。
【００４４】前記構成を採ることに依り、バッファ層と
エッチング耐性が同じである半導体層を含むか、或い
は、その半導体層からなるキャップ層が最上層に在るメ
サ構造に於ける下端から外方に展延する前記バッファ層
は平坦であり、従って、前記キャップ層に形成されたリ
セス内から外方に延在するゲート電極に大きな屈曲が生
成されることはないから信頼性は大きく向上する。
エッチング耐性が同じである半導体層を含むか、或い
は、その半導体層からなるキャップ層が最上層に在るメ
サ構造に於ける下端から外方に展延する前記バッファ層
は平坦であり、従って、前記キャップ層に形成されたリ
セス内から外方に延在するゲート電極に大きな屈曲が生
成されることはないから信頼性は大きく向上する。
【００４５】また、前記メサ構造に於ける下端から外方
に展延する前記平坦なバッファ層を実現するには、先に
リセスを形成する工程を実施し、その後、素子間分離の
為のメサ・エッチングの工程を実施すれば良いのである
から、それらの実施は極めて容易且つ簡単であって、特
殊な技法は一切必要としない。
に展延する前記平坦なバッファ層を実現するには、先に
リセスを形成する工程を実施し、その後、素子間分離の
為のメサ・エッチングの工程を実施すれば良いのである
から、それらの実施は極めて容易且つ簡単であって、特
殊な技法は一切必要としない。
【図１】本発明の原理を説明するための化合物半導体装
置を表す要部説明図である。
置を表す要部説明図である。
【図２】本発明の実施の形態１である化合物半導体装置
を製造する工程を説明する為の工程要所に於ける化合物
半導体装置を表す要部説明図である。
を製造する工程を説明する為の工程要所に於ける化合物
半導体装置を表す要部説明図である。
【図３】本発明の実施の形態１である化合物半導体装置
を製造する工程を説明する為の工程要所に於ける化合物
半導体装置を表す要部説明図である。
を製造する工程を説明する為の工程要所に於ける化合物
半導体装置を表す要部説明図である。
【図４】本発明の実施の形態１である化合物半導体装置
を製造する工程を説明する為の工程要所に於ける化合物
半導体装置を表す要部説明図である。
を製造する工程を説明する為の工程要所に於ける化合物
半導体装置を表す要部説明図である。
【図５】本発明の実施の形態１である化合物半導体装置
を製造する工程を説明する為の工程要所に於ける化合物
半導体装置を表す要部説明図である。
を製造する工程を説明する為の工程要所に於ける化合物
半導体装置を表す要部説明図である。
【図６】本発明の実施の形態１である化合物半導体装置
を製造する工程を説明する為の工程要所に於ける化合物
半導体装置を表す要部説明図である。
を製造する工程を説明する為の工程要所に於ける化合物
半導体装置を表す要部説明図である。
【図７】本発明の実施の形態１である化合物半導体装置
を製造する工程を説明する為の工程要所に於ける化合物
半導体装置を表す要部説明図である。
を製造する工程を説明する為の工程要所に於ける化合物
半導体装置を表す要部説明図である。
【図８】本発明の実施の形態２である化合物半導体装置
を製造する工程を説明する為の工程要所に於ける化合物
半導体装置を表す要部説明図である。
を製造する工程を説明する為の工程要所に於ける化合物
半導体装置を表す要部説明図である。
【図９】本発明の実施の形態２である化合物半導体装置
を製造する工程を説明する為の工程要所に於ける化合物
半導体装置を表す要部説明図である。
を製造する工程を説明する為の工程要所に於ける化合物
半導体装置を表す要部説明図である。
【図１０】本発明の実施の形態２である化合物半導体装
置を製造する工程を説明する為の工程要所に於ける化合
物半導体装置を表す要部説明図である。
置を製造する工程を説明する為の工程要所に於ける化合
物半導体装置を表す要部説明図である。
【図１１】従来のＩｎＰ系ＨＥＭＴを説明するための要
部説明図である。
部説明図である。
２ ＩｎＡｌＡｓバッファ層
２Ａ リセス形成と同時にバッファ層に生成された落ち
込み ３ ＩｎＧａＡｓチャネル層 ３Ａ エア・ギャップ ４ ＩｎＡｌＡｓキャリヤ供給層 ５ ＩｎＰエッチング停止層 ６ ＩｎＧａＡｓキャップ層 ６Ａ リセス ７ 素子間分離用メサ ８ ソース電極 ９ ドレイン電極 １０ ゲート電極 １１ ＳｉＮ膜
込み ３ ＩｎＧａＡｓチャネル層 ３Ａ エア・ギャップ ４ ＩｎＡｌＡｓキャリヤ供給層 ５ ＩｎＰエッチング停止層 ６ ＩｎＧａＡｓキャップ層 ６Ａ リセス ７ 素子間分離用メサ ８ ソース電極 ９ ドレイン電極 １０ ゲート電極 １１ ＳｉＮ膜
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 4M104 AA04 BB02 BB15 BB18 CC01
CC03 CC05 DD09 DD17 DD34
DD68 FF03 FF17 FF22 GG11
GG12 HH20
5F102 GB01 GC01 GD01 GJ06 GK04
GL04 GM04 GM07 GM08 GN04
GQ01 GR04 GR10 GT03 GV07
GV08 HC01 HC15
Claims (3)
- 【請求項１】基板上に形成されメサ構造設置領域から外
方に平坦に展延するバッファ層と、 前記バッファ層上のメサ構造設置領域から立ち上がり且
つ前記バッファ層とエッチング耐性が同じである半導体
層を含むか又は前記半導体層自体で構成されて下地にエ
ッチング停止層が配設されたキャップ層が最上層に積層
されたメサ構造と、 前記キャップ層に形成されたリセス内から前記メサ構造
側面を経て前記平坦に展延するバッファ層上を延在する
ゲート電極とを備えてなることを特徴とする化合物半導
体装置。 - 【請求項２】メサ構造頂面を覆い且つゲート電極コンタ
クト用開口及びソース電極コンタクト用開口及びドレイ
ン電極コンタクト用開口をもつ絶縁膜を備えてなること
を特徴とする請求項１記載の化合物半導体装置。 - 【請求項３】基板上にバッファ層及び所要半導体層及び
下地にエッチング停止層をもつキャップ層を順に成膜す
る工程と、 次いで、前記キャップ層表面から前記エッチング停止層
までをエッチングしてリセスを形成する工程と、 次いで、メサ構造設置領域上の前記キャップ層を覆うマ
スク膜を形成する工程と、 次いで、前記マスク膜の外方に在る前記エッチング停止
層の表面から前記バッファ層に至るエッチングを行って
メサ構造を形成する工程と、 次いで、前記メサ構造の頂面に在るキャップ層にソース
電極及びドレイン電極を形成し且つ前記リセス内から前
記メサ構造側面を経て前記バッファ層上に延在するゲー
ト電極を形成する工程とが含まれてなることを特徴とす
る化合物半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001376681A JP2003179078A (ja) | 2001-12-11 | 2001-12-11 | 化合物半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001376681A JP2003179078A (ja) | 2001-12-11 | 2001-12-11 | 化合物半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003179078A true JP2003179078A (ja) | 2003-06-27 |
Family
ID=19184824
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001376681A Withdrawn JP2003179078A (ja) | 2001-12-11 | 2001-12-11 | 化合物半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003179078A (ja) |
-
2001
- 2001-12-11 JP JP2001376681A patent/JP2003179078A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050301 |