JP2003142513A - バンプの形成方法、フリップチップ及び半導体装置並びにこれらの製造方法、回路基板並びに電子機器 - Google Patents

バンプの形成方法、フリップチップ及び半導体装置並びにこれらの製造方法、回路基板並びに電子機器

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Abstract

(57)【要約】 【課題】 一部が低融点金属からなるバンプを簡単に形
成することにある。 【解決手段】 バンプの形成方法は、パッド12上に金
属層20,24を形成し、金属層24上に、置換メッキ
によって、ろう材層28を形成することを含む。金属層
20を例えばニッケルで形成し、金属層24を例えば銅
で形成し、ろう材層28を例えばスズで形成する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、バンプの形成方
法、フリップチップ及び半導体装置並びにこれらの製造
方法、回路基板並びに電子機器に関する。
【0002】
【発明の背景】半導体チップ又は半導体ウエハのパッド
に、化学還元メッキ(無電解メッキ)を用いてバンプを
形成する方法が知られている。しかしながら、従来の方
法では、化学還元メッキによってバンプを形成すること
ができる金属が限定されていたので、低融点金属によっ
てバンプの一部を形成することができなかった。
【0003】本発明は、従来の問題点を解決するための
ものであり、その目的は、一部が低融点金属からなるバ
ンプを簡単に形成することにある。
【0004】
【課題を解決するための手段】(1)本発明に係るバン
プの形成方法は、パッド上に少なくとも一層の金属層を
形成し、前記少なくとも一層の金属層の最表層上に、置
換メッキによって、ろう材層を形成することを含む。
【0005】本発明によれば、置換メッキによって、バ
ンプの一部を低融点金属(ろう材)で形成することがで
きる。
【0006】(2)このバンプの形成方法において、前
記少なくとも一層の金属層の前記最表層を、前記置換メ
ッキを行う前に、前記ろう材層よりも厚く形成してもよ
い。
【0007】こうすることで、少なくとも一層の金属層
の最表層が無くなる前に、ろう材層の形成を終わらせる
ことができる。
【0008】(3)このバンプの形成方法において、前
記ろう材層を、スズを含む材料で形成してもよい。
【0009】(4)このバンプの形成方法において、前
記少なくとも一層の金属層の前記最表層を、銅で形成し
てもよい。
【0010】(5)このバンプの形成方法において、ニ
ッケル層を形成し、前記銅からなる最表層を、前記ニッ
ケル層上に形成してもよい。
【0011】(6)このバンプの形成方法において、前
記少なくとも一層の金属層を、化学還元メッキで形成し
てもよい。
【0012】(7)このバンプの形成方法において、前
記化学還元メッキのために触媒を付与することをさらに
含んでもよい。
【0013】(8)このバンプの形成方法において、前
記少なくとも一層の金属層を、複数の金属層で形成し、
前記複数の金属層のうち、下側層上の酸化膜を除去した
後に上側層を形成してもよい。
【0014】(9)このバンプの形成方法において、前
記少なくとも一層の金属層の前記最表層上の酸化膜を除
去した後に、前記置換メッキを行ってもよい。
【0015】(10)このバンプの形成方法において、
前記置換メッキのために触媒を付与することをさらに含
んでもよい。
【0016】(11)このバンプの形成方法において、
前記パッドとオーバーラップする開口を有するレジスト
層を形成することをさらに含み、前記開口の内側で、前
記少なくとも一層の金属層と前記ろう材層を形成しても
よい。
【0017】これによれば、開口の大きさに応じたバン
プを形成することができる。
【0018】(12)このバンプの形成方法において、
前記少なくとも一層の金属層と前記ろう材層を形成する
工程は、溶液への浸漬処理と、前記溶液への浸漬処理終
了後に連続して行われる洗浄工程と、を含んでもよい。
【0019】これによれば、少なくとも一層の金属層と
レジスト層との隙間からパッド上に溶液が入り込んで
も、洗浄工程でこれを除去することができる。
【0020】(13)このバンプの形成方法において、
前記洗浄工程を、超音波振動を加えて行ってもよい。
【0021】これによれば、洗浄を効果的に行うことが
できる。
【0022】(14)このバンプの形成方法において、
前記レジスト層を剥離することをさらに含んでもよい。
【0023】(15)このバンプの形成方法において、
前記レジスト層の剥離を、前記少なくとも一層の金属層
と前記ろう材層を形成した後に行ってもよい。
【0024】(16)このバンプの形成方法において、
前記レジスト層の剥離を、前記最表層の下の層を形成し
た後であって、前記最表層の形成前に行ってもよい。
【0025】(17)このバンプの形成方法において、
前記最表層の下の層をニッケルで形成し、前記最表層を
銅で形成してもよい。
【0026】(18)このバンプの形成方法において、
前記レジスト層の剥離に、有機溶剤を使用してもよい。
【0027】(19)このバンプの形成方法において、
前記レジスト層の剥離を、超音波振動を加えて行っても
よい。
【0028】(20)このバンプの形成方法において、
複数の前記パッドであって半導体ウエハに形成されたパ
ッドに、前記少なくとも一層の金属層と前記ろう材層を
形成してもよい。
【0029】(21)このバンプの形成方法において、
複数の前記パッドであって半導体チップに形成されたパ
ッドに、前記少なくとも一層の金属層と前記ろう材層を
形成してもよい。
【0030】(22)本発明に係るフリップチップの製
造方法は、上記方法によって、バンプを形成することを
含む。
【0031】(23)本発明に係る半導体装置の製造方
法は、上記方法によって製造されたフリップチップを基
板に実装することを含む。
【0032】(24)本発明に係るフリップチップは、
上記方法によって製造されてなる。
【0033】(25)本発明に係るフリップチップは、
下から順に、ニッケル層、銅層及びろう材層がパッド上
に積層されてなるバンプを有し、前記ニッケル層と前記
銅層の間と、前記銅層と前記ろう材層の間にパラジウム
が形成されてなる。
【0034】(26)本発明に係る半導体装置は、上記
方法によって製造されてなる。
【0035】(27)本発明に係る半導体装置は、下か
ら順に、ニッケル層、銅層及びろう材層がパッド上に積
層されてなるバンプを有し、前記ニッケル層と前記銅層
の間と、前記銅層と前記ろう材層の間にパラジウムが形
成されてなるフリップチップと、前記フリップチップが
実装された基板と、を有する。
【0036】(28)本発明に係る回路基板には、上記
フリップチップが実装されている。
【0037】(29)本発明に係る回路基板には、上記
半導体装置が実装されている。
【0038】(30)本発明に係る電子機器は、上記フ
リップチップを有する。
【0039】(31)本発明に係る電子機器は、上記半
導体装置を有する。
【0040】
【発明の実施の形態】(第1の実施の形態)図1(A)
〜図2(C)は、本発明を適用した第1の実施の形態に
係るバンプの形成方法を示す図である。バンプは、パッ
ド12上に形成する。複数のパッド12が、基板10に
形成されている。基板10は、半導体ウエハ32(図3
参照)、半導体チップ34(図4参照)のいずれであっ
てもよい。本実施の形態では、基板10に複数のパッド
12が形成されており、全てのパッド12に同時にバン
プを形成することができる。パッド12は、アルミニウ
ム(Al)や銅(Cu)などで形成される。
【0041】基板10には、絶縁膜(パッシベーション
膜)14が形成されている。絶縁膜14は、SiO2
SiN又はポリイミド樹脂などで形成することができ
る。絶縁膜14は、各パッド12の少なくとも一部が露
出するように形成されている。例えば、絶縁膜14に開
口16が形成されており、開口16がパッド12の表面
とオーバーラップする。その場合、絶縁膜14は、パッ
ド12の端部を覆ってもよい。絶縁膜14の開口16の
平面形状は、円形、四辺形(正方形又は長方形)のいず
れであってもよい。パッド12の全体を絶縁膜14で覆
ってから開口16を形成する場合、パッド12上の絶縁
膜14の残さを、弱フッ酸溶液で溶解するなどの方法で
除去し、必要に応じてパッド12を水等で洗浄する。そ
して、パッド12をアルカリ性溶液に浸すなどの方法
で、パッド12上の酸化膜を除去し、必要に応じてパッ
ド12を水等で洗浄する。
【0042】バンプの形成工程では、パッド12上に少
なくとも一層の金属層を形成する。パッド12がアルミ
ニウム(Al)で形成されている場合、図1(A)に示
すように、パッド12上にジンケート処理(置換メッキ
の一種)を施して表面のアルミニウム(Al)を亜鉛
(Zn)に置換する。こうして、パッド12の表面に金
属層(亜鉛層)18を形成する。ダブルジンケート処理
を行って、緻密な金属層18を形成してもよい。必要に
応じてパッド12(金属層18)を水等で洗浄する。
【0043】図1(B)に示すように、パッド12(金
属層18)上に金属層20を形成する。金属層20の形
成には、化学還元メッキを適用することができる。例え
ば、溶液(ニッケルメッキ液)にパッド12を浸漬し
て、金属層(ニッケル層)20を形成する。ニッケルメ
ッキは、メッキ速度が速いので処理時間を短縮すること
ができる。化学還元メッキの工程は、メッキ液の撹拌
(例えばエアー撹拌)など公知の技術を含む。そして、
必要に応じて金属層20を水等で洗浄する。この洗浄で
は、超音波振動を加えて洗浄力を高めてもよい。そし
て、金属層20上の酸化膜を、硫酸溶液に浸漬するなど
の方法で除去し、必要に応じて金属層20を水等で洗浄
する。この洗浄でも、超音波振動を加えて洗浄力を高め
てもよい。酸化膜を除去するときに、金属層20の表面
を荒らすことができれば、その上に形成する金属層24
との密着性が高まる。金属層20は、パッド12の表面
形状(例えば絶縁膜14からの露出面形状)に応じた形
状を有し、角柱状又は円柱状をなしている。金属層20
の高さは、例えば10〜25μm程度である。金属層2
0は、パッド12(金属層18)上から絶縁膜14上に
至るように形成してもよい。
【0044】図1(C)に示すように、金属層(例えば
ニッケル層)20に触媒22を付与する。触媒22は、
例えばパラジウムである。パラジウムの付与には、セン
シタイジング−アクチベーション法やキャタリスト−ア
クセレータ法を適用することができる。そして、必要に
応じて金属層20を水等で洗浄する。ここでは、触媒2
2が除去されないように、超音波振動を加えない方が好
ましい。
【0045】図2(A)に示すように、金属層20(触
媒22)上に金属層(例えば銅層)24を形成する。金
属層24は、金属層20の表面全体に形成する。詳しく
は、金属層20の上面及び側面に金属層24を形成す
る。金属層24は、その上に形成するろう材層28より
も厚く形成する。金属層24の形成には、化学還元メッ
キを適用することができる。詳しくは、溶液(銅メッキ
液)に金属層20(触媒22)を浸漬して、触媒22を
核として銅を析出して、金属層(銅層)24を形成す
る。触媒22が付与されているので、金属層20,24
の密着性が高い。必要に応じて金属層24を水等で洗浄
する。この洗浄では、超音波振動を加えて洗浄力を高め
てもよい。そして、金属層24上の酸化膜を除去し、必
要に応じて金属層24を水等で洗浄する。この洗浄で
も、超音波振動を加えて洗浄力を高めてもよい。酸化膜
を除去するときに、金属層24の表面を荒らすことがで
きれば、その上に形成されるろう材層28との密着性が
高まる。
【0046】以上の工程により、パッド12上に少なく
とも一層(本実施の形態では複数層)の金属層を形成す
る。この少なくとも一層(本実施の形態では複数層)の
金属層の最表層は、金属層24である。金属層24は、
銅で形成されている。銅からなる金属層24は、ニッケ
ルからなる金属層20上に形成されている。
【0047】図2(B)に示すように、金属層(例えば
銅層)24に触媒26を付与する。触媒26は、例えば
パラジウムである。パラジウムの付与には、センシタイ
ジング−アクチベーション法やキャタリスト−アクセレ
ータ法を適用することができる。必要に応じて金属層2
4を水等で洗浄する。ここでは、触媒26が除去されな
いように、超音波振動を加えない方が好ましい。
【0048】図2(C)に示すように、パッド12上に
形成された少なくとも一層(本実施の形態では複数層)
の金属層の最表層である金属層(銅層)24に、ろう材
層28を形成する。ろう材層28は、低融点金属で形成
する。低融点金属として、ろう材(例えばスズ又はスズ
を含む材料(スズ−鉛合金等))を使用する。ろう材層
28の形成には、置換メッキを適用する。すなわち、金
属層(銅層)24を溶液に浸漬し、金属層(銅層)24
の表面を、ろう材に置換してろう材層28を形成する。
置換メッキを適用するので、あるいはそれに加えて触媒
26を付与するので、金属層24とろう材層28の密着
性が高い。また、置換メッキを適用するので、金属層2
4の厚みが減少する。本実施の形態では、置換メッキを
行う前に金属層24を、ろう材層28よりも厚く形成し
ておく。例えば、ろう材層28を1〜2μm程度で形成
する場合には、それを超える厚みで金属層24を形成し
ておく。こうすることで、ろう材層28の形成(置換メ
ッキ)が完了する前に、その下地(金属層24)が無く
なってしまうことを避けることができる。
【0049】必要に応じて、ろう材層28を水等で洗浄
し、乾燥させる。洗浄では、超音波振動を加えて洗浄力
を高めてもよい。こうして、バンプを形成することがで
きる。バンプの高さは、例えば15〜25μm程度であ
る。本実施の形態によれば、置換メッキを適用すること
で、バンプの一部(表面層)を、低融点金属(ろう材)
で形成することができる。バンプは、少なくとも一層の
金属層(本実施の形態では金属層(亜鉛層)18,金属
層(ニッケル層)20,金属層(銅層)24)と、ろう
材層28とを有する。金属層(ニッケル層)20と金属
層(銅層)24の間には、触媒(パラジウム)22が残
っていてもよい。また、金属層(銅層)24とろう材層
28との間に、触媒(パラジウム)26が残っていても
よい。
【0050】図3には、上述した工程により形成された
複数のバンプ30を有する半導体ウエハ32が示されて
いる。図4には、上述した工程により形成されたか、あ
るいは図3に示す半導体ウエハ32をダイシングして得
られた複数のバンプ30を有する半導体チップ34が示
されている。半導体チップ34はフリップチップであ
る。上述したバンプの形成方法を、半導体装置の製造方
法の一部とすることができる。
【0051】(第2の実施の形態)図5(A)〜図7
(C)は、本発明を適用した第2の実施の形態に係るバ
ンプの形成方法を説明する図である。なお、以下の説明
で、第1の実施の形態で使用した符号と同じ符号を使用
した構成要素には、第1の実施の形態で説明した内容が
該当する。本実施の形態では、図5(A)に示すよう
に、レジスト層40を形成する。レジスト層40は、基
板(例えば半導体ウエハ又は半導体チップ)10におけ
るパッド12が形成された側に形成する。図5(A)に
示す例では、絶縁膜14上にレジスト層40を形成す
る。絶縁膜14は、パッド12を覆っている。
【0052】レジスト層40には、貫通穴42を形成す
る。貫通穴42は、パッド12とオーバーラップするよ
うに形成する。フォトリソグラフィ技術を適用して貫通
穴42を形成してもよい。貫通穴42は、パッド12の
外周を超えない形状で形成する。貫通穴42は、パッド
12に対して垂直に立ち上がる壁面にて形成する。こう
することで、垂直に立ち上がるバンプを形成することが
できる。なお、貫通穴42の平面形状は、円形又は四辺
形(例えば正方形又は長方形)のいずれであってもよ
い。
【0053】図5(B)に示すように、レジスト層40
をマスクとして、絶縁膜14における貫通穴42内の部
分を除去して開口16を形成し、パッド12の少なくと
も一部を露出させる。絶縁膜14の一部は、エッチング
によって除去することができる。異方性のエッチングを
適用して、絶縁膜14の表面から垂直にエッチングを進
行させてもよい。貫通穴42の壁面と、絶縁膜14の開
口16の壁面とが面一になっていてもよい。変形例とし
て、レジスト層40を形成する前に絶縁膜14に開口1
6が形成されている場合には、この工程は不要である。
【0054】図5(C)に示すように、パッド12の表
面に金属層(亜鉛層)18を形成する(第1の実施の形
態参照)。そして、図6(A)に示すように、パッド1
2(金属層18)上に金属層(例えばニッケル層)44
を形成する。その方法には、第1の実施の形態で説明し
た金属層20の形成方法を適用することができる(図1
(B)参照)。ただし、金属層44は、レジスト層40
の貫通穴42内に形成される。したがって、金属層44
の横方向への拡がりを抑えることができる。すなわち、
金属層44を、幅に対して高さの比率が大きい形状を有
するように形成することができる。
【0055】図6(B)に示すように、金属層(例えば
ニッケル層)44に触媒46を付与する。その方法に
は、第1の実施の形態で説明した触媒22の付与方法を
適用することができる(図1(C)参照)。ただし、触
媒46は、レジスト層40の貫通穴42内(すなわち金
属層44の上面)に形成される。
【0056】図6(C)に示すように、金属層44(触
媒46)上に金属層(例えば銅層)48を形成する。そ
の方法には、第1の実施の形態で説明した金属層24の
形成方法を適用することができる(図2(A)参照)。
ただし、金属層48は、レジスト層40の貫通穴42内
に形成される。したがって、金属層48の横方向への拡
がりを抑えることができる。すなわち、金属層48を、
幅に対して高さの比率が大きい形状を有するように形成
することができる。
【0057】以上の工程により、パッド12上に少なく
とも一層(本実施の形態では複数層)の金属層を形成す
る。この少なくとも一層(本実施の形態では複数層)の
金属層の最表層は、金属層48である。金属層48は、
銅で形成されている。銅からなる金属層48は、ニッケ
ルからなる金属層44上に形成されている。
【0058】図7(A)に示すように、金属層(例えば
銅層)48に触媒50を形成する。その方法には、第1
の実施の形態で説明した触媒26の付与方法を適用する
ことができる(図2(B)参照)。ただし、触媒50
は、レジスト層40の貫通穴42内(すなわち金属層4
8の上面)に形成される。
【0059】図7(B)に示すように、金属層(例えば
銅層)48にろう材層52を形成する。その方法には、
第1の実施の形態で説明したろう材層28の形成方法を
適用することができる(図2(C)参照)。ただし、ろ
う材層52は、レジスト層40の貫通穴42内に形成さ
れる。したがって、ろう材層52の横方向への拡がりを
抑えることができる。すなわち、ろう材層52を、幅に
対して高さの比率が大きい形状を有するように形成する
ことができる。
【0060】上記工程において、第1の実施の形態で説
明した洗浄工程(超音波振動の印加を含む)を導入して
もよい。レジスト層40の貫通穴42の壁面と、金属層
44,48、ろう材層52との間に隙間が形成され、化
学還元メッキ又は置換メッキの溶液が入り込んでも、洗
浄により溶液を除去することができる。こうすること
で、パッド12、金属層44,48、ろう材層52に対
するダメージを与えないようにすることができる。
【0061】図7(C)に示すように、レジスト層40
を除去する。その除去に、有機溶剤(例えばモノエタノ
ールアミン70%とジメチルスルホキシド30%)を使
用すれば、金属層44,48、ろう材層52に対するダ
メージを与えない。レジスト層40を除去するときに、
超音波振動を印加してもよい。
【0062】以上の工程により、パッド12上にバンプ
を形成することができる。本実施の形態では、レジスト
層40の貫通穴42内にバンプを形成するので、狭ピッ
チのストレートバンプを形成することが可能である。
【0063】なお、本実施の形態では、レジスト層40
の剥離を、ろう材層52を形成した後に行ったが、金属
層44(最表層の下の層)を形成した後であって、金属
層48(最表層)を形成する前に行ってもよい。こうす
ることで、金属層44(最表層の下の層)の上面のみな
らず側面(レジスト40で覆われていた面)にも、金属
層48(最表層)を形成することができる。そして、金
属層44の側方にもろう材層52を形成することができ
る。すなわち、金属層44は、パッド12と、絶縁膜1
4と、金属層48及びろう材層52とによって全ての面
が覆われることになる。
【0064】図8(A)〜図8(B)は、第2の実施の
形態の変形例を説明する図である。この変形例では、絶
縁膜54が、パッド12の上方で、薄い部分(厚み
1)と、厚い部分(厚みt2)とを有するように形成さ
れている。詳しくは、パッド12の中央部上には、絶縁
膜54の薄い部分が形成され、パッド12の端部上に
は、絶縁膜54の厚い部分が形成されている。例えば、
第1の絶縁膜56を形成し、パッド12上で第1の絶縁
膜56に開口を形成し、さらに第2の絶縁膜58を、第
1の絶縁膜56及びパッド12(第1の絶縁膜56の開
口内)を覆うように形成することで、このような絶縁膜
54を形成することができる。
【0065】図8(B)に示すように、絶縁膜54に、
上述した貫通穴42を有するレジスト層40を形成し、
絶縁膜54をエッチングする。絶縁膜54が上述した形
状を有するので、等方性エッチングを行っても、パッド
12の端部に絶縁膜54(その厚い部分の一部)を残す
ことができる。また、図8(A)に示すように、絶縁膜
54の薄い部分の大きさ(直径又は対角線長さ等)が、
レジスト層40の貫通穴42の大きさ(直径又は対角線
長さ等)よりも小さければ、図8(B)に示すように、
貫通穴42の内側に突出する部分60を残すことができ
る。この場合、その後にバンプを形成すると、バンプの
一部が、絶縁膜54の一部分60の上に載るようにな
る。そして、パッド12は、絶縁膜54の一部分60及
びバンプによって完全に覆われて保護される。
【0066】(その他の実施の形態)図9は、本発明を
適用した実施の形態に係る半導体装置を示す図である。
半導体装置は、図4に示すバンプ30を有する半導体チ
ップ(フリップチップ)34と、配線パターン72が形
成された基板70と、複数の外部端子76と、を含む。
なお、半導体チップ34は、基板70にフェースダウン
ボンディングされ、半導体チップ34と基板70との間
には、アンダーフィル材(樹脂)74が充填されてい
る。
【0067】図10は、本発明の実施の形態に係る半導
体装置の一例を示す図である。この例では、COF(Ch
ip On Film)の形態が適用された半導体装置100が、
液晶パネル90に取り付けられている。半導体装置10
0は、上述した半導体チップ34及び基板(フィルム又
はフレキシブル基板)80を有する。液晶パネル90を
電子機器ということもできる。図11に示す回路基板1
10には、本発明の実施の形態に係るフリップチップ又
は半導体装置が実装されている。本発明の実施の形態に
係るフリップチップ又は半導体装置を有する電子機器と
して、図12にはノート型パーソナルコンピュータ12
0が示され、図13には携帯電話130が示されてい
る。
【0068】本発明は、上述した実施の形態に限定され
るものではなく、種々の変形が可能である。例えば、本
発明は、実施の形態で説明した構成と実質的に同一の構
成(例えば、機能、方法及び結果が同一の構成、あるい
は目的及び結果が同一の構成)を含む。また、本発明
は、実施の形態で説明した構成の本質的でない部分を置
き換えた構成を含む。また、本発明は、実施の形態で説
明した構成と同一の作用効果を奏する構成又は同一の目
的を達成することができる構成を含む。また、本発明
は、実施の形態で説明した構成に公知技術を付加した構
成を含む。
【図面の簡単な説明】
【図1】図1(A)〜図1(C)は、本発明を適用した
第1の実施の形態に係るバンプの形成方法を説明する図
である。
【図2】図2(A)〜図2(C)は、本発明を適用した
第1の実施の形態に係るバンプの形成方法を説明する図
である。
【図3】図3は、本発明を適用した第1の実施の形態に
係るバンプが形成された半導体ウエハを示す図である。
【図4】図4は、本発明を適用した第1の実施の形態に
係るバンプが形成された半導体チップを示す図である。
【図5】図5(A)〜図5(C)は、本発明を適用した
第2の実施の形態に係るバンプの形成方法を説明する図
である。
【図6】図6(A)〜図6(C)は、本発明を適用した
第2の実施の形態に係るバンプの形成方法を説明する図
である。
【図7】図7(A)〜図7(C)は、本発明を適用した
第2の実施の形態に係るバンプの形成方法を説明する図
である。
【図8】図8(A)〜図8(B)は、本発明を適用した
第2の実施の形態に係るバンプの形成方法の変形例を説
明する図である。
【図9】図9は、本発明を適用した実施の形態に係る半
導体装置を示す図である。
【図10】図10は、本発明を適用した実施の形態に係
る半導体装置を示す図である。
【図11】図11は、本発明を適用した実施の形態に係
る回路基板を示す図である。
【図12】図12は、本発明を適用した実施の形態に係
る電子機器を示す図である。
【図13】図13は、本発明を適用した実施の形態に係
る電子機器を示す図である。
【符号の説明】
10 基板 12 パッド 18 金属層 20 金属層 22 触媒 24 金属層 26 触媒 28 ろう材層 30 バンプ 32 半導体ウエハ 34 半導体チップ 40 レジスト層 42 貫通穴 44 金属層 46 触媒 48 金属層 50 触媒 52 ろう材層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 岩垂 武志 長野県諏訪市大和3丁目3番5号 セイコ ーエプソン株式会社内

Claims (31)

    【特許請求の範囲】
  1. 【請求項1】 パッド上に少なくとも一層の金属層を形
    成し、前記少なくとも一層の金属層の最表層上に、置換
    メッキによって、ろう材層を形成することを含むバンプ
    の形成方法。
  2. 【請求項2】 請求項1記載のバンプの形成方法におい
    て、 前記少なくとも一層の金属層の前記最表層を、前記置換
    メッキを行う前に、前記ろう材層よりも厚く形成するバ
    ンプの形成方法。
  3. 【請求項3】 請求項1又は請求項2記載のバンプの形
    成方法において、 前記ろう材層を、スズを含む材料で形成するバンプの形
    成方法。
  4. 【請求項4】 請求項1から請求項3のいずれかに記載
    のバンプの形成方法において、 前記少なくとも一層の金属層の前記最表層を、銅で形成
    するバンプの形成方法。
  5. 【請求項5】 請求項4記載のバンプの形成方法におい
    て、 ニッケル層を形成し、前記銅からなる最表層を、前記ニ
    ッケル層上に形成するバンプの形成方法。
  6. 【請求項6】 請求項1から請求項5のいずれかに記載
    のバンプの形成方法において、 前記少なくとも一層の金属層を、化学還元メッキで形成
    するバンプの形成方法。
  7. 【請求項7】 請求項6記載のバンプの形成方法におい
    て、 前記化学還元メッキのために触媒を付与することをさら
    に含むバンプの形成方法。
  8. 【請求項8】 請求項1から請求項7のいずれかに記載
    のバンプの形成方法において、 前記少なくとも一層の金属層を、複数の金属層で形成
    し、 前記複数の金属層のうち、下側層上の酸化膜を除去した
    後に上側層を形成するバンプの形成方法。
  9. 【請求項9】 請求項1から請求項8のいずれかに記載
    のバンプの形成方法において、 前記少なくとも一層の金属層の前記最表層上の酸化膜を
    除去した後に、前記置換メッキを行うバンプの形成方
    法。
  10. 【請求項10】 請求項1から請求項9のいずれかに記
    載のバンプの形成方法において、 前記置換メッキのために触媒を付与することをさらに含
    むバンプの形成方法。
  11. 【請求項11】 請求項1から請求項10のいずれかに
    記載のバンプの形成方法において、 前記パッドとオーバーラップする開口を有するレジスト
    層を形成することをさらに含み、 前記開口の内側で、前記少なくとも一層の金属層と前記
    ろう材層を形成するバンプの形成方法。
  12. 【請求項12】 請求項1から請求項11のいずれかに
    記載のバンプの形成方法において、 前記少なくとも一層の金属層と前記ろう材層を形成する
    工程は、溶液への浸漬処理と、前記溶液への浸漬処理終
    了後に連続して行われる洗浄工程と、を含むバンプの形
    成方法。
  13. 【請求項13】 請求項12記載のバンプの形成方法に
    おいて、 前記洗浄工程を、超音波振動を加えて行うバンプの形成
    方法。
  14. 【請求項14】 請求項11、請求項11を引用する請
    求項12、請求項11を引用する請求項13のいずれか
    に記載のバンプの形成方法において、 前記レジスト層を剥離することをさらに含むバンプの形
    成方法。
  15. 【請求項15】 請求項14記載のバンプの形成方法に
    おいて、 前記レジスト層の剥離を、前記少なくとも一層の金属層
    と前記ろう材層を形成した後に行うバンプの形成方法。
  16. 【請求項16】 請求項14記載のバンプの形成方法に
    おいて、 前記レジスト層の剥離を、前記最表層の下の層を形成し
    た後であって、前記最表層の形成前に行うバンプの形成
    方法。
  17. 【請求項17】 請求項16記載のバンプの形成方法に
    おいて、 前記最表層の下の層をニッケルで形成し、前記最表層を
    銅で形成するバンプの形成方法。
  18. 【請求項18】 請求項14から請求項17のいずれか
    に記載のバンプの形成方法において、 前記レジスト層の剥離に、有機溶剤を使用するバンプの
    形成方法。
  19. 【請求項19】 請求項14から請求項18のいずれか
    に記載のバンプの形成方法において、 前記レジスト層の剥離を、超音波振動を加えて行うバン
    プの形成方法。
  20. 【請求項20】 請求項1から請求項19のいずれかに
    記載のバンプの形成方法において、 複数の前記パッドであって半導体ウエハに形成されたパ
    ッドに、前記少なくとも一層の金属層と前記ろう材層を
    形成するバンプの形成方法。
  21. 【請求項21】 請求項1から請求項19のいずれかに
    記載のバンプの形成方法において、 複数の前記パッドであって半導体チップに形成されたパ
    ッドに、前記少なくとも一層の金属層と前記ろう材層を
    形成するバンプの形成方法。
  22. 【請求項22】 請求項20又は請求項21記載の方法
    によって、バンプを形成することを含むフリップチップ
    の製造方法。
  23. 【請求項23】 請求項22記載の方法によって製造さ
    れたフリップチップを基板に実装することを含む半導体
    装置の製造方法。
  24. 【請求項24】 請求項22記載の方法によって製造さ
    れてなるフリップチップ。
  25. 【請求項25】 下から順に、ニッケル層、銅層及びろ
    う材層がパッド上に積層されてなるバンプを有し、 前記ニッケル層と前記銅層の間と、前記銅層と前記ろう
    材層の間にパラジウムが形成されてなるフリップチッ
    プ。
  26. 【請求項26】 請求項23記載の方法によって製造さ
    れてなる半導体装置。
  27. 【請求項27】 下から順に、ニッケル層、銅層及びろ
    う材層がパッド上に積層されてなるバンプを有し、前記
    ニッケル層と前記銅層の間と、前記銅層と前記ろう材層
    の間にパラジウムが形成されてなるフリップチップと、 前記フリップチップが実装された基板と、 を有する半導体装置。
  28. 【請求項28】 請求項24又は請求項25記載のフリ
    ップチップが実装された回路基板。
  29. 【請求項29】 請求項26又は請求項27記載の半導
    体装置が実装された回路基板。
  30. 【請求項30】 請求項24又は請求項25記載のフリ
    ップチップを有する電子機器。
  31. 【請求項31】 請求項26又は請求項27記載の半導
    体装置を有する電子機器。
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WO2008105589A1 (en) * 2007-02-28 2008-09-04 Nepes Corporation Bump structure for semiconductor device

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* Cited by examiner, † Cited by third party
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007103878A (ja) * 2005-10-07 2007-04-19 Ngk Spark Plug Co Ltd 配線基板及びその製法方法
WO2008105589A1 (en) * 2007-02-28 2008-09-04 Nepes Corporation Bump structure for semiconductor device
KR100857365B1 (ko) * 2007-02-28 2008-09-05 주식회사 네패스 반도체 장치의 범프 구조물
JP2010525553A (ja) * 2007-02-28 2010-07-22 ネペス コーポレーション 半導体装置のバンプ構造

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