JP2003142512A - バンプの形成方法、フリップチップ及び半導体装置並びにこれらの製造方法、回路基板並びに電子機器 - Google Patents

バンプの形成方法、フリップチップ及び半導体装置並びにこれらの製造方法、回路基板並びに電子機器

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剛 依田
Takeshi Yuzawa
健 湯沢
Takeshi Iwadare
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Abstract

(57)【要約】 【課題】 一部が厚付けされた低融点金属からなるバン
プを簡単に形成することにある。 【解決手段】 パッド１２上に最表層が第１のろう材層
２８となるように少なくとも一層を形成し、第１のろう
材層上２８に金属層３２を形成し、金属層３２上に第２
のろう材層３６を形成する。第２のろう材層３６を、素
地となる金属層３２を溶解してろう材を析出する置換メ
ッキによって形成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、バンプの形成方
法、フリップチップ及び半導体装置並びにこれらの製造
方法、回路基板並びに電子機器に関する。
【０００２】
【発明の背景】半導体チップ又は半導体ウエハのパッド
に、化学還元メッキ（無電解メッキ）を用いてバンプを
形成する方法が知られている。しかしながら、従来の方
法では、化学還元メッキによってバンプを形成すること
ができる金属が限定されていたので、低融点金属によっ
てバンプの一部を形成することができなかった。特に、
低融点金属を厚付けすることができなかった。
【０００３】本発明は、従来の問題点を解決するための
ものであり、その目的は、一部が厚付けされた低融点金
属からなるバンプを簡単に形成することにある。
【０００４】
【課題を解決するための手段】（１）本発明に係るバン
プの形成方法は、パッド上に最表層が第１のろう材層と
なるように少なくとも一層を形成し、前記第１のろう材
層上に金属層を形成し、前記金属層上に第２のろう材層
を形成することを含み、前記第２のろう材層を、素地と
なる前記金属層を溶解してろう材を析出する置換メッキ
によって形成する。
【０００５】本発明によれば、置換メッキによって、バ
ンプの一部を低融点金属（ろう材）で形成することがで
きる。しかも、第１及び第２のろう材層によって、ろう
材を厚付けすることができる。
【０００６】（２）このバンプの形成方法において、前
記置換メッキで、前記金属層の全てを溶解してもよい。
【０００７】これによれば、第１及び第２のろう材層を
一体化して、厚いろう材層を形成することができる。
【０００８】（３）このバンプの形成方法において、前
記置換メッキを複数回行ってもよい。
【０００９】（４）このバンプの形成方法において、前
記ろう材は、スズを含む材料であってもよい。
【００１０】（５）このバンプの形成方法において、前
記金属層を、銅で形成してもよい。
【００１１】（６）このバンプの形成方法において、前
記置換メッキのために触媒を付与することをさらに含ん
でもよい。
【００１２】（７）このバンプの形成方法において、前
記金属層を化学還元メッキによって形成してもよい。
【００１３】（８）このバンプの形成方法において、前
記化学還元メッキのために触媒を付与することをさらに
含んでもよい。
【００１４】（９）このバンプの形成方法において、前
記最表層が前記第１のろう材層となる前記少なくとも一
層を形成する工程は、ニッケル層を形成し、その上に銅
層を形成し、その上に前記第１のろう材層を形成するこ
とを含んでもよい。
【００１５】（１０）このバンプの形成方法において、
前記金属層と前記第２のろう材層を形成する工程は、溶
液への浸漬処理と、前記溶液への浸漬処理終了後に連続
して行われる洗浄工程と、を含んでもよい。
【００１６】（１１）このバンプの形成方法において、
前記洗浄工程を、超音波振動を加えて行ってもよい。
【００１７】（１２）このバンプの形成方法において、
前記パッドとオーバーラップする開口を有するレジスト
層を形成することをさらに含み、前記開口の内側で、前
記最表層が前記第１のろう材層となる前記少なくとも一
層のうち、少なくとも下層部分を形成してもよい。
【００１８】これによれば、開口の大きさに応じたバン
プを形成することができる。
【００１９】（１３）このバンプの形成方法において、
前記開口の内側で、前記金属層と、前記第２のろう材層
をさらに形成してもよい。
【００２０】（１４）このバンプの形成方法において、
前記金属層と前記第２のろう材層を形成した後に、前記
レジスト層を剥離することをさらに含んでもよい。
【００２１】（１５）このバンプの形成方法において、
前記開口の内側で、前記最表層が前記第１のろう材層と
なる前記少なくとも一層のうち、前記第１のろう材層の
直下の層よりもさらに下の層までを形成し、前記第１の
ろう材層の直下の層よりもさらに下の層を形成した後で
あって、前記第１のろう材層の直下の層を形成する前に
前記レジスト層を剥離することをさらに含んでもよい。
【００２２】（１６）このバンプの形成方法において、
前記第１のろう材層の直下の層よりもさらに下の層をニ
ッケルで形成し、前記第１のろう材層の直下の層を銅で
形成してもよい。
【００２３】（１７）このバンプの形成方法において、
前記レジスト層の剥離に、有機溶剤を使用してもよい。
【００２４】（１８）このバンプの形成方法において、
前記レジスト層の剥離を、超音波振動を加えて行っても
よい。
【００２５】（１９）このバンプの形成方法において、
複数の前記パッドであって半導体ウエハに形成されたパ
ッドのそれぞれに、最表層が前記第１のろう材層となる
前記少なくとも一層と、前記金属層と、前記第２のろう
材層を形成してもよい。
【００２６】（２０）このバンプの形成方法において、
複数の前記パッドであって半導体チップに形成されたパ
ッドのそれぞれに、最表層が前記第１のろう材層となる
前記少なくとも一層と、前記金属層と、前記第２のろう
材層を形成してもよい。
【００２７】（２１）本発明に係るフリップチップの製
造方法は、上記方法によって、バンプを形成することを
含む。
【００２８】（２２）本発明に係る半導体装置の製造方
法は、上記方法によって製造されたフリップチップを基
板に実装することを含む。
【００２９】（２３）本発明に係るフリップチップは、
上記方法によって製造されてなる。
【００３０】（２４）本発明に係る半導体装置は、上記
方法によって製造されてなる。
【００３１】（２５）本発明に係る回路基板は、上記フ
リップチップが実装されたものである。
【００３２】（２６）本発明に係る回路基板は、上記半
導体装置が実装されたものである。
【００３３】（２７）本発明に係る電子機器は、上記フ
リップチップを有する。
【００３４】（２８）本発明に係る電子機器は、上記半
導体装置を有する。
【００３５】
【発明の実施の形態】（第１の実施の形態）図１（Ａ）
〜図３（Ｃ）は、本発明を適用した第１の実施の形態に
係るバンプの形成方法を示す図である。バンプは、パッ
ド１２上に形成する。複数のパッド１２が、基板１０に
形成されている。基板１０は、半導体ウエハ（図４参
照）、半導体チップ（図５参照）のいずれであってもよ
い。本実施の形態では、基板１０に複数のパッド１２が
形成されており、全てのパッド１２に同時にバンプを形
成することができる。パッド１２は、アルミニウム（Ａ
ｌ）や銅（Ｃｕ）などで形成される。
【００３６】基板１０には、絶縁膜（パッシベーション
膜）１４が形成されている。絶縁膜１４は、ＳｉＯ2、
ＳｉＮ又はポリイミド樹脂などで形成することができ
る。絶縁膜１４は、各パッド１２の少なくとも一部が露
出するように形成されている。例えば、絶縁膜１４に開
口１６が形成されており、開口１６がパッド１２の表面
とオーバーラップする。その場合、絶縁膜１４は、パッ
ド１２の端部を覆ってもよい。絶縁膜１４の開口１６の
平面形状は、円形、四辺形（正方形又は長方形）のいず
れであってもよい。パッド１２の全体を絶縁膜１４で覆
ってから開口１６を形成する場合、パッド１２上の絶縁
膜１４の残さを、弱フッ酸溶液で溶解するなどの方法で
除去し、必要に応じてパッド１２を水等で洗浄する。そ
して、パッド１２をアルカリ性溶液に浸すなどの方法
で、パッド１２上の酸化膜を除去し、必要に応じてパッ
ド１２を水等で洗浄する。
【００３７】バンプの形成工程では、パッド１２上に少
なくとも一層（本実施の形態では複数の層（金属層１
８，２０，第１のろう材層２８））を形成する。パッド
１２がアルミニウム（Ａｌ）で形成されている場合、図
１（Ａ）に示すように、パッド１２上にジンケート処理
（置換メッキの一種）を施して表面のアルミニウム（Ａ
ｌ）を亜鉛（Ｚｎ）に置換する。こうして、パッド１２
の表面に金属層（亜鉛層）１８を形成する。ダブルジン
ケート処理を行って、緻密な金属層１８を形成してもよ
い。必要に応じてパッド１２（金属層１８）を水等で洗
浄する。
【００３８】図１（Ｂ）に示すように、パッド１２（金
属層１８）上に金属層２０を形成する。金属層２０の形
成には、化学還元メッキを適用することができる。例え
ば、溶液（ニッケルメッキ液）にパッド１２を浸漬し
て、金属層（ニッケル層）２０を形成する。ニッケルメ
ッキは、メッキ速度が速いので処理時間を短縮すること
ができる。化学還元メッキの工程は、メッキ液の撹拌
（例えばエアー撹拌）など公知の技術を含む。そして、
必要に応じて金属層２０を水等で洗浄する。この洗浄で
は、超音波振動を加えて洗浄力を高めてもよい。そし
て、金属層２０上の酸化膜を、硫酸溶液に浸漬するなど
の方法で除去し、必要に応じて金属層２０を水等で洗浄
する。この洗浄でも、超音波振動を加えて洗浄力を高め
てもよい。酸化膜を除去するときに、金属層２０の表面
を荒らすことができれば、その上に形成する金属層２４
との密着性が高まる。金属層２０は、パッド１２の表面
形状（例えば絶縁膜１４からの露出面形状）に応じた形
状を有し、角柱状又は円柱状をなしている。金属層２０
の高さは、例えば１０〜２５μｍ程度である。金属層２
０は、パッド１２（金属層１８）上から絶縁膜１４上に
至るように形成してもよい。
【００３９】図１（Ｃ）に示すように、金属層（例えば
ニッケル層）２０に触媒２２を付与する。触媒２２は、
例えばパラジウムである。パラジウムの付与には、セン
シタイジング−アクチベーション法やキャタリスト−ア
クセレータ法を適用することができる。そして、必要に
応じて金属層２０を水等で洗浄する。ここでは、触媒２
２が除去されないように、超音波振動を加えない方が好
ましい。
【００４０】図２（Ａ）に示すように、金属層２０（触
媒２２）上に金属層（例えば銅層）２４を形成する。金
属層２４は、金属層２０の表面全体に形成する。詳しく
は、金属層２０の上面及び側面に金属層２４を形成す
る。金属層２４は、その上に形成する第１のろう材層２
８よりも厚く形成する。金属層２４の形成には、化学還
元メッキを適用することができる。詳しくは、溶液（銅
メッキ液）に金属層２０（触媒２２）を浸漬して、触媒
２２を核として銅を析出して、金属層（銅層）２４を形
成する。触媒２２が付与されているので、金属層２０，
２４の密着性が高い。必要に応じて金属層２４を水等で
洗浄する。この洗浄では、超音波振動を加えて洗浄力を
高めてもよい。そして、金属層２４上の酸化膜を除去
し、必要に応じて金属層２４を水等で洗浄する。この洗
浄でも、超音波振動を加えて洗浄力を高めてもよい。酸
化膜を除去するときに、金属層２４の表面を荒らすこと
ができれば、その上に形成される第１のろう材層２８と
の密着性が高まる。
【００４１】図２（Ｂ）に示すように、金属層（例えば
銅層）２４に触媒２６を付与する。触媒２６は、例えば
パラジウムである。パラジウムの付与には、センシタイ
ジング−アクチベーション法やキャタリスト−アクセレ
ータ法を適用することができる。必要に応じて金属層２
４を水等で洗浄する。ここでは、触媒２６が除去されな
いように、超音波振動を加えない方が好ましい。
【００４２】図２（Ｃ）に示すように、金属層（銅層）
２４に、第１のろう材層２８を形成する。第１のろう材
層２８は、低融点金属で形成する。低融点金属として、
ろう材（例えばスズ又はスズを含む材料（スズ−鉛合金
等））を使用する。第１のろう材層２８の形成には、置
換メッキを適用する。すなわち、金属層（銅層）２４を
溶液に浸漬し、金属層（銅層）２４の表面を、ろう材に
置換して第１のろう材層２８を形成する。置換メッキを
適用するので、あるいはそれに加えて触媒２６を付与す
るので、金属層２４と第１のろう材層２８の密着性が高
い。また、置換メッキを適用するので、金属層２４の厚
みが減少する。本実施の形態では、置換メッキを行う前
に金属層２４を、第１のろう材層２８よりも厚く形成し
ておく。例えば、第１のろう材層２８を１〜２μｍ程度
で形成する場合には、それを超える厚みで金属層２４を
形成しておく。こうすることで、第１のろう材層２８の
形成（置換メッキ）が完了する前に、その下地（金属層
２４）が無くなってしまうことを避けることができる。
必要に応じて、第１のろう材層２８を水等で洗浄し、乾
燥させる。洗浄では、超音波振動を加えて洗浄力を高め
てもよい。
【００４３】以上の工程により、パッド１２上に少なく
とも一層（本実施の形態では複数の層（金属層１８，２
０，第１のろう材層２８））を形成する。この少なくと
も一層の最表層は、第１のろう材層２８である。
【００４４】図２（Ｄ）に示すように、第１のろう材層
２８に触媒３０を付与する。触媒３０は、例えばパラジ
ウムである。パラジウムの付与には、センシタイジング
−アクチベーション法やキャタリスト−アクセレータ法
を適用することができる。このパラジウム付与工程は材
料種により省略することが可能である。必要に応じて第
１のろう材層２８を水等で洗浄する。ここでは、触媒３
０が除去されないように、超音波振動を加えない方が好
ましい。
【００４５】図３（Ａ）に示すように、第１のろう材層
２８（触媒３０）上に金属層（例えば銅層）３２を形成
する。金属層３２は、第１のろう材層２８の表面全体に
形成する。詳しくは、第１のろう材層２８の上面及び側
面に金属層３２を形成する。金属層３２は、次に行われ
る置換メッキによって置換される厚み（あるいは第２の
ろう材層３６）と同等かそれよりも薄く形成する。例え
ば、金属層３２を、１〜２μｍ程度又はそれよりも薄く
形成する。金属層３２の形成には、化学還元メッキを適
用することができる。詳しくは、溶液（銅メッキ液）に
金属層３２（触媒３０）を浸漬して、触媒３０を核とし
て銅を析出して、金属層（銅層）３２を形成する。触媒
３０が付与されているので、第１のろう材層２８と金属
層３２の密着性が高い。必要に応じて金属層３２を水等
で洗浄する。この洗浄では、超音波振動を加えて洗浄力
を高めてもよい。そして、金属層３２上の酸化膜を除去
し、必要に応じて金属層３２を水等で洗浄する。この洗
浄でも、超音波振動を加えて洗浄力を高めてもよい。酸
化膜を除去するときに、金属層３２の表面を荒らすこと
ができれば、その上に形成される第２のろう材層３６と
の密着性が高まる。
【００４６】図３（Ｂ）に示すように、金属層３２に触
媒３４を付与する。触媒３４は、例えばパラジウムであ
る。パラジウムの付与には、センシタイジング−アクチ
ベーション法やキャタリスト−アクセレータ法を適用す
ることができる。必要に応じて金属層３２を水等で洗浄
する。ここでは、触媒３４が除去されないように、超音
波振動を加えない方が好ましい。
【００４７】図３（Ｃ）に示すように、金属層（銅層）
３２に、第２のろう材層３６を形成する。第２のろう材
層３６は、低融点金属で形成する。低融点金属として、
ろう材（例えばスズ又はスズを含む材料（スズ−鉛合金
等））を使用する。第２のろう材層３６の形成には、置
換メッキを適用する。すなわち、金属層（銅層）３２を
溶液に浸漬し、素地となる金属層（銅層）３２の表面
を、ろう材に置換して第２のろう材層３６を形成する。
【００４８】本実施の形態では、金属層３２の全てを溶
解してろう材を析出する。すなわち、金属層３２の全て
をろう材で置換する。こうすることで、金属層３２の下
に形成されていた第１のろう材層２８上に、第２のろう
材層３６を形成することができる。第１及び第２のろう
材層２８，３６のそれぞれを１〜２μｍ程度で形成すれ
ば、合計２〜４μｍ程度のろう材層を形成することがで
きる。なお、本発明は、金属層３２の一部が残るように
置換メッキを行うことを妨げるものではない。必要に応
じて、第２のろう材層３６を水等で洗浄し、乾燥させ
る。洗浄では、超音波振動を加えて洗浄力を高めてもよ
い。また、さらに厚いろう材層を形成するには、素地と
なる金属層を形成し、これをろう材に置換する置換メッ
キを複数回行えばよい。
【００４９】こうして、バンプを形成することができ
る。バンプの高さは、例えば１５〜３０μｍ程度であ
る。本実施の形態によれば、置換メッキを適用すること
で、バンプの一部（表面層）を、低融点金属（ろう材）
で形成することができる。しかも、第１及び第２のろう
材層２８，３６によって、ろう材を厚付けすることがで
きる。
【００５０】バンプは、少なくとも一層（本実施の形態
では金属層（亜鉛層）１８，金属層（ニッケル層）２
０，金属層（銅層）２４，第１のろう材層２８）と、第
２のろう材層３６とを有する。金属層（ニッケル層）２
０と金属層（銅層）２４の間には、触媒（パラジウム）
２２が残っていてもよい。また、金属層（銅層）２４と
第１のろう材層２８との間に、触媒（パラジウム）２６
が残っていてもよい。さらに、第１及び第２のろう材層
２８，３６からなる厚付けろう材層にも、触媒（パラジ
ウム）３０が残っていてもよい。第１及び第２のろう材
層２８，３６間に、金属層（銅層）３２が残る場合、ろ
う材と金属（銅）の合金が形成されてもよい。
【００５１】図４には、上述した工程により形成された
複数のバンプ３８を有する半導体ウエハ４０が示されて
いる。図５には、上述した工程により形成されたか、あ
るいは図４に示す半導体ウエハ４０をダイシングして得
られた複数のバンプ３８を有する半導体チップ４２が示
されている。半導体チップ４２はフリップチップであ
る。上述したバンプの形成方法を、半導体装置の製造方
法の一部とすることができる。
【００５２】（第２の実施の形態）図６（Ａ）〜図９
（Ｃ）は、本発明を適用した第２の実施の形態に係るバ
ンプの形成方法を説明する図である。なお、以下の説明
で、第１の実施の形態で使用した符号と同じ符号を使用
した構成要素には、第１の実施の形態で説明した内容が
該当する。本実施の形態では、図６（Ａ）に示すよう
に、レジスト層５０を形成する。レジスト層５０は、基
板（例えば半導体ウエハ又は半導体チップ）１０におけ
るパッド１２が形成された側に形成する。図６（Ａ）に
示す例では、絶縁膜１４上にレジスト層５０を形成す
る。絶縁膜１４は、パッド１２を覆っている。
【００５３】レジスト層５０には、貫通穴５２を形成す
る。貫通穴５２は、パッド１２とオーバーラップするよ
うに形成する。フォトリソグラフィ技術を適用して貫通
穴５２を形成してもよい。貫通穴５２は、パッド１２の
外周を超えない形状で形成する。貫通穴５２は、パッド
１２に対して垂直に立ち上がる壁面にて形成する。こう
することで、垂直に立ち上がるバンプを形成することが
できる。なお、貫通穴５２の平面形状は、円形又は四辺
形（例えば正方形又は長方形）のいずれであってもよ
い。
【００５４】図６（Ｂ）に示すように、レジスト層５０
をマスクとして、絶縁膜１４における貫通穴５２内の部
分を除去して開口１６を形成し、パッド１２の少なくと
も一部を露出させる。絶縁膜１４の一部は、エッチング
によって除去することができる。異方性のエッチングを
適用して、絶縁膜１４の表面から垂直にエッチングを進
行させてもよい。貫通穴５２の壁面と、絶縁膜１４の開
口１６の壁面とが面一になっていてもよい。変形例とし
て、レジスト層５０を形成する前に絶縁膜１４に開口１
６が形成されている場合には、この工程は不要である。
【００５５】図６（Ｃ）に示すように、パッド１２の表
面に金属層（亜鉛層）１８を形成する（第１の実施の形
態参照）。そして、図６（Ｄ）に示すように、パッド１
２（金属層１８）上に金属層（例えばニッケル層）５４
を形成する。その方法には、第１の実施の形態で説明し
た金属層２０の形成方法を適用することができる（図１
（Ｂ）参照）。ただし、金属層５４は、レジスト層５０
の貫通穴５２内に形成される。したがって、金属層５４
の横方向への拡がりを抑えることができる。すなわち、
金属層５４を、幅に対して高さの比率が大きい形状を有
するように形成することができる。
【００５６】図７（Ａ）に示すように、金属層（例えば
ニッケル層）５４に触媒５６を付与する。その方法に
は、第１の実施の形態で説明した触媒２２の付与方法を
適用することができる（図１（Ｃ）参照）。ただし、触
媒５６は、レジスト層５０の貫通穴５２内（すなわち金
属層５４の上面）に形成される。
【００５７】図７（Ｂ）に示すように、金属層５４（触
媒５６）上に金属層（例えば銅層）５８を形成する。そ
の方法には、第１の実施の形態で説明した金属層２４の
形成方法を適用することができる（図２（Ａ）参照）。
ただし、金属層５８は、レジスト層５０の貫通穴５２内
に形成される。したがって、金属層５８の横方向への拡
がりを抑えることができる。すなわち、金属層５８を、
幅に対して高さの比率が大きい形状を有するように形成
することができる。
【００５８】図７（Ｃ）に示すように、金属層（例えば
銅層）５８に触媒６０を形成する。その方法には、第１
の実施の形態で説明した触媒２６の付与方法を適用する
ことができる（図２（Ｂ）参照）。ただし、触媒６０
は、レジスト層５０の貫通穴５２内（すなわち金属層５
８の上面）に形成される。
【００５９】図８（Ａ）に示すように、金属層（例えば
銅層）５８に第１のろう材層６２を形成する。その方法
には、第１の実施の形態で説明した第１のろう材層２８
の形成方法を適用することができる（図２（Ｃ）参
照）。ただし、第１のろう材層６２は、レジスト層５０
の貫通穴５２内に形成される。したがって、第１のろう
材層６２の横方向への拡がりを抑えることができる。す
なわち、第１のろう材層６２を、幅に対して高さの比率
が大きい形状を有するように形成することができる。
【００６０】図８（Ｂ）に示すように、第１のろう材層
６２に触媒６４を形成する。その方法には、第１の実施
の形態で説明した触媒３０の付与方法を適用することが
できる（図２（Ｄ）参照）。ただし、触媒６４は、レジ
スト層５０の貫通穴５２内（すなわち第１のろう材層６
２の上面）に形成される。
【００６１】図８（Ｃ）に示すように、第１のろう材層
６２（触媒６４）上に金属層（例えば銅層）６６を形成
する。その方法には、第１の実施の形態で説明した金属
層３２の形成方法を適用することができる（図３（Ａ）
参照）。ただし、金属層６６は、レジスト層５０の貫通
穴５２内に形成される。したがって、金属層６６の横方
向への拡がりを抑えることができる。すなわち、金属層
６６を、幅に対して高さの比率が大きい形状を有するよ
うに形成することができる。
【００６２】図９（Ａ）に示すように、金属層（例えば
銅層）６６に触媒６８を形成する。その方法には、第１
の実施の形態で説明した触媒３４の付与方法を適用する
ことができる（図３（Ｂ）参照）。ただし、触媒６８
は、レジスト層５０の貫通穴５２内（すなわち金属層６
６の上面）に形成される。
【００６３】図９（Ｂ）に示すように、金属層（例えば
銅層）６６に第２のろう材層７０を形成する。その方法
には、第１の実施の形態で説明した第２のろう材層３６
の形成方法を適用することができる（図３（Ｃ）参
照）。ただし、第２のろう材層７０は、レジスト層５０
の貫通穴５２内に形成される。したがって、第２のろう
材層７０の横方向への拡がりを抑えることができる。す
なわち、第２のろう材層７０を、幅に対して高さの比率
が大きい形状を有するように形成することができる。
【００６４】上記工程において、第１の実施の形態で説
明した洗浄工程（超音波振動の印加を含む）を導入して
もよい。レジスト層５０の貫通穴５２の壁面と、金属層
５４，５８、第１及び第２のろう材層６２，７０との間
に隙間が形成され、化学還元メッキ又は置換メッキの溶
液が入り込んでも、洗浄により溶液を除去することがで
きる。
【００６５】図９（Ｃ）に示すように、レジスト層５０
を除去する。その除去に、有機溶剤（例えばモノエタノ
ールアミン７０％とジメチルスルホキシド３０％）を使
用すれば、金属層５４，５８、第１及び第２のろう材層
６２，７０に対するダメージを与えない。レジスト層５
０を除去するときに、超音波振動を印加してもよい。
【００６６】以上の工程により、パッド１２上にバンプ
を形成することができる。本実施の形態では、レジスト
層５０の貫通穴５２内にバンプを形成するので、狭ピッ
チのストレートバンプを形成することが可能である。
【００６７】なお、本実施の形態では、レジスト層５０
の剥離を、第２のろう材層７０を形成した後に行った
が、第１のろう材層６２の直下の層よりもさらに下の層
（例えばニッケルからなる金属層５４）を形成した後で
あって、第１のろう材層６２の直下の層（銅からなる金
属層５８）を形成する前にレジスト層５０を剥離しても
よい。こうすることで、金属層５４の上面のみならず側
面（レジスト５０で覆われていた面）にも、金属層５８
を形成することができる。そして、金属層５４の側方に
も第１及び第２のろう材層６２，７０を形成することが
できる。すなわち、上述した実施の形態では、金属層５
４の上端面にのみ形成された層が、この変形例では、金
属層５４の側方にも形成される。
【００６８】図１０（Ａ）〜図１０（Ｂ）は、第２の実
施の形態の変形例を説明する図である。この変形例で
は、絶縁膜８０が、パッド１２の上方で、薄い部分（厚
みｔ1）と、厚い部分（厚みｔ2）とを有するように形成
されている。詳しくは、パッド１２の中央部上には、絶
縁膜８０の薄い部分が形成され、パッド１２の端部上に
は、絶縁膜８０の厚い部分が形成されている。例えば、
第１の絶縁膜８２を形成し、パッド１２上で第１の絶縁
膜８２に開口を形成し、さらに第２の絶縁膜８４を、第
１の絶縁膜８２及びパッド１２（第１の絶縁膜８２の開
口内）を覆うように形成することで、このような絶縁膜
８０を形成することができる。
【００６９】図１０（Ｂ）に示すように、絶縁膜８０
に、上述した貫通穴５２を有するレジスト層５０を形成
し、絶縁膜８０をエッチングする。絶縁膜８０が上述し
た形状を有するので、等方性エッチングを行っても、パ
ッド１２の端部に絶縁膜８０（その厚い部分の一部）を
残すことができる。また、図１０（Ａ）に示すように、
絶縁膜８０の薄い部分の大きさ（直径又は対角線長さ
等）が、レジスト層５０の貫通穴５２の大きさ（直径又
は対角線長さ等）よりも小さければ、図１０（Ｂ）に示
すように、貫通穴５２の内側に突出する部分８６を残す
ことができる。この場合、その後にバンプを形成する
と、バンプの一部が、絶縁膜８０の一部分８６の上に載
るようになる。そして、パッド１２は、絶縁膜８０の一
部分８６及びバンプによって完全に覆われて保護され
る。
【００７０】（その他の実施の形態）図１１は、本発明
を適用した実施の形態に係る半導体装置を示す図であ
る。半導体装置は、図５に示すバンプ３８を有する半導
体チップ（フリップチップ）４２と、配線パターン８８
が形成された基板９０と、複数の外部端子９２と、を含
む。なお、半導体チップ４２は、基板９０にフェースダ
ウンボンディングされ、半導体チップ４２と基板９０と
の間には、アンダーフィル材（樹脂）９４が充填されて
いる。
【００７１】図１２は、本発明の実施の形態に係る半導
体装置の一例を示す図である。この例では、ＣＯＦ（Ch
ip On Film）の形態が適用された半導体装置１００が、
液晶パネル１２０に取り付けられている。半導体装置１
００は、上述した半導体チップ４２及び基板（フィルム
又はフレキシブル基板）１１０を有する。液晶パネル１
２０を電子機器ということもできる。図１３に示す回路
基板２００には、本発明の実施の形態に係るフリップチ
ップ又は半導体装置が実装されている。本発明の実施の
形態に係るフリップチップ又は半導体装置を有する電子
機器として、図１４にはノート型パーソナルコンピュー
タ３００が示され、図１５には携帯電話４００が示され
ている。
【００７２】本発明は、上述した実施の形態に限定され
るものではなく、種々の変形が可能である。例えば、本
発明は、実施の形態で説明した構成と実質的に同一の構
成（例えば、機能、方法及び結果が同一の構成、あるい
は目的及び結果が同一の構成）を含む。また、本発明
は、実施の形態で説明した構成の本質的でない部分を置
き換えた構成を含む。また、本発明は、実施の形態で説
明した構成と同一の作用効果を奏する構成又は同一の目
的を達成することができる構成を含む。また、本発明
は、実施の形態で説明した構成に公知技術を付加した構
成を含む。
【図面の簡単な説明】
【図１】図１（Ａ）〜図１（Ｃ）は、本発明を適用した
第１の実施の形態に係るバンプの形成方法を説明する図
である。
【図２】図２（Ａ）〜図２（Ｄ）は、本発明を適用した
第１の実施の形態に係るバンプの形成方法を説明する図
である。
【図３】図３（Ａ）〜図３（Ｃ）は、本発明を適用した
第１の実施の形態に係るバンプの形成方法を説明する図
である。
【図４】図４は、本発明を適用した第１の実施の形態に
係るバンプが形成された半導体ウエハを示す図である。
【図５】図５は、本発明を適用した第１の実施の形態に
係るバンプが形成された半導体チップを示す図である。
【図６】図６（Ａ）〜図６（Ｄ）は、本発明を適用した
第２の実施の形態に係るバンプの形成方法を説明する図
である。
【図７】図７（Ａ）〜図７（Ｃ）は、本発明を適用した
第２の実施の形態に係るバンプの形成方法を説明する図
である。
【図８】図８（Ａ）〜図８（Ｃ）は、本発明を適用した
第２の実施の形態に係るバンプの形成方法を説明する図
である。
【図９】図９（Ａ）〜図９（Ｃ）は、本発明を適用した
第２の実施の形態に係るバンプの形成方法を説明する図
である。
【図１０】図１０（Ａ）〜図１０（Ｂ）は、本発明を適
用した第２の実施の形態に係るバンプの形成方法の変形
例を説明する図である。
【図１１】図１１は、本発明を適用した実施の形態に係
る半導体装置を示す図である。
【図１２】図１２は、本発明を適用した実施の形態に係
る半導体装置を示す図である。
【図１３】図１３は、本発明を適用した実施の形態に係
る回路基板を示す図である。
【図１４】図１４は、本発明を適用した実施の形態に係
る電子機器を示す図である。
【図１５】図１５は、本発明を適用した実施の形態に係
る電子機器を示す図である。
【符号の説明】
１０ 基板 １２ パッド ２８ 第１のろう材層 ３０ 触媒 ３２ 金属層 ３４ 触媒 ３６ 第２のろう材層 ３８ バンプ ４０ 半導体ウエハ ４２ 半導体チップ ５０ レジスト層 ５２ 貫通穴 ６２ 第１のろう材層 ６４ 触媒 ６６ 金属層 ６８ 触媒 ７０ 第２のろう材層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 岩垂 武志 長野県諏訪市大和３丁目３番５号 セイコ ーエプソン株式会社内

Claims (28)

    【特許請求の範囲】
  1. 【請求項１】 パッド上に最表層が第１のろう材層とな
    るように少なくとも一層を形成し、前記第１のろう材層
    上に金属層を形成し、前記金属層上に第２のろう材層を
    形成することを含み、 前記第２のろう材層を、素地となる前記金属層を溶解し
    てろう材を析出する置換メッキによって形成するバンプ
    の形成方法。
  2. 【請求項２】 請求項１記載のバンプの形成方法におい
    て、 前記置換メッキで、前記金属層の全てを溶解するバンプ
    の形成方法。
  3. 【請求項３】 請求項１又は請求項２記載のバンプの形
    成方法において、 前記置換メッキを複数回行うバンプの形成方法。
  4. 【請求項４】 請求項１から請求項３のいずれかに記載
    のバンプの形成方法において、 前記ろう材は、スズを含む材料であるバンプの形成方
    法。
  5. 【請求項５】 請求項１から請求項４のいずれかに記載
    のバンプの形成方法において、 前記金属層を、銅で形成するバンプの形成方法。
  6. 【請求項６】 請求項１から請求項５のいずれかに記載
    のバンプの形成方法において、 前記置換メッキのために触媒を付与することをさらに含
    むバンプの形成方法。
  7. 【請求項７】 請求項１から請求項６のいずれかに記載
    のバンプの形成方法において、 前記金属層を化学還元メッキによって形成するバンプの
    形成方法。
  8. 【請求項８】 請求項７記載のバンプの形成方法におい
    て、 前記化学還元メッキのために触媒を付与することをさら
    に含むバンプの形成方法。
  9. 【請求項９】 請求項１から請求項８のいずれかに記載
    のバンプの形成方法において、 前記最表層が前記第１のろう材層となる前記少なくとも
    一層を形成する工程は、ニッケル層を形成し、その上に
    銅層を形成し、その上に前記第１のろう材層を形成する
    ことを含むバンプの形成方法。
  10. 【請求項１０】 請求項１から請求項９のいずれかに記
    載のバンプの形成方法において、 前記金属層と前記第２のろう材層を形成する工程は、溶
    液への浸漬処理と、前記溶液への浸漬処理終了後に連続
    して行われる洗浄工程と、を含むバンプの形成方法。
  11. 【請求項１１】 請求項１０記載のバンプの形成方法に
    おいて、 前記洗浄工程を、超音波振動を加えて行うバンプの形成
    方法。
  12. 【請求項１２】 請求項１から請求項１１のいずれかに
    記載のバンプの形成方法において、 前記パッドとオーバーラップする開口を有するレジスト
    層を形成することをさらに含み、 前記開口の内側で、前記最表層が前記第１のろう材層と
    なる前記少なくとも一層のうち、少なくとも下層部分を
    形成するバンプの形成方法。
  13. 【請求項１３】 請求項１２記載のバンプの形成方法に
    おいて、 前記開口の内側で、前記金属層と、前記第２のろう材層
    をさらに形成するバンプの形成方法。
  14. 【請求項１４】 請求項１３記載のバンプの形成方法に
    おいて、 前記金属層と前記第２のろう材層を形成した後に、前記
    レジスト層を剥離することをさらに含むバンプの形成方
    法。
  15. 【請求項１５】 請求項１２記載のバンプの形成方法に
    おいて、 前記開口の内側で、前記最表層が前記第１のろう材層と
    なる前記少なくとも一層のうち、前記第１のろう材層の
    直下の層よりもさらに下の層までを形成し、 前記第１のろう材層の直下の層よりもさらに下の層を形
    成した後であって、前記第１のろう材層の直下の層を形
    成する前に前記レジスト層を剥離することをさらに含む
    バンプの形成方法。
  16. 【請求項１６】 請求項１５記載のバンプの形成方法に
    おいて、 前記第１のろう材層の直下の層よりもさらに下の層をニ
    ッケルで形成し、前記第１のろう材層の直下の層を銅で
    形成するバンプの形成方法。
  17. 【請求項１７】 請求項１４から請求項１６のいずれか
    に記載のバンプの形成方法において、 前記レジスト層の剥離に、有機溶剤を使用するバンプの
    形成方法。
  18. 【請求項１８】 請求項１４から請求項１７のいずれか
    に記載のバンプの形成方法において、 前記レジスト層の剥離を、超音波振動を加えて行うバン
    プの形成方法。
  19. 【請求項１９】 請求項１から請求項１８のいずれかに
    記載のバンプの形成方法において、 複数の前記パッドであって半導体ウエハに形成されたパ
    ッドのそれぞれに、最表層が前記第１のろう材層となる
    前記少なくとも一層と、前記金属層と、前記第２のろう
    材層を形成するバンプの形成方法。
  20. 【請求項２０】 請求項１から請求項１８のいずれかに
    記載のバンプの形成方法において、 複数の前記パッドであって半導体チップに形成されたパ
    ッドのそれぞれに、最表層が前記第１のろう材層となる
    前記少なくとも一層と、前記金属層と、前記第２のろう
    材層を形成するバンプの形成方法。
  21. 【請求項２１】 請求項１９又は請求項２０記載の方法
    によって、バンプを形成することを含むフリップチップ
    の製造方法。
  22. 【請求項２２】 請求項２１記載の方法によって製造さ
    れたフリップチップを基板に実装することを含む半導体
    装置の製造方法。
  23. 【請求項２３】 請求項２１記載の方法によって製造さ
    れてなるフリップチップ。
  24. 【請求項２４】 請求項２２記載の方法によって製造さ
    れてなる半導体装置。
  25. 【請求項２５】 請求項２３記載のフリップチップが実
    装された回路基板。
  26. 【請求項２６】 請求項２４記載の半導体装置が実装さ
    れた回路基板。
  27. 【請求項２７】 請求項２３記載のフリップチップを有
    する電子機器。
  28. 【請求項２８】 請求項２４記載の半導体装置を有する
    電子機器。
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* Cited by examiner, † Cited by third party
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US7355286B2 (en) 2006-03-29 2008-04-08 Hynix Semiconductor Inc. Flip chip bonded package applicable to fine pitch technology

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