JP2003131754A - 動作周波数切替え方式 - Google Patents
動作周波数切替え方式Info
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- JP2003131754A JP2003131754A JP2001327107A JP2001327107A JP2003131754A JP 2003131754 A JP2003131754 A JP 2003131754A JP 2001327107 A JP2001327107 A JP 2001327107A JP 2001327107 A JP2001327107 A JP 2001327107A JP 2003131754 A JP2003131754 A JP 2003131754A
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- Japan
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- pll
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- processor
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Abstract
(57)【要約】
【課題】高速なクロックを生成する為にＰＬＬを使用す
るが、その周波数を変更中にＩ／Ｏインターフェースは
データ処理を行いつづけているが、プロセッサが停止し
ている為、データ転送が行えず、周波数の設定が終了
し、プロセッサクロック供給が再開したとしてもＩ／Ｏ
インターフェースは停止したままとなり、プロセッサの
正常動作を保障することができない。 【解決手段】周波数変更中を示すフラグを設け、ＰＬＬ
の動作周波数変更時にはこのフラグの情報を更新し、Ｉ
／Ｏインターフェースへのクロック供給を停止する。ク
ロック供給が停止したＩ／Ｏインターフェースはデータ
処理を行えない為、データバッファが溢れることも無
く、ＰＬＬの周波数変更終了後にプロセッサコアが復帰
し、Ｉ／Ｏインターフェースもクロック供給が再開され
データの処理を行うことができる。
るが、その周波数を変更中にＩ／Ｏインターフェースは
データ処理を行いつづけているが、プロセッサが停止し
ている為、データ転送が行えず、周波数の設定が終了
し、プロセッサクロック供給が再開したとしてもＩ／Ｏ
インターフェースは停止したままとなり、プロセッサの
正常動作を保障することができない。 【解決手段】周波数変更中を示すフラグを設け、ＰＬＬ
の動作周波数変更時にはこのフラグの情報を更新し、Ｉ
／Ｏインターフェースへのクロック供給を停止する。ク
ロック供給が停止したＩ／Ｏインターフェースはデータ
処理を行えない為、データバッファが溢れることも無
く、ＰＬＬの周波数変更終了後にプロセッサコアが復帰
し、Ｉ／Ｏインターフェースもクロック供給が再開され
データの処理を行うことができる。
Description
【０００１】
【発明の属する技術分野】本発明はプロセッサのクロッ
クを生成するＰＬＬをプロセッサ内部に持ち、周波数を
動的に変更することができるマイクロプロセッサに関す
る。
クを生成するＰＬＬをプロセッサ内部に持ち、周波数を
動的に変更することができるマイクロプロセッサに関す
る。
【０００２】
【従来の技術】従来、外部から入力されたクロックより
も高い周波数で動作する為にプロセッサ内部にＰＬＬを
設けて、高速動作を実現している。このＰＬＬの周波数
設定はプロセッサ全体が非動作状態の場合に行ってお
り、これはプログラムの実行中ではＰＬＬが正しい周波
数を生成できていない為動作が不安定になり場合によっ
ては誤動作を招きプロセッサが停止してしまうことを意
味している。
も高い周波数で動作する為にプロセッサ内部にＰＬＬを
設けて、高速動作を実現している。このＰＬＬの周波数
設定はプロセッサ全体が非動作状態の場合に行ってお
り、これはプログラムの実行中ではＰＬＬが正しい周波
数を生成できていない為動作が不安定になり場合によっ
ては誤動作を招きプロセッサが停止してしまうことを意
味している。
【０００３】そこでプロセッサが誤動作を行わないよう
にする為、ＰＬＬの周波数変更を行う場合はプロセッサ
に対してリセットをかけ動作しないようにすることが行
われている。プロセッサがリセット期間中であれば誤動
作を起こすことは無いが、それまで保持していたデータ
は保障することはできない。
にする為、ＰＬＬの周波数変更を行う場合はプロセッサ
に対してリセットをかけ動作しないようにすることが行
われている。プロセッサがリセット期間中であれば誤動
作を起こすことは無いが、それまで保持していたデータ
は保障することはできない。
【０００４】データの保障を行う為、プロセッサの状態
を別の記憶素子に退避し、その間にプロセッサをリセッ
ト状態にしてＰＬＬの周波数変更を行うことが行われる
こともある。プロセッサがリセット期間中であればＩ／
Ｏインターフェースも停止している為、データの送受信
を行うことは無い。そのデータの退避、復帰回路を新規
に設け、それらを格納する領域も別途用意している。
を別の記憶素子に退避し、その間にプロセッサをリセッ
ト状態にしてＰＬＬの周波数変更を行うことが行われる
こともある。プロセッサがリセット期間中であればＩ／
Ｏインターフェースも停止している為、データの送受信
を行うことは無い。そのデータの退避、復帰回路を新規
に設け、それらを格納する領域も別途用意している。
【０００５】関連技術として、特開平５−８８７７５号
公報に記載の技術は、通常動作する高周波数と待機状態
である低周波数の切り替えを行う為の技術である。ＰＬ
Ｌの周波数が、高周波から低周波、もしくは低周波から
高周波へ移行をする際、全てのレジスタの内容を退避
し、プロセッサにリセットをかけて周波数変更を行う。
周波数の変更が終了した時点で退避したレジスタの内容
を復帰させ動作の保障を行っている。
公報に記載の技術は、通常動作する高周波数と待機状態
である低周波数の切り替えを行う為の技術である。ＰＬ
Ｌの周波数が、高周波から低周波、もしくは低周波から
高周波へ移行をする際、全てのレジスタの内容を退避
し、プロセッサにリセットをかけて周波数変更を行う。
周波数の変更が終了した時点で退避したレジスタの内容
を復帰させ動作の保障を行っている。
【０００６】また、特開平５−９４２２６号公報に記載
の技術は、使用するアプリケーションによってプロセッ
サ内部の周波数切り替えを行う為の技術である。ＰＬＬ
の周波数を変更する際、然レジスタの内容を別の記憶素
子へ退避し、プロセッサにリセットをかけて周波数変更
を行う。周波数の変更が終了し、リセットを解除した時
点で、退避したレジスタの内容を復帰させることで動作
の保障を行っている。
の技術は、使用するアプリケーションによってプロセッ
サ内部の周波数切り替えを行う為の技術である。ＰＬＬ
の周波数を変更する際、然レジスタの内容を別の記憶素
子へ退避し、プロセッサにリセットをかけて周波数変更
を行う。周波数の変更が終了し、リセットを解除した時
点で、退避したレジスタの内容を復帰させることで動作
の保障を行っている。
【０００７】
【発明が解決しようとする課題】ＰＬＬで生成したクロ
ック以外で動作している部分、例えばＩ／Ｏインターフ
ェースがＰＬＬの周波数変更開始からロックするまでの
期間にデータを送受信することで、プロセッサコアに対
してデータ転送要求を出してしまうことがある。しか
し、プロセッサはＰＬＬからクロックが供給されていな
い為これに対して応答をすることができず、結果要求を
出したＩ／Ｏインターフェースは自身のデータバッファ
が溢れて停止してしまう。その為、従来技術ではプロセ
ッサが非動作状態、つまりリセット期間中にＰＬＬの周
波数変更を行っていた。
ック以外で動作している部分、例えばＩ／Ｏインターフ
ェースがＰＬＬの周波数変更開始からロックするまでの
期間にデータを送受信することで、プロセッサコアに対
してデータ転送要求を出してしまうことがある。しか
し、プロセッサはＰＬＬからクロックが供給されていな
い為これに対して応答をすることができず、結果要求を
出したＩ／Ｏインターフェースは自身のデータバッファ
が溢れて停止してしまう。その為、従来技術ではプロセ
ッサが非動作状態、つまりリセット期間中にＰＬＬの周
波数変更を行っていた。
【０００８】本発明は上記のような課題を解決する為に
なされたもので、プロセッサの状態を保持する回路を設
け、リセット期間中に限ったＰＬＬの周波数変更ではな
く、プロセッサがプログラム実行中であっても動作を保
障してＰＬＬの周波数変更を行うことのできる技術を提
供する。
なされたもので、プロセッサの状態を保持する回路を設
け、リセット期間中に限ったＰＬＬの周波数変更ではな
く、プロセッサがプログラム実行中であっても動作を保
障してＰＬＬの周波数変更を行うことのできる技術を提
供する。
【０００９】
【課題を解決するための手段】この発明に係るマイクロ
プロセッサは、プロセッサコアと、このプロセッサコア
に動作クロックを供給することのできるＰＬＬと、ＰＬ
Ｌで供給したクロックとは別のクロックで動作するＩ／
Ｏインターフェースを有するデータ処理装置において、
前記プロセッサコアの動作周波数を変更する手段と、Ｐ
ＬＬの周波数変更中であることを示す手段と、ＰＬＬ変
更中であった場合にプロセッサコアの動作クロック以外
のクロックをＰＬＬの周波数変更中であるフラグによっ
て停止することのできる手段を具備し、マイクロプロセ
ッサ動作中であってもクロック周波数を変更可能である
ことを特徴とする。
プロセッサは、プロセッサコアと、このプロセッサコア
に動作クロックを供給することのできるＰＬＬと、ＰＬ
Ｌで供給したクロックとは別のクロックで動作するＩ／
Ｏインターフェースを有するデータ処理装置において、
前記プロセッサコアの動作周波数を変更する手段と、Ｐ
ＬＬの周波数変更中であることを示す手段と、ＰＬＬ変
更中であった場合にプロセッサコアの動作クロック以外
のクロックをＰＬＬの周波数変更中であるフラグによっ
て停止することのできる手段を具備し、マイクロプロセ
ッサ動作中であってもクロック周波数を変更可能である
ことを特徴とする。
【００１０】本発明は、ＰＬＬの周波数変更時にプロセ
ッサコアを動作させるクロックとは独立のクロックに対
して動作を抑制し、データ転送を行わないようにする。
例えば周波数変更が発生した場合、ＰＬＬの周波数変更
中であることをフラグで示す。そのフラグはプロセッサ
コアを動作させるクロックとは別のＩ／Ｏインターフェ
ースのクロックを停止させデータ転送を抑制すること
で、ＰＬＬがロックした後、変更中であることを示すフ
ラグを解除し、Ｉ／Ｏインターフェースへのクロック供
給を再開することでプロセッサの動作を保障することを
可能としている。
ッサコアを動作させるクロックとは独立のクロックに対
して動作を抑制し、データ転送を行わないようにする。
例えば周波数変更が発生した場合、ＰＬＬの周波数変更
中であることをフラグで示す。そのフラグはプロセッサ
コアを動作させるクロックとは別のＩ／Ｏインターフェ
ースのクロックを停止させデータ転送を抑制すること
で、ＰＬＬがロックした後、変更中であることを示すフ
ラグを解除し、Ｉ／Ｏインターフェースへのクロック供
給を再開することでプロセッサの動作を保障することを
可能としている。
【００１１】
【発明の実施の形態】本発明の実施例について図面を参
照して説明する。図１に本発明を適用したマイクロプロ
セッサの構成例を示す。なお簡略化の為、本発明の適用
と直接関連のない部分は省略する。
照して説明する。図１に本発明を適用したマイクロプロ
セッサの構成例を示す。なお簡略化の為、本発明の適用
と直接関連のない部分は省略する。
【００１２】マイクロプロセッサ１００内部にプロセッ
サコア１０１とＩ／Ｏインターフェース１０２、Ｐｈａ
ｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ（以下、ＰＬＬ）１０
３、周波数変更フラグ１０４、ゲーティング回路１０５
を有しており、外部より発振器１０６から基底クロック
２０８を入力する。基底クロック２０８はＰＬＬ１０３
へ入力され、それによってプロセッサクロック２０３を
生成し、プロセッサコア１０１やＩ／Ｏインターフェー
ス１０２へ出力する。また、ＰＬＬ１０３の周波数設定
信号２０１を受け取り、その情報によってＰＬＬ１０３
のクロックを決定する。さらに、ＰＬＬがロックしてい
ない期間を示す信号であるアンロック信号２０２を周波
数変更フラグ１０４へと送りこれでＰＬＬ１０３の状態
を示す。周波数変更フラグ１０４で保持する内容を周波
数変更信号２０４へ出力し、ゲーティング回路１０５で
Ｉ／Ｏクロック２０６をＩ／Ｏインターフェース１０２
へ出力するか制御する。ゲーティッドＩ／Ｏクロック２
０９をＩ／Ｏインターフェース１０２へ入力し、クロッ
クが入力されていれば、それによって外部のＩ／Ｏデー
タ２０７を処理し、ＤＭＡバス２００を通してプロセッ
サコア１０１へデータの転送を行う。
サコア１０１とＩ／Ｏインターフェース１０２、Ｐｈａ
ｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ（以下、ＰＬＬ）１０
３、周波数変更フラグ１０４、ゲーティング回路１０５
を有しており、外部より発振器１０６から基底クロック
２０８を入力する。基底クロック２０８はＰＬＬ１０３
へ入力され、それによってプロセッサクロック２０３を
生成し、プロセッサコア１０１やＩ／Ｏインターフェー
ス１０２へ出力する。また、ＰＬＬ１０３の周波数設定
信号２０１を受け取り、その情報によってＰＬＬ１０３
のクロックを決定する。さらに、ＰＬＬがロックしてい
ない期間を示す信号であるアンロック信号２０２を周波
数変更フラグ１０４へと送りこれでＰＬＬ１０３の状態
を示す。周波数変更フラグ１０４で保持する内容を周波
数変更信号２０４へ出力し、ゲーティング回路１０５で
Ｉ／Ｏクロック２０６をＩ／Ｏインターフェース１０２
へ出力するか制御する。ゲーティッドＩ／Ｏクロック２
０９をＩ／Ｏインターフェース１０２へ入力し、クロッ
クが入力されていれば、それによって外部のＩ／Ｏデー
タ２０７を処理し、ＤＭＡバス２００を通してプロセッ
サコア１０１へデータの転送を行う。
【００１３】周波数変更が生じた場合、周波数設定２０
１がＰＬＬ１０３へ入力され、それに応じてＰＬＬ１０
３は発振を停止しアンロック期間を示すアンロック信号
２０２を出力する。アンロック信号２０２の情報を周波
数変更フラグ１０４で保持し、プロセッサクロック２０
３以外のクロックをゲーティング回路１０５で停止す
る。それによって、Ｉ／Ｏインターフェースでのデータ
処理が停止する。ＰＬＬ１０３がロックした場合、コア
クロック２０３を出力し、同時にアンロック信号２０２
を解除する。周波数変更フラグ１０４は情報を更新し、
Ｉ／Ｏインターフェース１０２へのクロック供給を再開
し、Ｉ／Ｏデータ２０７の処理を再開しプロセッサコア
１０１へＤＭＡバス２００を通じてデータ転送を行う。
１がＰＬＬ１０３へ入力され、それに応じてＰＬＬ１０
３は発振を停止しアンロック期間を示すアンロック信号
２０２を出力する。アンロック信号２０２の情報を周波
数変更フラグ１０４で保持し、プロセッサクロック２０
３以外のクロックをゲーティング回路１０５で停止す
る。それによって、Ｉ／Ｏインターフェースでのデータ
処理が停止する。ＰＬＬ１０３がロックした場合、コア
クロック２０３を出力し、同時にアンロック信号２０２
を解除する。周波数変更フラグ１０４は情報を更新し、
Ｉ／Ｏインターフェース１０２へのクロック供給を再開
し、Ｉ／Ｏデータ２０７の処理を再開しプロセッサコア
１０１へＤＭＡバス２００を通じてデータ転送を行う。
【００１４】図２は周波数変更の際のタイミングチャー
トを示した図である。周波数を変更する前では、コアク
ロック２０３、ゲーティッドＩ／Ｏクロック２０９は供
給されているが、ＰＬＬ１０３の周波数の変更が始まっ
たとき、周波数変更信号２０４はＬｏｗへ移行する。そ
の信号を受けたゲーティング回路１０５はＩ／Ｏクロッ
ク２０６の出力を停止しゲーティッドＩ／Ｏクロック２
０９のようにクロックの伝播を停止する。ＰＬＬ１０３
の周波数変更が終了しコアクロック２０３の出力を再開
し、周波数変更信号２０４はＨｉｇｈへ移行する。そし
てＩ／Ｏクロック２０６をＩ／Ｏインターフェース１０
２へ供給を再開する。
トを示した図である。周波数を変更する前では、コアク
ロック２０３、ゲーティッドＩ／Ｏクロック２０９は供
給されているが、ＰＬＬ１０３の周波数の変更が始まっ
たとき、周波数変更信号２０４はＬｏｗへ移行する。そ
の信号を受けたゲーティング回路１０５はＩ／Ｏクロッ
ク２０６の出力を停止しゲーティッドＩ／Ｏクロック２
０９のようにクロックの伝播を停止する。ＰＬＬ１０３
の周波数変更が終了しコアクロック２０３の出力を再開
し、周波数変更信号２０４はＨｉｇｈへ移行する。そし
てＩ／Ｏクロック２０６をＩ／Ｏインターフェース１０
２へ供給を再開する。
【００１５】別の実現方法を図３と図４に示す。図３は
ゲーティング回路１０５がマイクロプロセッサ１００の
外部へ設置した場合を示す。基本的な動作は図１と同様
であるが、周波数変更信号２０４は一度プロセッサ外部
へと出力される。出力された周波数変更信号２０４はマ
イクロプロセッサ１００の外部に設けたゲーティング回
路１０５へ入力しゲーティッドＩ／Ｏクロック２０９を
生成し、マイクロプロセッサ１００へ出力する。このよ
うに外部にゲーティング回路１０５を設置することで、
ゲーティング回路１０５へマイクロプロセッサ１００の
内部要因だけでなく、プロセッサ外部要因による条件を
さらに付加することが可能である。
ゲーティング回路１０５がマイクロプロセッサ１００の
外部へ設置した場合を示す。基本的な動作は図１と同様
であるが、周波数変更信号２０４は一度プロセッサ外部
へと出力される。出力された周波数変更信号２０４はマ
イクロプロセッサ１００の外部に設けたゲーティング回
路１０５へ入力しゲーティッドＩ／Ｏクロック２０９を
生成し、マイクロプロセッサ１００へ出力する。このよ
うに外部にゲーティング回路１０５を設置することで、
ゲーティング回路１０５へマイクロプロセッサ１００の
内部要因だけでなく、プロセッサ外部要因による条件を
さらに付加することが可能である。
【００１６】図４はＰＬＬ１０３が出力していたアンロ
ック信号２０２をプロセッサコア１０１が制御する方式
である。これはソフトウェアによって周波数を変更する
場合、まず周波数変更要求信号２１０を出力し、周波数
変更フラグ１０４へ情報を更新する。更新した情報は周
波数変更信号２０４へ出力し、ゲーティング回路１０５
によってＩ／Ｏクロック２０６を制御し、Ｉ／Ｏインタ
ーフェース１０２のデータ処理を停止する。ＰＬＬ１０
３の周波数変更が終了した時点で、プロセッサクロック
２０３が入力されプロセッサコア１０１は正しく変更が
終了したかを確認した後、周波数変更フラグ１０４の情
報を更新し、停止していたＩ／Ｏクロック２０６の供給
をゲーティッドＩ／Ｏクロック２０９へ再開し、Ｉ／Ｏ
インターフェース１０２がデータ処理を行える状態にす
る。
ック信号２０２をプロセッサコア１０１が制御する方式
である。これはソフトウェアによって周波数を変更する
場合、まず周波数変更要求信号２１０を出力し、周波数
変更フラグ１０４へ情報を更新する。更新した情報は周
波数変更信号２０４へ出力し、ゲーティング回路１０５
によってＩ／Ｏクロック２０６を制御し、Ｉ／Ｏインタ
ーフェース１０２のデータ処理を停止する。ＰＬＬ１０
３の周波数変更が終了した時点で、プロセッサクロック
２０３が入力されプロセッサコア１０１は正しく変更が
終了したかを確認した後、周波数変更フラグ１０４の情
報を更新し、停止していたＩ／Ｏクロック２０６の供給
をゲーティッドＩ／Ｏクロック２０９へ再開し、Ｉ／Ｏ
インターフェース１０２がデータ処理を行える状態にす
る。
【００１７】図５はソフトウェアで周波数変更を行う場
合のフローチャート図を示したものである。まず、周波
数変更を行う場合は３００から始まり、Ｉ／Ｏクロック
の停止を３０１で行う。これによってＩ／Ｏインターフ
ェースからプロセッサコア１０１へのデータ転送を停止
することができる。その後、ＰＬＬへ変更後の周波数パ
ラメータの転送を３０２で行い、プロセッサとしてはＰ
ＬＬが正しく設定が完了したかをチェックするループ３
０３で待機する。このとき、プロセッサクロックが停止
してしまう為、このループ３０３のどこかで停止してい
ることになる。ＰＬＬの周波数設定終了後、プロセッサ
クロックが供給され、ループ３０３のどこかで停止して
いた処理が再開される。その後再度判別をループ３０３
で行い合格したときＩ／Ｏクロックが再開され、メイン
プログラムへ復帰する。
合のフローチャート図を示したものである。まず、周波
数変更を行う場合は３００から始まり、Ｉ／Ｏクロック
の停止を３０１で行う。これによってＩ／Ｏインターフ
ェースからプロセッサコア１０１へのデータ転送を停止
することができる。その後、ＰＬＬへ変更後の周波数パ
ラメータの転送を３０２で行い、プロセッサとしてはＰ
ＬＬが正しく設定が完了したかをチェックするループ３
０３で待機する。このとき、プロセッサクロックが停止
してしまう為、このループ３０３のどこかで停止してい
ることになる。ＰＬＬの周波数設定終了後、プロセッサ
クロックが供給され、ループ３０３のどこかで停止して
いた処理が再開される。その後再度判別をループ３０３
で行い合格したときＩ／Ｏクロックが再開され、メイン
プログラムへ復帰する。
【００１８】図６はＩ／Ｏインターフェース１０２外部
でクロックのゲーティングを行うのではなく、受け取っ
たＩ／Ｏデータ２０７の有効性を判断してＤＭＡバス２
００へ出力する方法を示した図である。Ｉ／Ｏインター
フェース１０２へプロセッサ外部から入力されたＩ／Ｏ
クロック２０６とＩ／Ｏデータ２０７があり、Ｉ／Ｏク
ロック２０６はＩ／Ｏインターフェース１０２のフリッ
プフロップやシンクロナイザ１０９へ入力される。Ｉ／
Ｏデータ２０７はデータバッファ１０７で保持され、組
合せ回路１０８でデータ処理される。処理されたデータ
は、周波数変更フラグ１０４が出力した周波数変更信号
２０４によってデータの有効性を判定する。周波数が変
更中であった場合は組合せ回路１０８で処理したデータ
を出力しないが、周波数が変更中で無かった場合はシン
クロナイザ１０９へと出力される。シンクロナイザ１０
９が受信したデータはプロセッサクロック２０３とＩ／
Ｏクロック２０６の同期を取り、ＤＭＡバス２００へ出
力されプロセッサコア１０１へと送られる。
でクロックのゲーティングを行うのではなく、受け取っ
たＩ／Ｏデータ２０７の有効性を判断してＤＭＡバス２
００へ出力する方法を示した図である。Ｉ／Ｏインター
フェース１０２へプロセッサ外部から入力されたＩ／Ｏ
クロック２０６とＩ／Ｏデータ２０７があり、Ｉ／Ｏク
ロック２０６はＩ／Ｏインターフェース１０２のフリッ
プフロップやシンクロナイザ１０９へ入力される。Ｉ／
Ｏデータ２０７はデータバッファ１０７で保持され、組
合せ回路１０８でデータ処理される。処理されたデータ
は、周波数変更フラグ１０４が出力した周波数変更信号
２０４によってデータの有効性を判定する。周波数が変
更中であった場合は組合せ回路１０８で処理したデータ
を出力しないが、周波数が変更中で無かった場合はシン
クロナイザ１０９へと出力される。シンクロナイザ１０
９が受信したデータはプロセッサクロック２０３とＩ／
Ｏクロック２０６の同期を取り、ＤＭＡバス２００へ出
力されプロセッサコア１０１へと送られる。
【００１９】
【発明の効果】本発明を適用することでプロセッサをリ
セットすることなくデータを保持した状態で動作周波数
を変更し、プロセッサの動作を保障することが可能であ
る。
セットすることなくデータを保持した状態で動作周波数
を変更し、プロセッサの動作を保障することが可能であ
る。
【図１】本発明を適用したマイクロプロセッサの概略
図。
図。
【図２】周波数変更の際のタイミングチャート図。
【図３】クロックのゲーティング回路を外部へ移動した
概略図。
概略図。
【図４】プロセッサコアによって周波数変更フラグを操
作する概略図。
作する概略図。
【図５】ソフトウェアで周波数変更を行う場合のフロー
チャート図。
チャート図。
【図６】Ｉ／Ｏインターフェース内部でデータの有効性
を制御する概略図。
を制御する概略図。
１００…マイクロプロセッサ、１０１…プロセッサコ
ア、１０２…Ｉ／Ｏインターフェース、１０３…ＰＬＬ
（Phase Locked Loop）、１０４…周波数変更フラグ、
１０９…シンクロナイザ。
ア、１０２…Ｉ／Ｏインターフェース、１０３…ＰＬＬ
（Phase Locked Loop）、１０４…周波数変更フラグ、
１０９…シンクロナイザ。
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フロントページの続き
(72)発明者 寺田 光一
神奈川県川崎市麻生区王禅寺1099番地 株
式会社日立製作所システム開発研究所内
Ｆターム(参考） 5B079 BA01 BA11 CC13 DD04 DD20
Claims (5)
- 【請求項１】 外部の水晶発振器より入力したクロック
を使用してＰＬＬでクロックを生成できる機能を有し、
1つ以上のＩ／Ｏインターフェースを持ち、ＰＬＬの周
波数変更中であるフラグを持ち、それによってＩ／Ｏイ
ンターフェースのクロックを停止、再開して、クロック
変更後の動作を保障することのできる機能を有するマイ
クロプロセッサ。 - 【請求項２】 状況に応じてマイクロプロセッサの動作
周波数をあげたり下げたりする場合にＩ／Ｏインターフ
ェース用のクロックを停止することでデータ転送を抑制
し、周波数変更後でも動作を保障することのできる機能
を有するマイクロプロセッサ。 - 【請求項３】 ＰＬＬの周波数変更中であることを示す
フラグをプロセッサ外部へ出力し、その信号によって外
部から入力されるＩ／Ｏインターフェース用クロックを
停止する機能を有するマイクロプロセッサとその周辺シ
ステム。 - 【請求項４】 周波数変更時に、ソフトウェアによりＩ
／Ｏインターフェースのクロックを停止し、ＰＬＬのロ
ック後、クロック停止を解除してＩ／Ｏインターフェー
スを安定動作させることが可能であるソフトウェアとマ
イクロプロセッサ。 - 【請求項５】 ＰＬＬがロックするまでの期間を表すフ
ラグにより、Ｉ／Ｏインターフェースがその時点で処理
しているデータを有効か無効であるかを判断し、無効で
あった場合は処理中のデータを破棄することのできる機
能を持ったマイクロプロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001327107A JP2003131754A (ja) | 2001-10-25 | 2001-10-25 | 動作周波数切替え方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001327107A JP2003131754A (ja) | 2001-10-25 | 2001-10-25 | 動作周波数切替え方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003131754A true JP2003131754A (ja) | 2003-05-09 |
Family
ID=19143376
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001327107A Pending JP2003131754A (ja) | 2001-10-25 | 2001-10-25 | 動作周波数切替え方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003131754A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2499374A (en) * | 2012-01-30 | 2013-08-21 | St Microelectronics Grenoble 2 | Circuit supplying two clock frequencies, while changing from one frequency to the other does not supply a clock signal. |
-
2001
- 2001-10-25 JP JP2001327107A patent/JP2003131754A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2499374A (en) * | 2012-01-30 | 2013-08-21 | St Microelectronics Grenoble 2 | Circuit supplying two clock frequencies, while changing from one frequency to the other does not supply a clock signal. |
| US8831160B2 (en) | 2012-01-30 | 2014-09-09 | Stmicroelectronics (Research & Development) Limited | Method and apparatus for switching clock frequency in a system-in-package device |
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