JP2003118160A

JP2003118160A - カラー画像形成装置

Info

Publication number: JP2003118160A
Application number: JP2001312555A
Authority: JP
Inventors: Hideaki Hirasawa; 英明平澤
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 2001-10-10
Filing date: 2001-10-10
Publication date: 2003-04-23

Abstract

(57)【要約】【課題】主走査倍率を補正するＰＬＬ同士の干渉を小
さくし、クロックのジッタを小さくすることで、高品質
な画像を得ることのできる画像形成装置を提供する。【解決手段】複数のスキャナ光学系のそれぞれにより
複数の感光体をそれぞれ走査露光するカラー画像形成装
置であって、前記複数のスキャナ光学系のそれぞれに独
立したビデオクロック発生手段が設けられ、前記各ビデ
オクロック発生手段には、それぞれ、ビデオクロックの
周波数を可変とするＰＬＬが設けられているカラー画像
形成装置において、前記各ＰＬＬの電源Ｖｃｃ間に損失
を有する部材であるフェライトビーズインダクタを挿入
する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、カラープリンタ、
カラー複写機、カラーファクシミリ等の、特に複数のレ
ーザスキャナ光学系による複数の画像形成部を有する画
像形成装置に関し、特にそれぞれの画像形成部でのレー
ザ走査方向の走査幅を揃えることに関するものである。

【０００２】

【従来の技術】電子写真方式のカラー画像形成装置にお
いては、高速化のために複数の画像形成部を有し、搬送
ベルト上に保持された記録材上や、中間転写ベルト上に
順次異なる色の像を転写する方式が各種提案されてい
る。

【０００３】複数の画像形成部を有する装置の問題とし
ては、機械的精度等の原因により、各画像形成部でレー
ザスキャナと感光体間の光学的距離に誤差があり、この
誤差が各画像形成部間で異なると、感光ドラム上でのビ
ームの走査方向（以下、主走査方向、あるいはビーム走
査方向と記す）の幅（以下、主走査幅と記す）や主走査
方向の倍率（主走査倍率）に違いが発生し、色ずれ（位
置ずれ）が発生する。

【０００４】主走査倍率の違いに起因する色ずれ（位置
ずれ）を低減させる為に、各色毎に図１１に示す様な画
像信号用のビデオクロック発生器を持ち、１／Ｎｒ分周
器と１／Ｎｆ分周器に設定する分周比（Ｎｆ／Ｎｒ）を
変えることで、各色独立にビデオクロックの周波数を可
変とすることにより主走査倍率の補正を行う手法が提案
されている（例えば、特公平６−５７０４０号公報に示
されている）。

【０００５】図１１はビデオクロック周波数の可変手段
であるＰＬＬ（ＰｈａｓｅＬｏｃｋｅｄＬｏｏｐ）
回路の構成を説明するブロック図である。同図におい
て、１００８は水晶発振器１００１からの出力信号、１
００９はＰＬＬから出力されたビデオクロックである。
水晶発振器１００１の出力をＮｒ分周した信号と、ビデ
オクロックをＮｆ分周した信号を位相比較器１００３に
入力し、位相比較器１００３の出力をローパスフィルタ
を通し、電圧制御発振器１００５に入力する。例えば、
水晶発振器１００１の出力をＮｒ分周した信号の位相が
ビデオクロック１００９をＮｆ分周した信号の位相より
進んでいた場合、電圧制御発振器（以下、ＶＣＯ：Ｖｏ
ｌｔａｇｅＣｏｎｔｒｏｌｌｅｄＯｓｃｉｌｌａｔ
ｏｒ）の入力電圧は上昇し、ビデオクロック１００９の
位相が進む。水晶発振器の周波数をｆｉｎ、ビデオクロ
ックの周波数をｆｏｕｔとすると、ｆｏｕｔ＝ｆｉｎ × Ｎｆ／Ｎｒとなる。検出された主走査倍率に応じてＮｆ／Ｎｒ
の値を調整することにより、ビデオクロック周波数が可
変となっている。

【０００６】なお、基準クロック１００８をＮｒ分周す
る分周器１００２を参照分周器、その分周比Ｎｒを参照
分周比、ＶＣＯの出力クロックをＮｆ分周する分周器１
００６を帰還分周器、その分周比Ｎｆを帰還分周比と呼
ぶことにする。

【０００７】それぞれの色の画像形成部、例えばイエロ
ー（Ｙ）、マゼンタ（Ｍ）、シアン（Ｃ）、ブラック
（Ｂ）ごとに、前記ＰＬＬを持つことで、検出された主
走査倍率に応じてビデオクロック周波数を調整すること
で、主走査倍率を補正することができる。

【０００８】

【発明が解決しようとする課題】しかしながら、前述の
従来の画像形成装置では、以下のような問題があった。
前述のように、いくつかの原因により各色の主走査倍率
に違いが生じる。しかし、色間の主走査倍率の差は、大
きくても１％程度となる。このため、ＰＬＬの出力周波
数も１％程度の違いしかない。この場合、出力周波数が
近いために、異なる色のＰＬＬ同士が干渉し、クロック
の周波数が揺らぎ、クロックのジッタが大きくなり、結
果として、画像品質が落ちる。

【０００９】ＰＬＬの干渉は、電源・グランドを通して
起こるものや、放射電磁波によって起こるものがある。
特に、電圧の変化に敏感なＶＣＯが干渉の影響を受けや
すい。２つのＰＬＬ内のＶＣＯの発振周波数の差が１％
以内の場合、ＰＬＬ出力周波数の揺らぎ、すなわち、ク
ロックのジッタは、周波数の差が１％以上ある場合に比
べて、１０倍以上となることもある。

【００１０】本発明は、このような状況のもとでなされ
たもので、主走査倍率を補正するＰＬＬ同士の干渉を小
さくし、クロックのジッタを小さくすることで、高品質
な画像を得ることのできる画像形成装置を提供すること
を目的とするものである。

【００１１】

【課題を解決するための手段】前記目的を達成するた
め、本発明では、画像形成装置を次の（１）ないし
（８）のとおりに構成する。

【００１２】（１）複数のスキャナ光学系のそれぞれに
より複数の感光体をそれぞれ走査露光するカラー画像形
成装置であって、前記複数のスキャナ光学系のそれぞれ
に独立したビデオクロック発生手段が設けられ、前記各
ビデオクロック発生手段の少なくとも２つ以上には、そ
れぞれ、ビデオクロックの周波数を可変とするＰＬＬが
設けられ、前記各ＰＬＬの電源間に損失を有する部材が
挿入されているカラー画像形成装置。

【００１３】（２）前記（１）記載の画像形成装置にお
いて、前記損失を伴う部材はフェライトビーズインダク
タであることを特徴とするカラー画像形成装置。

【００１４】（３）前記（１）記載の画像形成装置にお
いて、前記損失を伴う部材は抵抗器であるカラー画像形
成装置。

【００１５】（４）前記（１）記載の画像形成装置にお
いて、前記損失を伴う部材はプリント基板の導電体パタ
ーンで形成したインダクタであるカラー画像形成装置。

【００１６】（５）複数のスキャナ光学系のそれぞれに
より複数の感光体をそれぞれ走査露光するカラー画像形
成装置であって、前記複数のスキャナ光学系のそれぞれ
に独立したビデオクロック発生手段が設けられ、前記各
ビデオクロック発生手段の少なくとも２つ以上には、そ
れぞれ、ビデオクロックの周波数を可変とするＰＬＬが
設けられ、前記各ＰＬＬ間の距離を放射電磁界による干
渉が無視できる程度に離したカラー画像形成装置。

【００１７】（６）複数のスキャナ光学系のそれぞれに
より複数の感光体をそれぞれ走査露光するカラー画像形
成装置であって、前記複数のスキャナ光学系のそれぞれ
に独立したビデオクロック発生手段が設けられ、前記各
ビデオクロック発生手段の少なくとも２つ以上には、そ
れぞれ、ビデオクロックの周波数を可変とするＰＬＬが
設けられ、前記各ＰＬＬに電磁界シールドを設置するカ
ラー画像形成装置。

【００１８】（７）複数のスキャナ光学系のそれぞれに
より複数の感光体をそれぞれ走査露光するカラー画像形
成装置であって、前記複数のスキャナ光学系のそれぞれ
に独立したビデオクロック発生手段が設けられ、前記各
ビデオクロック発生手段の少なくとも２つ以上には、そ
れぞれ、ビデオクロックの周波数を可変とするＰＬＬが
設けられ、前記各ＰＬＬに電波吸収部材を設置するカラ
ー画像形成装置。

【００１９】（８）前記（１）ないし（７）のいずれか
に記載の画像形成装置において、前記各ＰＬＬは１個の
パッケージに封入されたＩＣで構成され、このＩＣの電
源ピンは各ＰＬＬごとに独立に設けられているカラー画
像形成装置。

【００２０】

【発明の実施の形態】以下本発明の実施の形態を画像形
成装置の実施例により詳しく説明する。

【００２１】

【実施例】（実施例１）実施例１である“画像形成装
置”は、各画像形成部のＰＬＬの電源間に損失を有する
部材を挿入する例である。

【００２２】図１は実施例１である画像形成装置の全体
構成を示す斜視図である。

【００２３】本実施例は、４色すなわち、イエローＹ、
マゼンタＭ、シアンＣ、ブラックＫの画像形成手段を備
えたカラー画像形成装置である。同図において、１は静
電潜像を形成する感光ドラム（ｋ、ｃ、ｍ、ｙは各々
Ｋ、Ｃ、Ｍ、Ｙ用を示す）、２は画像信号に応じて露光
を行い感光ドラム１上に静電潜像を形成するレーザスキ
ャナ、３は用紙を各色の画像形成部に順次搬送する、転
写ベルトを兼ねた無端状の搬送ベルト、４は、図示しな
いモータとギア等からなる駆動手段と接続され、搬送ベ
ルト３を駆動する駆動ローラ、５は搬送ベルト３の移動
に従って回転し、かつ搬送ベルト３に一定の張力を付与
する従動ローラ、６は、搬送ベルト３上に形成された位
置ずれ検知用パターンを検出する、搬送ベルトの両サイ
ドに設けられた１対の光センサである。

【００２４】以下、本実施例の動作について説明する。

【００２５】コンピュータなどからプリントすべきデー
タが画像形成装置に送られ、プリンタエンジンの方式に
応じた画像形成が終了しプリント可能状態となると、不
図示の用紙カセットから用紙が供給され搬送ベルト３に
到達し、搬送ベルト３により用紙が各色の画像形成部に
順次搬送される。搬送ベルト３による用紙搬送とタイミ
ングを合せて、各色の画像信号が各レーザスキャナ２に
送られ、感光ドラム１上に静電潜像が形成され、図示し
ない現像器でトナーが現像され、図示しない転写部で用
紙上に転写される。図１では、Ｙ、Ｍ、Ｃ、Ｋの順に順
次画像形成される。その後用紙は搬送ベルト３から分離
され、図示しない定着器で熱によってトナー像が用紙上
に定着され、外部へ排出される。

【００２６】次に、各画像形成部のスキャナ光学系につ
いて説明する。図２にスキャナ光学系の概略斜視図を示
す。レーザビーム光源１１より出射されたレーザビーム
はコリメータレンズ１２を通る。ビームはコリメータレ
ンズ１２によりコリメートされた後、ポリゴンミラー１
３で走査される。走査されたビームはｆ−θレンズ１４
で走査速度を補正され、最終的に感光体１上に画像信号
に対応した潜像を形成する。感光体１上での画像信号書
き込みタイミングを検出するための位置検出センサ１６
（以下、ＢＤセンサと記述する）から出力された図示し
ない水平同期信号（以下、ＢＤ信号と記述する）にビデ
オクロックを同期（以下ＢＤ同期と記述する）させる。
ＢＤ同期してから、ある時間遅延させ、画像信号の書き
込みを開始する。

【００２７】このようなレーザスキャナ光学系が複数あ
るために、各画像形成部の主走査倍率が異なると、結果
として画像に色ずれとして表れる。主走査倍率が色ごと
にずれる原因としては、感光体とレーザスキャナの間の
距離や、光学部品の位置、光学部品の屈折率や形状、レ
ーザの波長などが、色ごとに異なることが挙げられる。

【００２８】この主走査倍率の違いによる色ずれを低減
させる為、搬送ベルト３上に図３に示す様な位置ずれ検
出用パターンを形成し、搬送ベルト３の両サイドに設け
られた１対の光センサ６で読み取り、各色の位置ずれ量
を検出する。同図において、７、８、９、１０は各々
Ｋ、Ｃ、Ｍ、Ｙの主走査方向と搬送方向に延びた直線パ
ターン、ａとｂは各々搬送ベルト３の手前側と奥側のパ
ターンである。ａのパターンは光センサ６ａで、ｂのパ
ターンは光センサ６ｂで読み取られ、主走査方向に延び
た直線パターンから搬送方向の位置ずれ量を、搬送方向
に延びた直線パターンから主走査方向の位置ずれ量を検
出する。各色の主走査倍率は、搬送方向に延びた直線パ
ターンａとｂ間の距離から算出される。

【００２９】次に、ビデオクロックの生成について説明
する。

【００３０】図４は画像形成装置の画像信号制御構成を
示すブロック図である。図５は図４に示したブロック図
のうち、Ｙの構成を詳細に説明するための図である。Ｙ
以外の他の色についても同図とほぼ同じである。

【００３１】図５において、水晶発振器の出力をＮｒＹ
分周した信号と、ビデオクロックをＮｆＹ分周した信号
を位相比較器に入力する。位相比較器の出力はローパス
フィルタを通った後、ＶＣＯに入力される。例えば、水
晶発振器の出力をＮｒＹ分周した信号の位相がビデオク
ロックをＮｆＹ分周した信号の位相より進んでいた場
合、ＶＣＯの入力電圧は上昇し、ビデオクロックの位相
が進む。水晶発振器の周波数をｆｉｎ、ＶＣＯの出力周
波数をｆｖｃｏＹとすると、ｆｖｃｏＹ＝ｆｉｎ×ＮｆＹ／ＮｒＹとなる。ＶＣＯの出力クロックは後段分周器に入力さ
れ、ＮｐＹ分周される。ＰＬＬの出力クロック周波数、
すなわち、ビデオクロック周波数ｆＹはｆＹ＝ｆｉｎ×ＮｆＹ／ＮｒＹ／ＮｐＹとなる。

【００３２】検出された主走査倍率に応じてＮｆＹ、Ｎ
ｒＹ、ＮｐＹの値を調整することにより、ビデオクロッ
ク周波数が可変となっている。

【００３３】また、ＣＰＵは前述の手順に基づいて、レ
ジ検出センサを用いてレジ検出パターンを読み取る。レ
ジ検出センサの出力はＣＰＵに入力され、ＣＰＵは主走
査倍率のずれ量を算出する。ずれ量が補正されるように
ＰＬＬ内の帰還分周比ＮｆＹ、参照分周比ＮｒＹおよび
後段分周比ＮｐＹを算出し、ＰＬＬ内の分周比を設定す
る。

【００３４】同様にして、Ｍの主走査倍率のずれ量が補
正されるように、ＣＰＵはＰＬＬの帰還分周比ＮｆＭ、
参照分周比ＮｒＭおよび後段分周比ＮｐＭを設定する。
また、Ｃの主走査倍率のずれ量が補正されるように、Ｃ
ＰＵはＰＬＬの帰還分周比ＮｆＣ、参照分周比ＮｒＣお
よび後段分周比ＮｐＣを設定する。さらに、Ｋの主走査
倍率のずれ量が補正されるように、ＣＰＵはＰＬＬの帰
還分周比ＮｆＫ、参照分周比ＮｒＫおよび後段分周比Ｎ
ｐＫを設定する。

【００３５】後段分周器からの出力はＢＤ同期部に入力
される。ＢＤ同期部は、ＢＤセンサから入力されるＢＤ
信号に同期するように、ＰＬＬから入力されたクロック
を同期させる。さらに、各色で書き出し位置が異なると
きには、ＣＰＵが遅延時間をＢＤ同期部に設定し、設定
された時間だけクロックを遅延させ、画像データ制御部
にビデオクロックを出力する。ＢＤ信号に同期したビデ
オクロックにより、主走査方向の書き出し位置が色内で
ラインごとに揃い、クロックを適切に遅延させること
で、異なる色で書き出し位置が揃う。

【００３６】各色の画像データ制御部では、ビデオクロ
ックの周波数に応じて、各色の画像信号を各色のレーザ
スキャナに送出し、各色のレーザスキャナのレーザ点灯
を制御する。

【００３７】図６は、ＰＬＬの電源接続を示す図であ
る。ＰＬＬＹ、ＰＬＬＭ、ＰＬＬＣ、ＰＬＬＫはそれぞ
れＹ、Ｍ、Ｃ、Ｋの画像形成部に含まれるＰＬＬを表
す。各ＰＬＬには、図５に示される機能が含まれてい
る。ＰＬＬＹ、ＰＬＬＭ、ＰＬＬＣ、ＰＬＬＫのＶｃｃ
は電源を示し、ＧＮＤは接地を示す。これら以外の、基
準クロックの入力やビデオクロックの出力、分周器の設
定用の入出力は省略してある。各ＰＬＬの間には、図示
のようにフェライトビーズインダクタが入っている。ま
た、各ＰＬＬの電源電圧を安定させるため、バイパスコ
ンデンサが各ＰＬＬに入っている。

【００３８】プリント基板の電源とＧＮＤは、図７のよ
うに、電源プレーンとＧＮＤプレーンをＰＬＬごとに分
けるとよい。各ＰＬＬの電源プレーンとＧＮＤプレーン
を分離し、各電源プレーン間にフェライトビーズインダ
クタが入る。ＧＮＤを分離するとＧＮＤが弱くなり、バ
イパスコンデンサが有効に働かなくなり、結果としてク
ロックジッタが大きくなることがある。ＧＮＤが弱くな
るようであれば、ＧＮＤプレーンを分離せずに、すべて
のＰＬＬでＧＮＤをべたにする手法もある。電源プレー
ンに関しても、プレーンを形成するのが困難であれば、
プレーンを形成しない構成でもクロックジッタを小さく
する効果はある。電源プレーンとＧＮＤプレーンを形成
することで、プレーン間でバイパスコンデンサが形成さ
れるため、より安定した電源を得ることができる。

【００３９】以上の構成にした場合、クロックジッタが
小さくなる。原理は次のとおりである。各ＰＬＬの電源
には、ＶＣＯの発振周波数に応じた高周波ノイズが載
る。この高周波ノイズが電源ラインから他のＰＬＬの電
源に入ると、ＶＣＯの電源ＰＬＬのフィードバック系が
不安定になり、ＶＣＯの出力クロックのジッタが大きく
なる。前述のようにフェライトビーズを入れることで、
高周波ノイズが他のＰＬＬの電源に入りにくくなるた
め、ＶＣＯの電源は安定し、ＶＣＯの出力クロックのジ
ッタは小さくなる。

【００４０】本実施例では、ＰＬＬの電源間にフェライ
トビーズインダクタを入れる構成を示した。ただし、フ
ェライトビーズインダクタの代わりに、抵抗器を入れて
も、ＰＬＬ間の電源の干渉を小さくすることができる。
また、図８のように、ＰＬＬ（図ではＩＣのＰＬＬで示
している）の電源ピンから電源に接続するＶＩＡまでの
間にプリント基板パターンでインダクタを形成してもＰ
ＬＬ間の電源の干渉を小さくすることができる。この
際、損失分を大きくするために、ＶＩＡまでの電源ライ
ンは通常の電源ラインに比べて細くする必要がある。

【００４１】以上の構成により、各画像形成部のＰＬＬ
の電源間の干渉を小さくすることができ、ビデオクロッ
クジッタを小さくすることができる。この結果、色ずれ
の目立たない、高品位な画像を形成することができる。

【００４２】（実施例２）実施例２である“画像形成装
置”は、各色のＰＬＬの機能がひとつのＩＣパッケージ
に入っている例である。このＰＬＬＩＣ以外の点は、
実施例１と同様なので、その説明を援用する。

【００４３】図９は、本実施例の画像形成装置における
ＰＬＬＩＣを説明するための図である。ＩＣパッケー
ジの中に１つのＩＣチップが入っている。ＩＣチップに
は、４個のＰＬＬブロックが形成されている。４個のＰ
ＬＬブロックはＰＬＬＹ、ＰＬＬＭ、ＰＬＬＣ、ＰＬＬ
Ｋであり、それぞれＹ、Ｍ、Ｃ、Ｋの画像形成部用のＰ
ＬＬである。ＰＬＬブロック内部の構成は、実施例１で
説明した図５と同じである。また、ＩＣチップには、Ｃ
ＰＵから各ＰＬＬ内の分周器（参照分周器、帰還分周
器、後段分周器）の分周比を指示するためのシリアル通
信回路と、指示に基づき各分周比を設定する回路が形成
されている（図示せず）。また、基準クロックの入力部
（図示せず）と、各ビデオクロックの出力がある。

【００４４】ＩＣチップ内の各ＰＬＬブロックの電源
は、独立しており、ＩＣの外部に独立したピンが存在す
る。このため、各ＰＬＬの電源をフェライトビーズイン
ダクタなどで分離することができる。図９では、ＧＮＤ
は各ＰＬＬで共通にしている。もちろん、各ＰＬＬで独
立にしても良い。その場合は、プリント基板上のＧＮＤ
が弱くならないようにプリント基板を設計する必要があ
る。

【００４５】各ＰＬＬブロックの電源をフェライトビー
ズインダクタや抵抗器などで分離できるため、電源ライ
ンを介した干渉を避けることができ、ＰＬＬの出力クロ
ックのジッタを小さくできる。

【００４６】本実施例におけるＣＰＵの動作は、実施例
１と同様である。ＣＰＵは、レジ検出結果に基づき、主
走査倍率が補正されるようなＰＬＬ内部の分周器の分周
比を計算する。計算結果に基づき、分周比をシリアル通
信でＰＬＬＩＣに書き込む。ＰＬＬＩＣの内部の分
周比は指示どおりに設定され、ＣＰＵの計算結果に基づ
いた周波数のビデオクロックが出力される。

【００４７】以上の構成により、各画像形成部のＰＬＬ
の電源間の干渉を小さくすることができ、ビデオクロッ
クジッタを小さくすることができる。この結果、色ずれ
の目立たない、高品位な画像を形成することができる。

【００４８】（実施例３）実施例３である“画像形成装
置”は、各ＰＬＬの放射電磁界による干渉を防ぐ例であ
る。このＰＬＬに関する構成以外の点は、実施例１と同
様なのでその説明を援用する。

【００４９】ＰＬＬでは、実施例１や実施例２のように
電源ラインを通した干渉のほかに、放射電磁界による干
渉が存在する。ＶＣＯから出力されるクロック周波数
は、１００ＭＨｚから２００ＭＨｚ以上になることもあ
る。このため、電磁界が放射しやすく、放射された電磁
界は近くのＰＬＬの電源やＶＣＯの入出力を揺する。こ
れは、ＰＬＬのフィードバック系に外乱が入ることに相
当し、この結果、ＰＬＬの出力クロックは不安定にな
り、クロックジッタが大きくなる。

【００５０】放射電磁界の干渉を防ぐ１つの手法は、各
ＰＬＬの距離を干渉が小さくなるところまで離すことで
ある。

【００５１】また、各ＰＬＬを、ＧＮＤに落とした金属
で囲むことでシールドし、干渉を小さくすることができ
る。

【００５２】さらに、ＩＣ化されているＰＬＬのパッケ
ージに電波を吸収する電波吸収部材を装着することで、
各ＰＬＬから放射される電磁界を吸収することで干渉を
小さくすることができる。

【００５３】図１０はＰＬＬのＩＣパッケージに電波吸
収部材を装着した構成を示す図である。図示のように、
ＰＬＬのＩＣパッケージの上部に電波吸収部材を装着す
ることで、ＰＬＬから発する放射電磁界を抑制でき、他
のＰＬＬへの放射電磁界による干渉を防ぐことができ
る。

【００５４】以上の構成により、各画像形成部の放射電
磁界による干渉を小さくすることができ、ビデオクロッ
クのジッタを小さくすることができる。この結果、色ず
れの目立たない、高品位な画像を形成することができ
る。

【００５５】

【発明の効果】以上に説明したように、本発明によれ
ば、主走査倍率を補正するＰＬＬ同士の干渉を小さく
し、クロックのジッタを小さくすることで、高品質な画
像を形成できる。

【００５６】詳しくは、請求項１ないし４に記載の発明
によれば、画像形成部にあるＰＬＬの電源間にフェライ
トビーズインダクタなどの損失を有する部材を入れるこ
とで、電源ラインを介したＰＬＬの干渉を小さくするこ
とができ、ビデオクロックのジッタが大きくならず、高
品質な画像を形成できる。

【００５７】また、請求項５ないし７に記載の発明によ
れば、画像形成部にあるＰＬＬの放射電磁界による干渉
を小さくすることができるので、ビデオクロックのジッ
タが大きくならず、高品質な画像を形成できる。

【００５８】また、請求項８に記載の発明によれば、複
数のＰＬＬを１つのＩＣパッケージに入れた場合にも電
源を介した干渉を小さくすることができ、ビデオクロッ
クのジッタが大きくならず、高品質な画像を形成でき
る。

【図面の簡単な説明】

【図１】実施例１である画像形成装置の全体構成を示
す斜視図

【図２】レーザスキャナ光学系の概略斜視図

【図３】位置ずれ検出用パターンを示す図

【図４】画像信号制御構成を示すブロック図

【図５】図４に示したブロック図のうちビデオクロッ
ク発生部の構成を示す図

【図６】ＰＬＬの電源接続を示す図

【図７】プリント基板の電源とＧＮＤの配置を示す図

【図８】プリント基板の銅箔パターンで形成したイン
ダクタを説明する図

【図９】実施例２におけるＰＬＬＩＣを示す図

【図１０】実施例３における電波吸収部材を装着した
ＰＬＬＩＣを説明する図

【図１１】従来の画像形成装置のビデオクロック周波
数を可変制御するＰＬＬ（ＰｈａｓｅＬｏｃｋｅｄ
Ｌｏｏｐ）の構成を示すブロック図

【符号の説明】

１感光体２レーザスキャナ１００７ＰＬＬ

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 2C362 BA51 BA52 BA68 BA70 BB38 CA22 CA39 2H030 AB02 AD13 AD16 BB02 2H076 AB05 AB12 AB81 EA01 EA18 5C072 AA03 BA19 HA02 HA06 HA13 HB01 HB13 QA14 QA17 XA05

Claims

【特許請求の範囲】

【請求項１】複数のスキャナ光学系のそれぞれにより
複数の感光体をそれぞれ走査露光するカラー画像形成装
置であって、前記複数のスキャナ光学系のそれぞれに独立したビデオ
クロック発生手段が設けられ、前記各ビデオクロック発生手段の少なくとも２つ以上に
は、それぞれ、ビデオクロックの周波数を可変とするＰ
ＬＬが設けられ、前記各ＰＬＬの電源間に損失を有する部材が挿入されて
いることを特徴とするカラー画像形成装置。
【請求項２】請求項１記載の画像形成装置において、前記損失を伴う部材はフェライトビーズインダクタであ
ることを特徴とするカラー画像形成装置。
【請求項３】請求項１記載の画像形成装置において、前記損失を伴う部材は抵抗器であることを特徴とするカ
ラー画像形成装置。
【請求項４】請求項１記載の画像形成装置において、前記損失を伴う部材はプリント基板の導電体パターンで
形成したインダクタであることを特徴とするカラー画像
形成装置。
【請求項５】複数のスキャナ光学系のそれぞれにより
複数の感光体をそれぞれ走査露光するカラー画像形成装
置であって、前記複数のスキャナ光学系のそれぞれに独立したビデオ
クロック発生手段が設けられ、前記各ビデオクロック発生手段の少なくとも２つ以上に
は、それぞれ、ビデオクロックの周波数を可変とするＰ
ＬＬが設けられ、前記各ＰＬＬ間の距離を放射電磁界による干渉が無視で
きる程度に離したことを特徴とするカラー画像形成装
置。
【請求項６】複数のスキャナ光学系のそれぞれにより
複数の感光体をそれぞれ走査露光するカラー画像形成装
置であって、前記複数のスキャナ光学系のそれぞれに独立したビデオ
クロック発生手段が設けられ、前記各ビデオクロック発生手段の少なくとも２つ以上に
は、それぞれ、ビデオクロックの周波数を可変とするＰ
ＬＬが設けられ、前記各ＰＬＬに電磁界シールドを設置することを特徴と
するカラー画像形成装置。
【請求項７】複数のスキャナ光学系のそれぞれにより
複数の感光体をそれぞれ走査露光するカラー画像形成装
置であって、前記複数のスキャナ光学系のそれぞれに独立したビデオ
クロック発生手段が設けられ、前記各ビデオクロック発生手段の少なくとも２つ以上に
は、それぞれ、ビデオクロックの周波数を可変とするＰ
ＬＬが設けられ、前記各ＰＬＬに電波吸収部材を設置することを特徴とす
るカラー画像形成装置。
【請求項８】請求項１ないし７のいずれかに記載の画
像形成装置において、前記各ＰＬＬは１個のパッケージ
に封入されたＩＣで構成され、このＩＣの電源ピンは各ＰＬＬごとに独立に設けられて
いることを特徴とするカラー画像形成装置。