JP2003110098A

JP2003110098A - 回路内蔵受光素子の製造方法

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Publication number: JP2003110098A
Application number: JP2002169340A
Authority: JP
Inventors: Takahiro Takimoto; 貴博瀧本; Naoki Fukunaga; 直樹福永; Isamu Okubo; 勇大久保; Toshimitsu Kasamatsu; 利光笠松; Mutsumi Oka; 睦岡; Masaru Kubo; 勝久保
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2002-06-10
Filing date: 2002-06-10
Publication date: 2003-04-11
Anticipated expiration: 2019-07-27
Also published as: JP3830143B2

Abstract

(57)【要約】【課題】多結晶シリコンエミッタ、ロコス分離を採用
した高速な集積回路と高速な分割フォトダイオードとを
同一基板上に形成した回路内蔵受光素子およびその製造
方法を提供する。【解決手段】回路内蔵受光素子は、集積回路とフォト
ダイオードとが同一の半導体基板上に形成される回路内
蔵受光素子であって、集積回路は、エミッタ拡散源およ
び電極として多結晶シリコンを用いたトランジスタを含
み、集積回路は、局所酸化により素子分離される。

Description

【発明の詳細な説明】

【産業上の技術分野】本発明は、入射した光を電気信号
に変換するフォトダイオードと、変換信号を処理する集
積回路を同一シリコン基板上に形成した回路内蔵受光素
子の製造方法に関するものである。

【従来の技術】回路内蔵受光素子は、主に光ピックアッ
プに用いられており、半導体レーザーの焦点位置をディ
スク上に合わせるためのフォーカス誤差信号やレーザー
の焦点位置をディスク上のピットに合わせる（トラッキ
ング）ためのラジアル誤差信号を得るのに利用されてい
る。近年、ＣＤ−ＲＯＭ、ＤＶＤ−ＲＯＭドライブなど
に用いられる光ピックアップの高速化が進み、高速で性
能の良い回路内蔵受光素子が求められている。従来の回
路内蔵受光素子５００を図１０（特許公報２７３１１１
５号）に示す。まず分割フォトダイオード構造の特徴
は、応答の遅い拡散電流を低減するために、Ｎ型埋込拡
散層１０３およびＰ型拡散層１０９を形成していること
である。また、半導体基板１０１は、接合容量を低減す
るためＰ型＜１１１＞４０Ωｃｍを使用している。これ
らにより、空乏層を広げて、移動速度の遅い拡散キャリ
アが拡散により移動する距離を短くすることでフォトダ
イオードの応答を改善しており、ｆｃ（−３ｄＢ）とし
て３０ＭＨｚが達成されている。また、表面には反射防
止膜として、シリコン窒化膜１１１が形成されており、
ＣＤ−ＲＯＭで使用される７８０ｎｍのレーザ波長に対
して反射率が小さくなるように設定されている。一方、
この回路内蔵受光素子の集積回路部分は、拡散分離で素
子分離を行い、エミッタ、ベースともにそれぞれ砒素
（Ａｓ＋）、ボロン（Ｂ＋）のイオン注入により形成さ
れている。このように形成されたＮＰＮトランジスタの
ｆＴｍａｘは、３ＧＨｚであり、回路内蔵受光素子とし
ては、２０ＭＨｚ程度の応答が達成されている。図１１
Ａ〜図１１Ｈを参照して、この回路内蔵受光素子の製造
工程について以下に説明する。図１１Ａに示すように、
Ｐ型＜１１１＞４０Ωｃｍ基板１０１上において、素子
分離およびフォトダイオードの分割領域にＰ型埋込拡散
層１０２を形成して、分割フォトダイオードの応答を改
善するためのＮ型埋込拡散層１０３と、ＮＰＮトランジ
スタ部のＮ型埋込拡散層１０３を形成し、この後Ｎ型エ
ピタキシャル層１０４を形成する。次に図１１Ｂに示す
ように、Ｐ型拡散層１０５、Ｖ−ＰＮＰトランジスタの
ベース領域（図示せず）、ＮＰＮトランジスタのコレク
タ補償拡散層１０６を形成する。次に図１１Ｃに示すよ
うに、ボロンのイオン注入によりＮＰＮトランジスタの
ベース領域（内部ベース領域１０７、外部ベース領域１
０８）、Ｖ−ＰＮＰトランジスタのエミッタ領域（図示
せず）、分割フォトダイオードの応答を改善するための
Ｐ型拡散層を形成する。次に図１１Ｄに示すように、Ｎ
ＰＮトランジスタのエミッタ領域に砒素のイオン注入を
行い、トランジスタのエミッタ領域１１０を形成する。
次に図１１Ｅに示すように、膜厚の制御された反射防止
膜を形成するため、一度分割フォトダイオード受光領域
のフィールドシリコン酸化膜を除去し、シリコン窒化膜
１１１をＣＶＤにより形成する。次に図１１Ｆに示すよ
うにコンタクト部のシリコン酸化膜をエッチングした
後、第１層目配線となるＡｌＳｉをスパッタにより形成
し、配線部分１１２をドライエッチにより形成する。こ
の時、分割フォトダイオードの受光領域のＡｌＳｉは、
エッチングしない。この理由はドライエッチにより、反
射防止膜のシリコン窒化膜１１１が膜べりしたり、ドラ
イエッチのプラズマによるダメージのため、フォトダイ
オードのリーク特性が劣化するためである。次に層間絶
縁膜１１３を形成して、集積回路内のスルーホール形成
を行う。またこの時、フォトダイオード上の層間絶縁膜
１１３をエッチングする。図１１Ｇに示すように、第２
層目配線１１４となるＡｌＳｉをスパッタにより形成
し、第２層目配線１１４の形成、フォトダイオード受光
領域のＡｌＳｉ除去のためのパターニングをする。最後
に図１１Ｈに示すように、第２層目配線部分１１４およ
び分割フォトダイオード部のＡｌＳｉ（第１、第２層配
線積層）をウェットエッチによりエッチングする。この
ドライエッチを行うと、反射防止膜であるシリコン窒化
膜１１１の膜べりや、フォトダイオードのリーク特性の
劣化が生じるためである。その後、カバー絶縁膜１１５
を形成する。以上により図１０に示す回路内蔵受光素子
５００が得られるが、近年、回路内蔵受光素子の更なる
高速化が要求されており、分割フォトダイオード、集積
回路ともに高速化のための改善が検討されている。分割
フォトダイオードのさらなる高速化のためには、ＣＲ時
定数を小さくする必要がある。具体的には、フォトダイ
オード容量Ｃｐｄの低減もしくは直列抵抗Ｒｓの低減が
必要である。例えば、図１２に示すフォトダイオード構
造が、（特開平１０−１０７２４３号公報）により提案
されている。この構造では、実際に半導体レーザの入射
光のあたる部分のみにＮ型埋込拡散層１０９を形成して
おり、図１０の構造により改善された応答性を保ちつ
つ、接合面積を減らすことにより接合容量の低減を実現
している。この場合、受光表面にＰ型拡散層１０９とＮ
型エピタキシャル層１０４との接合があり、反射防止膜
としてシリコン熱酸化膜１１６の形成が必要である。Ｃ
ＶＤなどのデポ膜をシリコンに直接形成すると、表面の
Ｐ型拡散層１０９とＮ型エピタキシャル層１０４との接
合部でのリーク電流が増大するためである。一方、集積
回路の高速化については、特にトランジスタ単体の高速
化が重要である。一例としてＮＰＮトランジスタをあげ
るが、まずエミッタ−ベース間容量の低減が有効であ
る。このためには、エミッタ、ベースの不純物濃度を下
げるか、エミッターベース面積を小さくすることが必要
である。しかし、前者は、キャリアの注入効率が低下し
て電流増幅率（ｈＦＥ）が低下するため採用できない。
また、エミッタ−ベース面積を小さくするため、マスク
のアライメントマージンをできるだけ減らすリソグラフ
ィー技術の開発が進められている。更に構造的にエミッ
タ−ベース面積を小さくするため、砒素などのｎ型半導
体を導入した多結晶シリコンをエミッタの拡散源および
電極に用いる方法（多結晶シリコンエミッタ）が採用さ
れている。この方法では、エミッタ拡散とコンタクトの
アライメントマージンが不要なため、エミッタ−ベース
面積が縮小でき、エミッタ−ベース間容量を低減でき
る。また、多結晶シリコンエミッタの採用により、浅い
エミッタ拡散、べース拡散を形成することが可能であ
り、ベース幅が縮小できるため、高速化できる。さら
に、ベースコレクタ間容量の低減についても、上述の多
結晶シリコンエミッタは有効である。それは、エミッタ
面積が小さくなる分だけ、同時にべース面積を縮小する
ことができるためである。また、素子分離としてロコス
酸化（局所酸化）を行うことにより、ウォールドベース
構造が採用でき、ベースとコレクタとの間の容量を低減
できる。また、コレクタと基板との間の容量を低減する
ことができる。上記の多結晶シリコンエミッタの採用に
より、ＮＰＮトランジスタのｆＴｍａｘが従来の３ＧＨ
ｚから６ＧＨｚへと改善された。

【発明が解決しようとする課題】しかし、回路内蔵受光
素子の高速化のため、上記の図１２に示す分割フォトダ
イオードと、多結晶シリコンエミッタおよび局所酸化
（ロコス酸化）を行って高速化した集積回路とを同一基
板上に形成する際には、いくつかの問題がある。これら
の問題点は、分割フォトダイオードの反射防止膜の形成
に関する課題Ａと、素子分離のロコス段差に関する課題
Ｂに分類できる。まず、分割フォトダイオードの反射防
止膜の形成に関する課題Ａとしては、Ａ１．トランジスタの歩留り低下Ａ２．スルー酸化膜のバラツキによるトランジスタ特性
のバラツキＡ３．反射防止膜の膜べり（反射率の増加、バラツキ増
大）がある。これらの課題について以下に説明する。Ａ１．トランジスタの歩留り低下図１２に示す分割フォトダイオードでは、受光表面にＰ
型拡散層１０９とＮ型エピタキシャル層１０４との接合
が、反射防止膜としてＣＶＤなどのデポ膜を形成した場
合、表面でのリーク電流が増大する。そのため、反射防
止膜としてシリコン熱酸化膜１１６を形成する必要があ
る。しかし、砒素などのｎ型半導体を導入した多結晶シ
リコンを形成し、その後に適切な熱処理を行ってエミッ
タ拡散を形成した後で、熱酸化を行うと結晶欠陥により
トランジスタの歩留りが低下することが判明した。Ａ２．スルー酸化膜厚のバラツキによるトランジスタ特
性のバラツキＮＰＮトランジスタの内部べース領域の形成は、通常、
酸化膜（スルー酸化膜）を通したイオン注入により行わ
れる。このスルー酸化膜厚がばらつくと、イオン注入に
よる不純物濃度プロファイルがばらつく。内部べース領
域の形成を分割フォトダイオードの反射防止膜形成後に
行うと、反射防止膜形成時の前処理、エッチングによ
り、内部ベース領域のスルー酸化膜が膜べリし、膜厚バ
ラツキが増える。内部ベース領域の濃度プロファイルの
バラツキが増え、トランジスタ特性がばらつく。また、
これを避けるため、反射防止膜形成後にスルー酸化膜を
形成するためには、すでにあるシリコン酸化膜の除去と
酸化工程とが別途必要であり、製造コストがあがってし
まう。Ａ３．反射防止膜の膜べり（反射率の増加、バラツキ増
大）多結晶シリコンエミッタを使用する場合、実際の配線材
料として使用されるＡｌＳｉと多結晶シリコンのＳｉと
の間には、バリアメタルが必要である。このバリアメタ
ルとして、例えばＴｉＷなどが使用されるが、通常は配
線（多層配線の場合は、第１層目）と同時にスパッタさ
れ、同時にエッチングされる。このバリアメタルのエッ
チングは、ドライエッチで行われる。また、ＩＣの小型
化のため、配線幅の縮小が望まれており、そのためには
ドライエッチングによるパターニングが望ましい。しか
し、このドライエッチングにより膜厚制御した反射防止
膜もエッチングされてしまい、反射率が最も低くなるよ
うに設定した反射率や、そのバラツキが増える。また、
ドライエッチングのプラズマダメージにより、リーク電
流が増大する。Ｂ．素子分離のロコス段差によるクロストーク特性分離拡散層５の形成は、通常、図１３Ａのように活性領
域を決定するシリコン窒化膜７を形成した後、図１３Ｂ
のように、分離拡散領域にボロンをイオン注入し、図１
３Ｃのように、局所酸化（ロコス酸化）で押し込むこと
により行われる。局所酸化による分離（以下、ロコス分
離という）は、すべての素子分離部に適用され、ロコス
部と非ロコス部との境界で段差（以下、ロコス段差とい
う）が生じる。従って、図１４に示すように分割フォト
ダイオードの分割部にもロコス段差が生じ、そのロコス
段差部で分割フォトダイオードヘの入射光が散乱される
ため、均一に入射されず、クロストーグ特性の劣化が懸
念される。以上の課題を解決しつつ、多結晶シリコンエ
ミッタ、ロコス分離を採用した高速な集積回路と高速な
分割フォトダイオードを同一基板上に形成する必要があ
る。本発明の目的は、多結晶シリコンエミッタ、ロコス
分離を採用した高速な集積回路と高速な分割フォトダイ
オードとを同一基板上に形成した回路内蔵受光素子の製
造方法を提供することにある。本発明の他の目的は、ト
ランジスタの歩留りの良好な回路内蔵受光素子の製造方
法を提供することにある。本発明のさらに他の目的は、
スルー酸化膜厚のバラツキによるトランジスタ特性のバ
ラツキの少ない回路内蔵受光素子の製造方法を提供する
ことにある。本発明のさらに他の目的は、反射率が低く
なるように最適化された膜厚を有し、かつ反射率のバラ
ツキの少ない反射防止膜を形成する回路内蔵受光素子の
製造方法を提供することにある。本発明のさらに他の目
的は、クロストーク特性の良好な回路内蔵受光素子の製
造方法を提供することにある。

【課題を解決するための手段】本発明に係る回路内蔵受
光素子の製造方法は、エミッタ拡散源および電極として
多結晶シリコンを用いたトランジスタを有する集積回路
と、フォトダイオードとが同一の半導体基板上に形成さ
れた回路内蔵受光素子の製造方法であって、第１導電型
半導体基板における素子分離部に、第１導電型の埋込拡
散層を形成した後に、前記集積回路とされる領域および
フォトダイオードとされる領域に、第２導電型の埋込拡
散層を形成して、第２導電型半導体層を積層するステッ
プ１と、該第２導電型半導体層の表面にシリコン酸化膜
を形成して、該シリコン酸化膜における素子分離部に対
応した領域を局所酸化するステップ２と、フォトダイオ
ードとされる領域のシリコン酸化膜を除去した後に、該
領域に反射防止膜を形成するステップ３と、集積回路と
される領域内に、多結晶シリコンによってエミッタ領域
を形成するステップ４と、を包含する。前記ステップ２
において、前記フォトダイオードとされる領域の所定部
分のシリコン酸化膜も同時に局所酸化して、局所酸化さ
れた該領域の表面を凹状に形成する。前記ステップ１の
後に、前記フォトダイオードとされる領域の所定部分
に、第１導電型の埋込拡散層を形成して、該領域を複数
に分割するステップ５を包含する。前記ステップ２の後
に、前記フォトダイオードとされる領域の第２導電型半
導体層に第１の導電型の拡散層に第１導電型の半導体層
を形成するステップ６をさらに包含する。前記ステップ
６において、集積回路とされる領域にトランジスタ内部
ベース領域を同時に形成する。前記ステップ３は、前記
フォトダイオードとされる領域にシリコン酸化膜を形成
するステップ７と、そのステップ７の後に、該シリコン
酸化膜上にシリコン窒化膜をさらに形成するステップ８
を包含する。前記反射防止膜とされるシリコン酸化膜の
膜厚は、１０ｎｍ〜４０ｎｍである。前記ステップ８に
おいて、前記集積回路とされる領域にシリコン窒化膜容
量部を同時に形成する。前記ステップ８の後に、前記シ
リコン窒化膜上に、該シリコン窒化膜を保護する第２の
シリコン酸化膜を形成するステップ９をさらに包含す
る。前記ステップ９の後に、前記集積回路の配線パター
ンをドライエッチングによって形成するステップ１０を
さらに包含する。前記ステップ９の後に、前記集積回路
の表面にカバー絶縁膜を設けて、前記第２のシリコン酸
化膜をエッチングするステップ１１をさらに包含する。

【発明の実施の形態】以下に具体的に本発明の実施の形
態について説明する。（実施の形態１）図１に本発明の実施の形態１による回
路内蔵受光素子１００の断面図を示す。ＮＰＮトランジ
スタのエミッタ領域１５の形成には、拡散源および電極
として多結晶シリコン１６を用いており、集積回路部分
の素子分離としては局所酸化（ロコス酸化ともいう）が
行われている。また、同一シリコン基板上に分割フォト
ダイオードが形成されており、その拡散構造は、応答速
度の高速化や高周波ノイズの低減が達成できる構造とな
っている。具体的には、応答の遅い拡散電流成分を低減
するため、その高速な応答を改善し、フォトダイオード
容量を小さくできる構造である（特開平１０−１０７２
４３号公報の構造、図１２参照）。また、反射防止膜
は、上記の拡散構造において表面でのリーク電流を低減
するため、シリコン熱酸化膜１１（膜厚２６ｎｍ）を表
面に形成し、その上に第１シリコン窒化膜であるシリコ
ン窒化膜１２（膜厚５０ｎｍ）を形成した構造となって
いる。これらの膜厚は、実際に使用されるレーザ波長７
８０ｎｍ、６５０ｎｍに対して反射率が低くなるように
設定している。この回路内蔵受光素子の製造方法につい
て、図２Ａ〜図２Ｈを用いて以下に説明する。まず図２
Ａに示すように、Ｐ型半導体基板１上において、分離部
となる領域にＰ型埋込拡散層２を形成し、その後に分割
フォトダイオード部とＮＰＮトランジスタ部とにＮ型埋
込拡散層３を形成し、Ｎ型エピタキシャル層４を成長さ
せる。Ｐ型半導体基板１として高比抵抗な（比抵抗：５
００Ωｃｍ程度）基板を使用し、フォトダイオード容量
を低減する。同時にＮ型埋込拡散層３をＰ型埋込拡散層
２の近傍のみに形成し、拡散電流成分を低減する。これ
らによりフォトダイオードの高速化を達成している。次
に図２Ｂに示すように、シリコン酸化膜６を形成し、そ
の後活性領域を決定するシリコン窒化膜７を形成し、Ｐ
型分離拡散層５を形成する。次に図２Ｃに示すように、
局所酸化（ロコス酸化）を行い、膜厚の制御されたスル
ー酸化膜を形成するために局所酸化によって酸化しなか
った部分の酸化膜を一度エッチングし、スルー酸化膜と
なるシリコン酸化膜６Ａ（膜厚数十ｎｍ）を再形成し、
Ｖ−ＰＮＰトランジスタのベース領域（図示せず）、Ｎ
ＰＮトランジスタのコレクタ補償拡散層８、内部ベース
領域９をスルー酸化膜となるシリコン酸化膜６Ａ越しの
イオン注入により形成する。この時、ＮＰＮトランジス
タの内部ベース領域９を形成すると同時に分割フォトダ
イオードのＰ型拡散層１０を形成する。次に図２Ｄに示
すように、分割フォトダイオードの反射防止膜としてシ
リコン熱酸化膜１１（膜厚２６ｎｍ）と第１シリコン窒
化膜であるシリコン窒化膜１２（膜厚５０ｎｍ）とを形
成する。更にこれらの反射防止膜を配線エッチングによ
る膜べりなどから保護するためにＣＶＤ系のシリコン酸
化膜１３を形成する。反射防止膜として、シリコン熱酸
化膜１１を形成することにより、図１２のフォトダイオ
ード拡散構造が採用できる。また、その上にシリコン窒
化膜１２を形成することによりさらに反射率を低減する
ことができる。集積回路内のシリコン窒化膜容量部に
は、第２シリコン窒化膜１２Ａが形成される。これらの
膜厚は、光ピックアップで使用される半導体レーザ波長
（λ＝６５０ｎｍ、７８０ｎｍ）に対して反射率を最も
低くできるように選んでいる（図３Ａ、図３Ｂ参照）。
また、図３Ａ、図３Ｂよりシリコン酸化膜１１の膜厚を
１０〜４０ｎｍにしておけば、反射率を７％以下にする
ことができる。ＮＰＮトランジスタの内部ベース領域９
を形成した後、分割フォトダイオードの反射防止膜を形
成することにより、反射防止膜の前処理、エッチングに
よるスルー酸化膜となるシリコン酸化膜６Ａの膜厚バラ
ツキがなく、トランジスタ特性バラツキが増加すること
もない。上記第１シリコン窒化膜であるシリコン窒化膜
１２は、窒化膜容量部の第２シリコン窒化膜１２Ａと同
時に形成することにより、製造コストアップすることな
く形成できる。また、次に図２Ｅに示すように、Ｖ−Ｐ
ＮＰトランジスタのエミッタ領域（図示せず）、ＮＰＮ
トランジスタの外部ベース領域１４および拡散源および
電極となる多結晶シリコン１６を形成する。この多結晶
シリコン１６に砒素をイオン注入し、アニールすること
によりエミッタ領域１５を形成する。分割フォトダイオ
ードの反射防止膜の形成をエミッタ領域１５を形成する
前に行っているため、トランジスタの歩留り低下を防止
できる。次にコンタクトホールを形成し、ＡｌＳｉなど
の導電材料を全面に形成した後、図２Ｆに示すように、
第１層目配線１７をパターニングする。第１属目配線１
７のエッチングは、バリアメタル（ＴｉＷ）エッチング
および配線幅縮小のためドライエッチングで行われる。
この時、分割フォトダイオード上の反射防止膜を保護す
るためのＣＶＤ系シリコン酸化膜１３を形成してあるこ
とにより、ドライエッチ時に反射防止膜が膜ベりせず、
反射防止膜の膜厚が最適値に維持できると共に、プラズ
マによりダメージを受けることもなく、フォトダイオー
ドのリーク電流特性の劣化を防止できる。次に図２Ｇに
示すように、層間絶縁膜１８を形成した後、第２層目配
線１９を形成する。これらは、いずれもドライエッチで
形成されるが、この時も分割フォトダイオード上の反射
防止膜を保讃するためのＣＶＤ系シリコン酸化膜１３を
形成してあることにより、ドライエッチ時に反射防止膜
が膜べりせず、反射防止膜の膜厚が最適値に維持できる
と共に、ブラズマによりダメージを受けることもなく、
フォトダイオードのリーク電流特性の劣化を防止でき
る。図２Ｈは、本発明の実施の形態１のプロセス完了状
態を示している。第２層目配線１９を形成した後、カバ
ー絶縁膜となるシリコン窒化膜２０を形成する。最後に
このパターニングしたシリコン窒化膜２０を保護膜にし
て、第１ドライエッチング用の保護用ＣＶＤ系シリコン
酸化膜１３をウェットエッチする。これにより、フォト
工程が削滅でき、コストダウンできる。また、保護用シ
リコン酸化膜１３をすべてのドライエッチ工程が完了し
てから行うことにより、すべてのドライエッチから反射
防止膜を保護することができる。以上の製造方法によ
り、トランジスタ特性を変動させることなく、分割フォ
トダイオードの反射防止膜であるシリコン熱酸化膜１１
とシリコン窒化膜１２とを形成できる。また、分割フォ
トダイオードの光感度が低下せず、リーク電流特性が劣
化することなく、ドライエッチによる配線幅の小さい配
線の形成が可能で、より集積回路の集積度を向上するこ
とができる。また、フォトダイオード容量の低減のため
には、高比抵抗基板を使うのが望ましいが、基板比抵抗
が高すぎるとフォトダイオードの直列抵抗が大きくな
り、ＣＲ時定数により応答はむしろ低下する。従って、
更なる高速化のためには、Ｐ型低比抵抗基板（比抵抗：
４Ωｃｍ）上にＰ型高比抵抗エピタキシャル層（比抵
抗：１０００Ωｃｍ）を形成した基板を使用し、フォト
ダイオード容量を増加させることなく、フォトダイオー
ドの直列抵抗を下げることが可能である。（実施の形態２）図４に本発明の実施の形態２による回
路内蔵受光素子２００の断面図を示す。本発明の実施の
形態２による回路内蔵受光素子２００の製造方法の特徴
は、集積回路部分の素子分離で局所酸化（ロコス酸化）
を行うとき、本発明の実施の形態１で生じる、分割フォ
トダイオードの分割部のロコス段差が生じないことであ
る。これによりクロストーク特性の劣化に対する懸念は
解消できる。この回路内蔵受光素子２００の製造方法に
ついて、図５Ａ〜図５Ｄを用いて以下に説明する。まず
図５Ａに示すように、Ｐ型半導体基板１上に、分離部と
なる領域にＰ型埋込拡散層２を形成し、ＮＰＮトランジ
スタ部にＮ型埋込拡散層３を形成し、Ｎ型エピタキシャ
ル層４を成長させる。Ｐ型半導体基板１として高比抵抗
な（比抵抗：５００Ωｃｍ程度）基板を使用しており、
目的は実施の形態１と同じである。次に図５Ｂに示すよ
うに、シリコン酸化膜６を形成し、活性領域を決定する
シリコン窒化膜７を形成した後、Ｐ型分離拡散層５を形
成する。活性領域を決定するシリコン窒化膜７を形成し
た後、ボロンをイオン注入し、局所酸化（ロコス酸化）
で押し込むことにより分離拡散層５を形成するという工
程順序は実施の形態１と同じである。しかし、分割フォ
トダイオードの受光領域全面に局所酸化を行い（図５Ｃ
参照）、分割部ではロコス段差が生じないようにする。
これにより分割フォトダイオードの分割部でのロコス段
差によるクロストーク特性劣化の懸念を解消できる。実
施の形態１と同様に、局所酸化を行い、シリコン窒化膜
７を除去後、膜厚の制御されたスルー酸化膜６Ａを形成
する。次に図５Ｄに示すように、ＮＰＮトランジスタの
コレクタ補償拡散層８、内部ベース領域９をイオン注入
により形成する。この時、実施の形態１で内部べース領
域と同時に形成していたフォトダイオードのＰ型拡散層
１０は、厚い局所酸化膜が受光領域表面にあるため形成
できない。また、この後分割フォトダイオードの反射防
止膜となるシリコン熱酸化膜１１を形成する。実施の形
態１と同様にこのシリコン酸化膜１１を内部ベース領域
の形成後に行うことにより、スルー酸化膜のバラツキを
防止できる。この後は、実施の形態１と同様のため図示
しないが、反射防止膜であるシリコン窒化膜１２および
これらの反射防止膜を配線エッチングによる膜べりなど
から保護するためにＣＶＤ系のシリコン酸化膜１３を形
成する。このシリコン窒化膜１２も、窒化膜容量部の第
２シリコン窒化膜１２Ａと同時に形成することにより、
コストアップすることもない。次にＶ−ＰＮＰトランジ
スタのエミッタ領域、ＮＰＮトランジスタの外部べース
領域１４および拡散源および電極となる多結晶シリコン
１６を形成する。この多結晶シリコン１６に砒素をイオ
ン注入し、アニールすることによりエミッタ領域１５を
形成する。コンタクトホールを形成し、ＡｌＳｉなどの
導電材料を全面に形成した後、第１層目配線１７をパタ
ーニングする。最後に層間絶縁膜１８、第２層目配線１
９を形成した後、カバー絶縁膜となるシリコン窒化膜２
０を形成する。最後にこのパターニングしたシリコン窒
化膜２０を保護膜にして、ドライエッチ保護用ＣＶＤ系
シリコン酸化膜１３をウェットエッチする。以上のよう
に実施の形態２では、案施形態１の利点に加えて、分割
フォトダイオードの分割部でのロコス段差がないため、
ロコス段差によるクロストーク特性の劣化に対する懸念
が解消できる。またこの実施の形態２でも更なる高速化
のためにＰ型低比抵抗基板(比抵抗：４Ωｃｍ）上にＰ
型高比抵抗エピタキシャル層(比抵抗：１０００Ωｃ
ｍ）を形成した基板を使用し、フォトダイオードの直列
抵抗を下げることが可能である。（実施の形態３）図６に本発明の実施の形態３による回
路内蔵受光素子３００の断面図を示す。本発明の実施の
形態３による回路内蔵受光素子３００では、実施の形態
２と同様に分割フォトダイオードの分割部にロコス段差
が生じない上に、実施の形態２では不可能だったフォト
ダイオードの応答改善のために必要なＰ型拡散層１０が
形成できる。この回路内蔵受光素子３００の製造方法に
ついて、図７Ａ〜図７Ｃを用いて以下に説明する。まず
実施の形態１と同様に、Ｐ型半導体基板１上に、Ｐ型埋
込拡散層２、Ｎ型埋込拡散層３を形成し、Ｎ型エピタキ
シャル層４を成長させる。本発明の実施の形態１、２と
同じようにＰ型半導体基板１として、高比抵抗基板（比
抵抗：５００Ωｃｍ）を使用する。次に実施の形態１、
２と同様に、シリコン酸化膜６、シリコン窒化膜７を形
成し、Ｐ型分離拡散層５を形成する。この後、実施の形
態２と同様に分割フォトダイオードの受光領域全面に局
所酸化を行い、分割部ではロコス段差が生じないように
し、分割フォトダイオードの分割部でのロコス段差によ
るクロストーク特性劣化の懸念を解消できる。次に局所
酸化を行って、シリコン窒化膜７を除去した後（図７Ａ
参照）、フォトダイオード受光領域の局所酸化膜のエッ
チングを行い、反射防止膜となるシリコン熱酸化線１１
のみを形成する。その上のシリコン窒化膜１２を形成し
てしまうと、ＮＰＮトランジスタの内部ベース領域９と
同時に形成する分割フォトダイオードのＰ型拡散層１０
が形成できなくなるためである。この時に膜厚の制御さ
れたスルー酸化膜６Ａを同時に形成する。これにより、
別途スルー酸化膜を形成する必要がなく、工程を削減で
きるため、コストダウンできる。次に図７Ｂに示すよう
に、ＮＰＮトランジスタのコレクタ補償拡散層８、内部
ベース領域９、分割フォトダイオードのＰ型拡散層１０
をイオン注入により形成し、さらに分割フォトダイオー
ドの反射防止膜としてのシリコン窒化膜１２およびこれ
らの反射防止膜を配線エッチングによる膜べりなどから
保護するためにＣＶＤ系のシリコン酸化膜１３を形成す
る。このシリコン窒化膜１２も、窒化膜容量部の第２シ
リコン窒化膜１２Ａと同時に形成することにより、コス
トアップすることがない。次に、図７Ｃに示すように、
Ｖ−ＰＮＰトランジスタのエミッタ領域（図示せず）、
ＮＰＮトランジスタの外部ベース領域１４および拡散源
および電極となる多結晶シリコン１６を形成する。この
多結晶シリコン１６に砒素をイオン注入し、アニールす
ることによりエミッタ領域１５を形成する。この実施の
形態３でもエミッタ領域の形成より先に反射防止膜を形
成しており、トランジスタの歩留り低下がない。以下は
実施の形態１、２と同じであるため、図示しないが、次
にコンタクトホールを形成し、ＡｌＳｉなどの導電材料
を全面に形成した後、第１層目配線１７をパターニング
する。この時、分割フォトダイオード上の反射防止膜を
保護するためのＣＶＤ系のシリコン酸化膜１３を形成す
ることにより、このドライエッチ時にシリコン窒化膜１
２もエッチングされることなく、最適化されたシリコン
窒化膜の膜べり、ドライエッチ時のプラズマによるダメ
ージ、フォトダイオードのリーク電流特性の劣化が防止
できる。最後に層間絶縁膜１８、第２層目配線１９を形
成した後、カバー絶縁膜となるシリコン窒化膜２０を形
成する。最後にこのパターニングしたシリコン窒化膜２
０を保護膜にして、ドライエッチングの保護用ＣＶＤ系
シリコン酸化膜１３をウェットエッチする。以上の実施
の形態３では、実施の形態１、２の利点に加えて、分割
フォトダイオードが高速化できる図１２の構造が採用で
きる。またこの実施の形態３でも更なる高速化のため
に、Ｐ型低比抵抗基板（比抵抗：４Ωｃｍ）上にＰ型高
比抵抗エピタキシャル層（比抵抗：１０００Ωｃｍ）を
形成した基板を使用し、フォトダイオード容量を増加さ
せることなく、フォトダイオードの直列抵抗を下げるこ
とが可能である。（実施の形態４）図８に本発明の実施の形態４による回
路内蔵受光素子４００の断面図を示す。本発明の実施の
形態４による回路内蔵受光素子４００の製造方法の特徴
は、集積回路部分の素子分離で局所酸化（ロコス酸化）
を行うとき、本発明の実施の形態１で生じる、分割フォ
トダイオードの分割部のロコス段差が生じないことであ
る。これによりクロストーク特性の劣化に対する懸念は
解消できる。実施の形態２、３との違いは、フォトダイ
オードの分割部を含む受光領域全体に局所酸化を行って
いないことである。この回路内蔵受光素子４００の製造
方法について、図９Ａ〜図９Ｃを用いて以下に説明す
る。Ｎ型エピタキシャル成長までは、本発明の実施の形
態１〜３と全く同じであるが、Ｐ型分離拡散層５を形成
する工程順が異なる。つまり、図９Ａに示すように、シ
リコン酸化膜６を形成し、Ｐ型分離拡散層５を形成した
後、活性領域を決定するシリコン窒化膜７を形成する。
実施の形態１〜３とは違い、シリコン窒化膜７を形成す
る前にＰ型分離拡散層５を形成する。なぜなら、Ｐ型分
離拡散層５を形成するためにボロンをイオン注入した
後、活性領域を決定するシリコン窒化膜７を形成する際
に、分割フォトダイオードの分割部を含む受光領域全面
には、局所酸化が起こらないようにする。従って実施の
形態１〜３と同様の工程順では、シリコン窒化膜７の分
にはＰ型分離拡散層５が形成できず、フォトダイオード
が分割できない。また、これにより分割部でロコス段差
が生じず、分割フォトダイオードのクロストーク特性の
劣化に対する懸念が解消できる。次に図９Ｂに示すよう
に、局所酸化を行って、シリコン窒化膜７を除去した
後、膜厚の制御されたスルー酸化膜を形成するためにロ
コスによって酸化しなかった部分の酸化膜を一度エッチ
ングし、スルー酸化膜となるシリコン酸化膜６Ａを再形
成する。次にＮＰＮトランジスタのコレクタ補償拡散層
８、内部ベース領域９、分割フォトダイオードのＰ型拡
散層１０をイオン注入により形成する。ＮＰＮトランジ
スタの内部ベース領域９と分割フォトダイオードのＰ型
拡散層１０とは同時に形成される。実施の形態１〜３と
同様に、分割フォトダイオードの反射防止膜であるシリ
コン熱酸化膜１１、シリコン窒化膜１２および反射防止
膜の保獲用ＣＶＤ系のシリコン酸化膜１３を形成する
（図９Ｃ参照）。このシリコン窒化膜１２は、窒化膜容
量部の第２シリコン窒化膜１２Ａと同時に形成すること
により、コストアッブすることなく形成できる。以下は
実施の形態１と同じであるため、図示しないが、次にＶ
−ＰＮＰトランジスタのエミッタ領域（図示せず）、Ｎ
ＰＮトランジスタの外部ベース領域１４および拡散源お
よび電極となる多結晶シリコン１６を形成する。この多
結晶シリコン１６に砒素をイオン注入し、アニールする
ことによりエミッタ領域１５を形成する。分割フォトダ
イオードの反射防止膜を先に形成しているため、トラン
ジスタの歩留り低下を防止できる。その後コンタクトホ
ールを形成し、ＡｌＳｉなどの導電材料を全面に形成し
た後、第１層目配線１７をパターニングする。第１層目
配線１７のエッチングは、配線幅縮小のためドライエッ
チングで行われるが、分割フォトダイオード上の反射防
止膜を保護するためのＣＶＤ系のシリコン酸化膜１３を
形成することにより、このドライエッチ時にシリコン窒
化膜１２もエッチングされることなく、最適化されたシ
リコン窒化膜の膜べり、ドライエッチ時のプラズマによ
るダメージ、フォトダイオードのリーク電流特性の劣化
が防止できる。最後に層間絶縁膜１８、第２層目配線１
９を形成した後、カバー絶縁膜となるシリコン窒化膜２
０を形成する。最後にこのパターニングしたシリコン窒
化膜２０を保護膜にして、第１層目配線１７のエッチン
グ時の保護用ＣＶＤ系シリコン酸化膜１３をウェットエ
ッチする。以上のように実施の形態４では、実施の形態
１の利点に加えて、実施の形態２、３と同様に分割フォ
トダイオードの分割部とのロコス段差がないため、クロ
ストーク特性の劣化に対する懸念を解消できる。またこ
の実施の形態４でも更なる高速化のために、Ｐ型低比抵
抗基板（比抵抗：４Ωｃｍ）上にＰ型高比抵抗エピタキ
シャル層（比抵抗：１０００Ωｃｍ）を形成した基板を
使用し、フォトダイオード容量を増加させることなく、
フォトダイオードの直列抵抗を下げることが可能であ
る。

【発明の効果】以上のように本発明によれば、多結晶シ
リコンエミッタ、ロコス分離を採用した高速な集積回路
と高速な分割フォトダイオードとを同一基板上に形成し
た回路内蔵受光素子の製造方法を提供することができ
る。また本発明によれば、トランジスタの歩留りの良好
な回路内蔵受光素子の製造方法を提供することができ
る。さらに本発明によれば、スルー酸化膜厚のバラツキ
によるトランジスタ特性のバラツキの少ない回路内蔵受
光素子の製造方法を提供することができる。さらに本発
明によれば、反射防止膜の反射率のバラツキの少ない回
路内蔵受光素子の製造方法を提供することができる。さ
らに本発明によれば、クロストーク特性の良好な回路内
蔵受光素子の製造方法を提供することができる。本発明
の回路内蔵受光素子の製造方法を採用することにより、
エミッタの拡散源および電極として多結晶シリコンを使
用したエミッタ形成や、素子分離としてのロコス分離を
用いて高速な集積回路を形成しつつ、分割フォトダイオ
ードの応答特性、光感度特性、クロストーク特性、リー
ク電流特性など諸特性を低下させることなく同一シリコ
ン基板上に形成できる。従って、高速な応答性を有し、
高感度でノイズの少ない回路内蔵受光素子を形成するこ
とが可能となる。

【図面の簡単な説明】

【図１】実施の形態１による回路内蔵受光素子（分割フ
ォトダイオード、ＮＰＮ）の断面図。

【図２Ａ】実施の形態１による回路内蔵受光素子の製造
方法の説明図。

【図２Ｂ】実施の形態１による回路内蔵受光素子の製造
方法の説明図。

【図２Ｃ】実施の形態１による回路内蔵受光素子の製造
方法の説明図。

【図２Ｄ】実施の形態１による回路内蔵受光素子の製造
方法の説明図。

【図２Ｅ】実施の形態１による回路内蔵受光素子の製造
方法の説明図。

【図２Ｆ】実施の形態１による回路内蔵受光素子の製造
方法の説明図。

【図２Ｇ】実施の形態１による回路内蔵受光素子の製造
方法の説明図。

【図２Ｈ】実施の形態１による回路内蔵受光素子の製造
方法の説明図。

【図３Ａ】波長λ＝６５０ｎｍにおけるＳｉＯ₂に対す
る反射率の計算結果を示すグラフ。

【図３Ｂ】波長λ＝７８０ｎｍにおけるＳｉＯ₂に対す
る反射率の計算結果を示すグラフ。

【図４】実施の形態２による回路内蔵受光素子（分割フ
ォトダイオード、ＮＰＮ）の断面図。

【図５Ａ】実施の形態２による回路内蔵受光素子の製造
方法の説明図。

【図５Ｂ】実施の形態２による回路内蔵受光素子の製造
方法の説明図。

【図５Ｃ】実施の形態２による回路内蔵受光素子の製造
方法の説明図。

【図５Ｄ】実施の形態２による回路内蔵受光素子の製造
方法の説明図。

【図６】実施の形態３による回路内蔵受光素子（分割フ
ォトダイオード、ＮＰＮ）の断面図。

【図７Ａ】実施の形態３による回路内蔵受光素子の製造
方法の説明図。

【図７Ｂ】実施の形態３による回路内蔵受光素子の製造
方法の説明図。

【図７Ｃ】実施の形態３による回路内蔵受光素子の製造
方法の説明図。

【図８】実施の形態４による回路内蔵受光素子（分割フ
ォトダイオード、ＮＰＮ）の断面図。

【図９Ａ】実施の形態４による回路内蔵受光素子の製造
方法を示す図。

【図９Ｂ】実施の形態４による回路内蔵受光素子の製造
方法を示す図。

【図９Ｃ】実施の形態４による回路内蔵受光素子の製造
方法を示す図。

【図１０】従来の回路内蔵受光素子の断面図。

【図１１Ａ】従来の回路内蔵受光素子の製造方法の説明
図。

【図１１Ｂ】従来の回路内蔵受光素子の製造方法の説明
図。

【図１１Ｃ】従来の回路内蔵受光素子の製造方法の説明
図。

【図１１Ｄ】従来の回路内蔵受光素子の製造方法の説明
図。

【図１１Ｅ】従来の回路内蔵受光素子の製造方法の説明
図。

【図１１Ｆ】従来の回路内蔵受光素子の製造方法の説明
図。

【図１１Ｇ】従来の回路内蔵受光素子の製造方法の説明
図。

【図１１Ｈ】従来の回路内蔵受光素子の製造方法の説明
図。

【図１２】応答速度を低下させないで、接合容量を低減
するための拡散構造の説明図。

【図１３Ａ】従来の分離拡散、活性領域形成工程を示す
図。

【図１３Ｂ】従来の分離拡散、活性領域形成工程を示す
図。

【図１３Ｃ】従来の分離拡散、活性領域形成工程を示す
図。

【図１４】フォトダイオード分割部のロコス段差による
クロストーク特性の劣化を説明する図。

【符号の説明】

１Ｐ型半導体基板２Ｐ型埋込分離拡散層３Ｎ型埋込拡散層４Ｎ型エピタキシャル層５Ｐ型分離拡散層６シリコン酸化膜６Ａシリコン酸化膜（スルー酸化膜）７シリコン窒化膜（活性領域を決定する）８ＮＰＮトランジスタコレクタ補償拡散層９ＮＰＮトランジスタ内部ベース拡散層１０分割フォトダイオード部Ｐ型拡散層１１分割フォトダイオード部反射防止膜シリコン酸化
膜１２分割フォトダイオード部反射防止膜シリコン窒化
膜１３分割フォトダイオード部反射防止膜保護用シリコ
ン酸化膜１４ＮＰＮトランジスタ外部ベース拡散層１５ＮＰＮトランジスタエミッタ拡散層１６ＮＰＮエミッタ拡散源および電極用多結晶シリコ
ン１７第１層目配線１８層間絶縁膜１９第２層目配線２０カバーシリコン窒化膜１０１Ｐ型半導体基板１０２Ｐ型埋込分離拡散層１０３Ｎ型埋込拡散層１０４Ｎ型エピタキシャル層１０５Ｐ型分離拡散層１０６ＮＰＮトランジスタコレクタ補償拡散層１０７ＮＰＮトラニンジスタ内部ベース拡散層１０８ＮＰＮトランジスタ外部ベース拡散層１０９分割フォトダイオード部Ｐ型拡散層１１０ＮＰＮトランジスタエミッタ拡散層１１１分割フォトダイオード部反射防止膜シリコン窒
化膜１１２第１層目配線１１３層間絶縁膜１１４第２層目配線１１５カバーシリコン窒化膜１１６分割フォトダイオード部反射防止膜シリコン酸
化膜

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成１４年１１月１１日（２００２．１１．
１１）

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】特許請求の範囲

【補正方法】変更

【補正内容】

【特許請求の範囲】

フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 31/10 (72)発明者大久保勇大阪府大阪市阿倍野区長池町22番22号シャープ株式会社内 (72)発明者笠松利光大阪府大阪市阿倍野区長池町22番22号シャープ株式会社内 (72)発明者岡睦大阪府大阪市阿倍野区長池町22番22号シャープ株式会社内 (72)発明者久保勝大阪府大阪市阿倍野区長池町22番22号シャープ株式会社内Ｆターム(参考） 4M118 AA05 AA10 AB10 BA02 CA04 CB13 EA01 EA16 FC09 FC18 GA10 5F003 AP05 BA97 BB06 BB08 BC08 BE07 BE08 BH07 BJ12 5F049 MA02 MB03 NA03 NB08 QA14 QA15 RA06 SZ03 5F082 BA02 BA04 BA11 BA31 BA41 BA50 BC04 BC11 DA03 DA10

Claims

【特許請求の範囲】

【請求項１】エミッタ拡散源および電極として多結晶
シリコンを用いたトランジスタを有する集積回路と、フ
ォトダイオードとが同一の半導体基板上に形成された回
路内蔵受光素子の製造方法であって、第１導電型半導体基板における素子分離部に、第１導電
型の埋込拡散層を形成した後に、前記集積回路とされる
領域およびフォトダイオードとされる領域に、第２導電
型の埋込拡散層を形成して、第２導電型半導体層を積層
するステップ１と、該第２導電型半導体層の表面にシリコン酸化膜を形成し
て、該シリコン酸化膜における素子分離部に対応した領
域を局所酸化するステップ２と、フォトダイオードとされる領域のシリコン酸化膜を除去
した後に、該領域に反射防止膜を形成するステップ３
と、集積回路とされる領域内に、多結晶シリコンによってエ
ミッタ領域を形成するステップ４と、を包含する回路内蔵受光素子の製造方法。
【請求項２】前記ステップ２において、前記フォトダ
イオードとされる領域の所定部分のシリコン酸化膜も同
時に局所酸化して、局所酸化された該領域の表面を凹状
に形成する、請求項１に記載の回路内蔵受光素子の製造
方法。
【請求項３】前記ステップ１の後に、前記フォトダイ
オードとされる領域の所定部分に、第１導電型の埋込拡
散層を形成して、該領域を複数に分割するステップ５を
包含する、請求項１に記載の回路内蔵受光素子の製造方
法。
【請求項４】前記ステップ２の後に、前記フォトダイ
オードとされる領域の第２導電型半導体層に第１の導電
型の拡散層に第１導電型の半導体層を形成するステップ
６をさらに包含する、請求項１または２に記載の回路内
蔵受光素子の製造方法。
【請求項５】前記ステップ６において、集積回路とさ
れる領域にトランジスタ内部ベース領域を同時に形成す
る、請求項４に記載の回路内蔵受光素子の製造方法。
【請求項６】前記ステップ３は、前記フォトダイオー
ドとされる領域にシリコン酸化膜を形成するステップ７
と、そのステップ７の後に、該シリコン酸化膜上にシリ
コン窒化膜をさらに形成するステップ８を包含する、請
求項１に記載の回路内蔵受光素子の製造方法。
【請求項７】前記反射防止膜とされるシリコン酸化膜
の膜厚は、１０ｎｍ〜４０ｎｍである、請求項６に記載
の回路内蔵受光素子の製造方法。
【請求項８】前記ステップ８において、前記集積回路
とされる領域にシリコン窒化膜容量部を同時に形成す
る、請求項６に記載の回路内蔵受光素子の製造方法。
【請求項９】前記ステップ８の後に、前記シリコン窒
化膜上に、該シリコン窒化膜を保護する第２のシリコン
酸化膜を形成するステップ９をさらに包含する、請求項
６に記載の回路内蔵受光素子の製造方法。
【請求項１０】前記ステップ９の後に、前記集積回路
の配線パターンをドライエッチングによって形成するス
テップ１０をさらに包含する、請求項９に記載の回路内
蔵受光素子の製造方法。
【請求項１１】前記ステップ９の後に、前記集積回路
の表面にカバー絶縁膜を設けて、前記第２のシリコン酸
化膜をエッチングするステップ１１をさらに包含する、
請求項１０に記載の回路内蔵受光素子の製造方法。