JP2003051589A - 受光素子内蔵型半導体装置の製造方法及び受光素子内蔵型半導体装置 - Google Patents
受光素子内蔵型半導体装置の製造方法及び受光素子内蔵型半導体装置Info
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Abstract
(57)【要約】
【課題】 受光素子と同一の半導体チップ上に設けられ
た信号処理に用いられる素子上の酸化シリコン層の膜厚
のバラツキを低減する。 【解決手段】 ＮＰＮトランジスタ領域Ａ及びフォトダ
イオード領域Ｂをそれぞれ形成したＰ型シリコン基板１
０２上の全面に酸化シリコン膜１１０を形成する酸化シ
リコン膜形成工程と、酸化シリコン膜１１０上の全面に
窒化シリコン膜１１１を形成する反射防止膜形成工程
と、ＮＰＮトランジスタ領域Ａ上の窒化シリコン膜１１
１を除去する反射防止膜除去工程と、ＮＰＮトランジス
タ領域Ａの酸化シリコン膜１１０を酸化する追酸化工程
と、を包含する。
た信号処理に用いられる素子上の酸化シリコン層の膜厚
のバラツキを低減する。 【解決手段】 ＮＰＮトランジスタ領域Ａ及びフォトダ
イオード領域Ｂをそれぞれ形成したＰ型シリコン基板１
０２上の全面に酸化シリコン膜１１０を形成する酸化シ
リコン膜形成工程と、酸化シリコン膜１１０上の全面に
窒化シリコン膜１１１を形成する反射防止膜形成工程
と、ＮＰＮトランジスタ領域Ａ上の窒化シリコン膜１１
１を除去する反射防止膜除去工程と、ＮＰＮトランジス
タ領域Ａの酸化シリコン膜１１０を酸化する追酸化工程
と、を包含する。
Description
【０００１】
【発明の属する技術分野】本発明は、光信号を受信する
ための受光素子と、この受光素子によって受光した光信
号を信号処理するための素子とを同一のチップ上に形成
した受光素子内蔵型半導体装置の製造方法及び受光素子
内蔵型半導体装置に関する。
ための受光素子と、この受光素子によって受光した光信
号を信号処理するための素子とを同一のチップ上に形成
した受光素子内蔵型半導体装置の製造方法及び受光素子
内蔵型半導体装置に関する。
【０００２】
【従来の技術】従来から、受光された光信号を電気信号
に変換するフォトダイオードを形成した受光素子と、光
信号から変換された電気信号を信号処理するためのトラ
ンジスタ、抵抗、容量等の信号処理用の素子とを、同一
のチップ上に備えた受光素子内蔵型半導体装置がピック
アップ等に用いられている。
に変換するフォトダイオードを形成した受光素子と、光
信号から変換された電気信号を信号処理するためのトラ
ンジスタ、抵抗、容量等の信号処理用の素子とを、同一
のチップ上に備えた受光素子内蔵型半導体装置がピック
アップ等に用いられている。
【０００３】図３は、このような受光素子内蔵型半導体
装置の概略構成を示す断面図である。
装置の概略構成を示す断面図である。
【０００４】この受光素子内蔵型半導体装置１は、図３
に示すように、ＮＰＮトランジスタ領域Ａと、このＮＰ
Ｎトランジスタ領域Ａに隣接して形成された受光素子で
あるフォトダイオードが形成されたフォトダイオード領
域Ｂとを、それぞれ共通のＰ型シリコン基板２上に設け
た構造を有している。
に示すように、ＮＰＮトランジスタ領域Ａと、このＮＰ
Ｎトランジスタ領域Ａに隣接して形成された受光素子で
あるフォトダイオードが形成されたフォトダイオード領
域Ｂとを、それぞれ共通のＰ型シリコン基板２上に設け
た構造を有している。
【０００５】トランジスタ領域Ａは、Ｐ型シリコン基板
２の表面上の所定位置に埋め込まれたＮ＋埋込層３と、
このＮ＋埋込層３の両側にそれぞれ形成された素子分離
のためのＰ＋埋込層４とを有している。このＮ＋埋込層
３及びＰ＋埋込層４上には、Ｎ型エピタキシャル層５が
トランジスタ領域Ａの全体にわたって設けられており、
Ｎ＋埋込層３及びＰ＋埋込層４のそれぞれに対応する領
域には、Ｎ型エピタキシャル層５の表面上に達する素子
分離層６が、それぞれ形成されている。また、Ｎ＋埋込
層３上に設けられたＮ型エピタキシャル層５の所定位置
には、Ｐ型のベース領域７が形成されており、さらに、
このベース領域７中の一部に、エミッタ領域８が形成さ
れている。
２の表面上の所定位置に埋め込まれたＮ＋埋込層３と、
このＮ＋埋込層３の両側にそれぞれ形成された素子分離
のためのＰ＋埋込層４とを有している。このＮ＋埋込層
３及びＰ＋埋込層４上には、Ｎ型エピタキシャル層５が
トランジスタ領域Ａの全体にわたって設けられており、
Ｎ＋埋込層３及びＰ＋埋込層４のそれぞれに対応する領
域には、Ｎ型エピタキシャル層５の表面上に達する素子
分離層６が、それぞれ形成されている。また、Ｎ＋埋込
層３上に設けられたＮ型エピタキシャル層５の所定位置
には、Ｐ型のベース領域７が形成されており、さらに、
このベース領域７中の一部に、エミッタ領域８が形成さ
れている。
【０００６】一方、フォトダイオード領域Ｂは、Ｐ型シ
リコン基板２の表面上の全体にわたって形成されたＮ型
エピタキシャル層５を有している。そして、このＮ型エ
ピタキシャル層５の上に、Ｎ型層９が形成されている。
リコン基板２の表面上の全体にわたって形成されたＮ型
エピタキシャル層５を有している。そして、このＮ型エ
ピタキシャル層５の上に、Ｎ型層９が形成されている。
【０００７】上記各層を設けたトランジスタ領域Ａ及び
フォトダイオード領域Ｂの表面上には、表面保護のため
の酸化シリコン膜１０が設けられている。さらに、フォ
トダイオード領域Ｂは、酸化シリコン膜１０上に反射防
止のための窒化シリコン膜１１が設けられた多層膜構造
になっている。
フォトダイオード領域Ｂの表面上には、表面保護のため
の酸化シリコン膜１０が設けられている。さらに、フォ
トダイオード領域Ｂは、酸化シリコン膜１０上に反射防
止のための窒化シリコン膜１１が設けられた多層膜構造
になっている。
【０００８】上記構成の受光素子内蔵型半導体装置に形
成されたフォトダイオードの性能を評価する場合、一般
に、その受光感度及び応答速度の良否が重要な判断要素
となる。
成されたフォトダイオードの性能を評価する場合、一般
に、その受光感度及び応答速度の良否が重要な判断要素
となる。
【０００９】フォトダイオード領域Ｂの受光感度は、Ｐ
型シリコン基板２上のフォトダイオード領域Ｂ中に侵入
した光によって生成されて、ＰＮ接合面に逆バイアス電
圧を印加したときに空乏層内で生成するキャリアと、空
乏層外で生成されて、拡散によって空乏層内に到達する
キャリアとの総和によって決定される。
型シリコン基板２上のフォトダイオード領域Ｂ中に侵入
した光によって生成されて、ＰＮ接合面に逆バイアス電
圧を印加したときに空乏層内で生成するキャリアと、空
乏層外で生成されて、拡散によって空乏層内に到達する
キャリアとの総和によって決定される。
【００１０】一方、応答速度は、フォトダイオードを形
成するＰＮ接合容量の値と寄生抵抗とに大きく影響を受
ける。
成するＰＮ接合容量の値と寄生抵抗とに大きく影響を受
ける。
【００１１】
【発明が解決しようとする課題】光記録装置の高密度化
が年々進められるにつれて、光記録のために使用される
光が短波長化されている。例えば、ＣＤでは、波長７８
０ｎｍの赤外域の光が用いられてきたが、ＤＶＤでは、
波長６５０ｎｍの赤色域の可視光域の光へと短波長化さ
れ、さらには、波長４０５ｎｍ近辺の青色領域の可視光
が利用されるように開発が進められている。
が年々進められるにつれて、光記録のために使用される
光が短波長化されている。例えば、ＣＤでは、波長７８
０ｎｍの赤外域の光が用いられてきたが、ＤＶＤでは、
波長６５０ｎｍの赤色域の可視光域の光へと短波長化さ
れ、さらには、波長４０５ｎｍ近辺の青色領域の可視光
が利用されるように開発が進められている。
【００１２】しかし、このように光の短波長化が進めら
れると、その光子１個あたりのエネルギーが大きくなる
ために、回路によって信号処理する際のノイズ特性が劣
化し、感度が低下するという問題がある。このため、フ
ォトダイオード領域の受光面に入射される光が受光面に
て反射する反射率を低減して、より多くの光をシリコン
基板中に導入することが、今後の開発において重要にな
っている。
れると、その光子１個あたりのエネルギーが大きくなる
ために、回路によって信号処理する際のノイズ特性が劣
化し、感度が低下するという問題がある。このため、フ
ォトダイオード領域の受光面に入射される光が受光面に
て反射する反射率を低減して、より多くの光をシリコン
基板中に導入することが、今後の開発において重要にな
っている。
【００１３】一方、フォトダイオード領域における反射
防止膜として、半導体プロセスで容易に使用できる材料
は、屈折率が１．５前後である酸化シリコン膜、２．０
前後である窒化シリコン膜、及びこれらの中間の屈折率
を有する窒化酸化シリコン膜等がある。これらの材料
は、それぞれの膜厚を１００ｎｍ以下に制御して、反射
防止膜として使用される。例えば、酸化シリコン膜と窒
化シリコン膜とを組み合わせた多層の反射防止膜を形成
する場合、波長７８０ｎｍの光を受光するために適当な
膜厚として、下層に酸化シリコン膜を略２５ｎｍ、上層
に窒化シリコン膜を略６０ｎｍ程度に形成する。このよ
うに形成した反射防止膜によって、受光面における反射
率を５％以下に低減することができる。
防止膜として、半導体プロセスで容易に使用できる材料
は、屈折率が１．５前後である酸化シリコン膜、２．０
前後である窒化シリコン膜、及びこれらの中間の屈折率
を有する窒化酸化シリコン膜等がある。これらの材料
は、それぞれの膜厚を１００ｎｍ以下に制御して、反射
防止膜として使用される。例えば、酸化シリコン膜と窒
化シリコン膜とを組み合わせた多層の反射防止膜を形成
する場合、波長７８０ｎｍの光を受光するために適当な
膜厚として、下層に酸化シリコン膜を略２５ｎｍ、上層
に窒化シリコン膜を略６０ｎｍ程度に形成する。このよ
うに形成した反射防止膜によって、受光面における反射
率を５％以下に低減することができる。
【００１４】同一の半導体チップ上に信号処理用の素子
と受光素子とを形成した受光素子内蔵型半導体装置にお
いて、受光素子上に反射防止膜を形成する場合、その製
法上、受光素子の周辺回路となる領域にも、受光素子と
同様な構造の膜を形成することになるが、このうち、酸
化シリコン膜は、周辺素子を形成する際に、イオン注入
のスルー膜として利用することができ、さらには、表面
保護のために利用することもできることからそのまま残
しておくことが好ましい。しかし、酸化シリコン膜上に
形成された窒化シリコン膜は、受光素子以外の周辺部分
の素子においては不必要な膜であるため、除去する必要
がある。
と受光素子とを形成した受光素子内蔵型半導体装置にお
いて、受光素子上に反射防止膜を形成する場合、その製
法上、受光素子の周辺回路となる領域にも、受光素子と
同様な構造の膜を形成することになるが、このうち、酸
化シリコン膜は、周辺素子を形成する際に、イオン注入
のスルー膜として利用することができ、さらには、表面
保護のために利用することもできることからそのまま残
しておくことが好ましい。しかし、酸化シリコン膜上に
形成された窒化シリコン膜は、受光素子以外の周辺部分
の素子においては不必要な膜であるため、除去する必要
がある。
【００１５】そのため、多層の反射シリコン膜のうち、
下層の薄膜の酸化シリコン膜は、周辺の素子形成時にお
いては薄膜として使用され、上層の窒化シリコン膜のみ
がエッチングにより除去される。
下層の薄膜の酸化シリコン膜は、周辺の素子形成時にお
いては薄膜として使用され、上層の窒化シリコン膜のみ
がエッチングにより除去される。
【００１６】しかし、上層の窒化シリコン層のエッチン
グを行う場合、オーバーエッチング量のバラツキによ
り、残存する酸化シリコン膜の膜厚にバラツキが生じる
おそれがある。このような膜厚にバラツキのある酸化シ
リコン膜をイオン注入のスルー膜として利用すれば、注
入されるイオンの量や飛程（イオンが到達する距離）に
バラツキが生じ、結果として、素子特性がばらつくとい
う問題がある。
グを行う場合、オーバーエッチング量のバラツキによ
り、残存する酸化シリコン膜の膜厚にバラツキが生じる
おそれがある。このような膜厚にバラツキのある酸化シ
リコン膜をイオン注入のスルー膜として利用すれば、注
入されるイオンの量や飛程（イオンが到達する距離）に
バラツキが生じ、結果として、素子特性がばらつくとい
う問題がある。
【００１７】また、窒化シリコン層のエッチングの際、
レジスト及びエッチングガス中に含まれるＣ、Ｓ等の元
素による汚染またはプラズマによるダメージ層が酸化シ
リコン膜の表面から３ｎｍ程度の深さに達すると、薄膜
に形成された酸化シリコン膜に、Ｃ、Ｓ等の元素が後の
熱処理工程において、膜中を縦断して、シリコン基板中
にまで到達し、図３においてＣにて示す領域のベース・
コレクタ接合領域でリーク電流が発生するおそれがあ
る。
レジスト及びエッチングガス中に含まれるＣ、Ｓ等の元
素による汚染またはプラズマによるダメージ層が酸化シ
リコン膜の表面から３ｎｍ程度の深さに達すると、薄膜
に形成された酸化シリコン膜に、Ｃ、Ｓ等の元素が後の
熱処理工程において、膜中を縦断して、シリコン基板中
にまで到達し、図３においてＣにて示す領域のベース・
コレクタ接合領域でリーク電流が発生するおそれがあ
る。
【００１８】上記問題点に対する対策として、厚さのバ
ラツキ、または、汚染、ダメージが生じた酸化シリコン
膜を完全に除去し、再度、酸化することが考えられる
が、工程の途中でシリコン面が露出することは、形成さ
れる素子特性に対する影響が大きく、信頼性を維持する
上で問題があり、好ましくない。また、ＮＰＮトランジ
スタのコレクタ補償拡散やフォトダイオードのカソード
拡散のように、不純物が高濃度に拡散された領域がすで
に形成されている場合に、シリコンの表面に直接酸化を
おこなうと、その領域での酸化が他の領域よりも促進さ
れる影響が無視できないという問題もある。
ラツキ、または、汚染、ダメージが生じた酸化シリコン
膜を完全に除去し、再度、酸化することが考えられる
が、工程の途中でシリコン面が露出することは、形成さ
れる素子特性に対する影響が大きく、信頼性を維持する
上で問題があり、好ましくない。また、ＮＰＮトランジ
スタのコレクタ補償拡散やフォトダイオードのカソード
拡散のように、不純物が高濃度に拡散された領域がすで
に形成されている場合に、シリコンの表面に直接酸化を
おこなうと、その領域での酸化が他の領域よりも促進さ
れる影響が無視できないという問題もある。
【００１９】本発明は、上記問題点に鑑みてなされたも
のであり、受光素子と同一の半導体チップ上に設けられ
た信号処理に用いられる素子上の酸化シリコン層の膜厚
のバラツキを低減し得る受光素子内蔵型半導体装置の製
造方法及び受光素子内蔵型半導体装置を提供することを
目的とする。
のであり、受光素子と同一の半導体チップ上に設けられ
た信号処理に用いられる素子上の酸化シリコン層の膜厚
のバラツキを低減し得る受光素子内蔵型半導体装置の製
造方法及び受光素子内蔵型半導体装置を提供することを
目的とする。
【００２０】
【課題を解決するための手段】上記課題を解決するた
め、本発明の受光素子内蔵型半導体装置の製造方法は、
光信号を受信するための受光素子及び該受光素子が受光
した光信号を信号処理するための素子をそれぞれ半導体
基板の所定の領域に形成した受光素子内蔵型半導体装置
の製造方法であって、光信号を受信するための受光素子
及び該受光素子が受光した光信号を信号処理するための
素子をそれぞれ形成した半導体基板上の全面に酸化シリ
コン膜を形成する酸化シリコン膜形成工程と、該酸化シ
リコン膜上の全面に少なくとも１層以上の反射防止膜を
形成する反射防止膜形成工程と、該信号処理を行うため
の素子が形成された領域上の該反射防止膜を除去する反
射防止膜除去工程と、該反射防止膜が除去された領域の
酸化シリコン膜を酸化する追酸化工程と、を包含するこ
とを特徴とするものである。
め、本発明の受光素子内蔵型半導体装置の製造方法は、
光信号を受信するための受光素子及び該受光素子が受光
した光信号を信号処理するための素子をそれぞれ半導体
基板の所定の領域に形成した受光素子内蔵型半導体装置
の製造方法であって、光信号を受信するための受光素子
及び該受光素子が受光した光信号を信号処理するための
素子をそれぞれ形成した半導体基板上の全面に酸化シリ
コン膜を形成する酸化シリコン膜形成工程と、該酸化シ
リコン膜上の全面に少なくとも１層以上の反射防止膜を
形成する反射防止膜形成工程と、該信号処理を行うため
の素子が形成された領域上の該反射防止膜を除去する反
射防止膜除去工程と、該反射防止膜が除去された領域の
酸化シリコン膜を酸化する追酸化工程と、を包含するこ
とを特徴とするものである。
【００２１】上記本発明の受光素子内蔵型半導体装置の
製造方法において、前記追酸化工程を行う前に、前記酸
化シリコン膜をウエットエッチングを行うことにより薄
膜化する薄膜化工程をさらに行うことが好ましい。
製造方法において、前記追酸化工程を行う前に、前記酸
化シリコン膜をウエットエッチングを行うことにより薄
膜化する薄膜化工程をさらに行うことが好ましい。
【００２２】上記本発明の受光素子内蔵型半導体装置の
製造方法において、前記薄膜化工程は、酸化シリコン膜
を厚さ方向に３ｎｍ以上エッチングにより除去すること
が好ましい。
製造方法において、前記薄膜化工程は、酸化シリコン膜
を厚さ方向に３ｎｍ以上エッチングにより除去すること
が好ましい。
【００２３】上記本発明の受光素子内蔵型半導体装置の
製造方法において、前記反射防止膜は、窒化シリコン膜
であることが好ましい。
製造方法において、前記反射防止膜は、窒化シリコン膜
であることが好ましい。
【００２４】上記本発明の受光素子内蔵型半導体装置の
製造方法において、前記反射防止膜は、窒化酸化シリコ
ン膜であることが好ましい。
製造方法において、前記反射防止膜は、窒化酸化シリコ
ン膜であることが好ましい。
【００２５】上記本発明の受光素子内蔵型半導体装置の
製造方法において、前記反射防止膜は、アモルファスカ
ーボン膜であることが好ましい。
製造方法において、前記反射防止膜は、アモルファスカ
ーボン膜であることが好ましい。
【００２６】上記本発明の受光素子内蔵型半導体装置の
製造方法において、前記反射防止膜は、酸化チタン膜で
あることが好ましい。
製造方法において、前記反射防止膜は、酸化チタン膜で
あることが好ましい。
【００２７】また、本発明の受光素子内蔵型半導体装置
は、上記本発明の受光素子内蔵型半導体装置の製造方法
によって製造されるものである。
は、上記本発明の受光素子内蔵型半導体装置の製造方法
によって製造されるものである。
【００２８】
【発明の実施の形態】以下、本発明の受光素子内蔵型半
導体装置の製造方法について図面に基づいて説明する。
導体装置の製造方法について図面に基づいて説明する。
【００２９】図１（ａ）〜（ｃ）及び図２（ａ）、
（ｂ）は、それぞれ、本発明の受光素子内蔵型半導体装
置を製造する方法について工程毎に説明する概略断面図
である。
（ｂ）は、それぞれ、本発明の受光素子内蔵型半導体装
置を製造する方法について工程毎に説明する概略断面図
である。
【００３０】なお、図面において、Ａにて示す領域は、
ＮＰＮトランジスタ領域、Ｂにて示す領域は、フォトダ
イオード領域を、それぞれ示している。
ＮＰＮトランジスタ領域、Ｂにて示す領域は、フォトダ
イオード領域を、それぞれ示している。
【００３１】まず、図１（ａ）に示すように、基板とし
て、約２００Ωｃｍの比抵抗を有するＰ型シリコン基板
１０２を用い、このシリコン基板１０２の表面上におい
て、ＮＰＮトランジスタ領域Ａの所定位置に、Ｎ＋埋込
層１０３を形成するとともに、このＮ＋埋込層１０３の
両側に、素子分離のためのＰ＋埋込層１０４をそれぞれ
形成する。
て、約２００Ωｃｍの比抵抗を有するＰ型シリコン基板
１０２を用い、このシリコン基板１０２の表面上におい
て、ＮＰＮトランジスタ領域Ａの所定位置に、Ｎ＋埋込
層１０３を形成するとともに、このＮ＋埋込層１０３の
両側に、素子分離のためのＰ＋埋込層１０４をそれぞれ
形成する。
【００３２】次に、図１（ｂ）に示すように、Ｎ＋埋込
層１０３及びＰ＋埋込層１０４が形成されたＰ型シリコ
ン基板１０２の全面にわたって、Ｎ型エピタキシャル層
１０５を形成する。その後、さらにＬＯＣＯＳ工程を行
うことにより、Ｎ＋埋込層１０３及びＰ＋埋込層１０４
上からＮ型エピタキシャル層１０５の表面上に達する素
子分離層１０６を形成する。
層１０３及びＰ＋埋込層１０４が形成されたＰ型シリコ
ン基板１０２の全面にわたって、Ｎ型エピタキシャル層
１０５を形成する。その後、さらにＬＯＣＯＳ工程を行
うことにより、Ｎ＋埋込層１０３及びＰ＋埋込層１０４
上からＮ型エピタキシャル層１０５の表面上に達する素
子分離層１０６を形成する。
【００３３】次に、図１（ｃ）に示すように、フォトダ
イオード領域Ｂの全面にわたって、Ｎ型層１０９を形成
した後、ＮＰＮトランジスタ領域Ａ及びフォトダイオー
ド領域Ｂの全面にわたって、反射防止膜の第１層となる
酸化シリコン膜１１０を形成する。本実施の形態では、
この酸化シリコン膜１１０を２５ｎｍの膜厚に形成し
た。続いて、この酸化シリコン膜１１０上に、窒化シリ
コン膜１１１を膜厚５５ｎｍに形成した後、ＮＰＮトラ
ンジスタ領域Ａに形成された窒化シリコン膜１１１をド
ライエッチング法を用いて除去する。この場合、ＮＰＮ
トランジスタ領域Ａの酸化シリコン層１１０の膜厚は、
窒化シリコン膜１１１のドライエッチングを行った際の
オーバーエッチングにより、１０〜２０ｎｍ程度のばら
つきが発生していると共に、その表面上は、Ｃ、Ｓ等に
よって汚染されている。
イオード領域Ｂの全面にわたって、Ｎ型層１０９を形成
した後、ＮＰＮトランジスタ領域Ａ及びフォトダイオー
ド領域Ｂの全面にわたって、反射防止膜の第１層となる
酸化シリコン膜１１０を形成する。本実施の形態では、
この酸化シリコン膜１１０を２５ｎｍの膜厚に形成し
た。続いて、この酸化シリコン膜１１０上に、窒化シリ
コン膜１１１を膜厚５５ｎｍに形成した後、ＮＰＮトラ
ンジスタ領域Ａに形成された窒化シリコン膜１１１をド
ライエッチング法を用いて除去する。この場合、ＮＰＮ
トランジスタ領域Ａの酸化シリコン層１１０の膜厚は、
窒化シリコン膜１１１のドライエッチングを行った際の
オーバーエッチングにより、１０〜２０ｎｍ程度のばら
つきが発生していると共に、その表面上は、Ｃ、Ｓ等に
よって汚染されている。
【００３４】次に、図２（ａ）に示すように、酸化シリ
コン膜１１０を追加酸化することにより、膜厚を均一に
する。本実施の形態では、９００℃の加熱処理を５０分
間にわたって行うことにより、シリコン酸化膜１１０の
膜厚を２５〜３０ｎｍの膜厚とした。このような追加酸
化を行うことにより、酸化シリコン膜１１０の膜厚のバ
ラツキは半分以下になる。
コン膜１１０を追加酸化することにより、膜厚を均一に
する。本実施の形態では、９００℃の加熱処理を５０分
間にわたって行うことにより、シリコン酸化膜１１０の
膜厚を２５〜３０ｎｍの膜厚とした。このような追加酸
化を行うことにより、酸化シリコン膜１１０の膜厚のバ
ラツキは半分以下になる。
【００３５】また、このように酸化シリコン膜を追加酸
化する工程を行う前に、酸化シリコン膜をウエットエッ
チングを行うことにより薄膜化する工程をさらに追加す
ることによって、酸化シリコン膜表面に導入されたＣ、
Ｓ等の汚染物質やダメージ層を除去することができる。
この場合、エッチングによって除去する酸化シリコン膜
の厚さが３ｎｍ以上であれば、酸化シリコン膜表面上の
ダメージ層を除去することが可能である。
化する工程を行う前に、酸化シリコン膜をウエットエッ
チングを行うことにより薄膜化する工程をさらに追加す
ることによって、酸化シリコン膜表面に導入されたＣ、
Ｓ等の汚染物質やダメージ層を除去することができる。
この場合、エッチングによって除去する酸化シリコン膜
の厚さが３ｎｍ以上であれば、酸化シリコン膜表面上の
ダメージ層を除去することが可能である。
【００３６】次に、図２（ｂ）に示すように、この酸化
シリコン膜１１０を通して、イオン注入法を用いてＮＰ
Ｎトランジスタのベース領域１０７を形成し、その後、
さらに、形成されたベース領域１０７内に、エミッタ領
域１０８を形成する。そして、アニールを行うことによ
り、所望のプロファイルを有する受光素子内蔵型半導体
装置の製造を終了する。
シリコン膜１１０を通して、イオン注入法を用いてＮＰ
Ｎトランジスタのベース領域１０７を形成し、その後、
さらに、形成されたベース領域１０７内に、エミッタ領
域１０８を形成する。そして、アニールを行うことによ
り、所望のプロファイルを有する受光素子内蔵型半導体
装置の製造を終了する。
【００３７】以上説明した工程を経て製造された受光素
子内蔵型半導体装置は、ＮＰＮトランジスタ領域Ａに形
成された窒化シリコン膜をドライエッチングにより除去
した後、窒化シリコン膜の下部に形成された酸化シリコ
ン膜の追加酸化することによって、窒化シリコン膜をエ
ッチングしたときに生じた酸化シリコン膜の膜厚のバラ
ツキを低減することができる。
子内蔵型半導体装置は、ＮＰＮトランジスタ領域Ａに形
成された窒化シリコン膜をドライエッチングにより除去
した後、窒化シリコン膜の下部に形成された酸化シリコ
ン膜の追加酸化することによって、窒化シリコン膜をエ
ッチングしたときに生じた酸化シリコン膜の膜厚のバラ
ツキを低減することができる。
【００３８】なお、本実施の形態では、酸化シリコン膜
上に形成される反射防止膜として屈折率が２．０前後と
なる窒化シリコン膜を形成した場合について説明した
が、反射防止膜としてはこのような窒化シリコン膜に限
られない。
上に形成される反射防止膜として屈折率が２．０前後と
なる窒化シリコン膜を形成した場合について説明した
が、反射防止膜としてはこのような窒化シリコン膜に限
られない。
【００３９】例えば、組成比を調整することによって酸
化シリコン膜と窒素シリコン膜との間の屈折率に設定で
きる窒化酸化シリコン膜、成膜条件によって屈折率を
１．５から２．５の範囲に設定することができるアモル
ファスカーボン膜、あるいはスパッタ法により容易に低
温成膜することができる屈折率が２前後である酸化チタ
ンを用いることができ、または、これらの複数を積層し
た積層膜であってもよい。
化シリコン膜と窒素シリコン膜との間の屈折率に設定で
きる窒化酸化シリコン膜、成膜条件によって屈折率を
１．５から２．５の範囲に設定することができるアモル
ファスカーボン膜、あるいはスパッタ法により容易に低
温成膜することができる屈折率が２前後である酸化チタ
ンを用いることができ、または、これらの複数を積層し
た積層膜であってもよい。
【００４０】
【発明の効果】以上説明したように、本発明の受光素子
内蔵型半導体装置の製造方法は、受光素子が受光した光
信号を信号処理するための素子が形成された領域上の反
射防止膜を除去した後、この領域の酸化シリコン膜を追
酸化するため、この領域に形成された酸化シリコン膜の
膜厚のバラツキを低減することができる。
内蔵型半導体装置の製造方法は、受光素子が受光した光
信号を信号処理するための素子が形成された領域上の反
射防止膜を除去した後、この領域の酸化シリコン膜を追
酸化するため、この領域に形成された酸化シリコン膜の
膜厚のバラツキを低減することができる。
【図１】（ａ）〜（ｃ）は、それぞれ、本発明の受光素
子内蔵型半導体装置の製造方法を工程毎に説明する断面
図である。
子内蔵型半導体装置の製造方法を工程毎に説明する断面
図である。
【図２】（ａ）及び（ｂ）は、それぞれ、本発明の受光
素子内蔵型半導体装置の製造方法を工程毎に説明する断
面図である。
素子内蔵型半導体装置の製造方法を工程毎に説明する断
面図である。
【図３】従来の受光素子内蔵型半導体装置を示す断面図
である。
である。
１０２ Ｐ型シリコン基板
１０３ Ｎ＋埋込層
１０４ Ｐ＋埋込層
１０５ Ｎ型エピタキシャル層
１０６ 素子分離層
１０９ Ｎ型層
１１０ 酸化シリコン膜
１１１ 窒化シリコン膜
フロントページの続き
(72)発明者 和田 秀夫
大阪府大阪市阿倍野区長池町22番22号 シ
ャープ株式会社内
Ｆターム(参考） 4M118 AA06 AB05 AB10 BA02 CA03
CA32 CB13 EA01 EA16 FC09
FC18
5F049 MA02 MB03 NA08 PA03 PA14
QA14 QA17 RA06 SS03 SZ03
UA13
Claims (8)
- 【請求項１】 光信号を受信するための受光素子及び該
受光素子が受光した光信号を信号処理するための素子を
それぞれ半導体基板の所定の領域に形成した受光素子内
蔵型半導体装置の製造方法であって、 光信号を受信するための受光素子及び該受光素子が受光
した光信号を信号処理するための素子をそれぞれ形成し
た半導体基板上の全面に酸化シリコン膜を形成する酸化
シリコン膜形成工程と、 該酸化シリコン膜上の全面に少なくとも１層以上の反射
防止膜を形成する反射防止膜形成工程と、 該信号処理を行うための素子が形成された領域上の該反
射防止膜を除去する反射防止膜除去工程と、 該反射防止膜が除去された領域の酸化シリコン膜を酸化
する追酸化工程と、 を包含することを特徴とする受光素子内蔵型半導体装置
の製造方法。 - 【請求項２】 前記追酸化工程を行う前に、前記酸化シ
リコン膜をウエットエッチングを行うことにより薄膜化
する薄膜化工程をさらに行う、請求項１に記載の受光素
子内蔵型半導体装置の製造方法。 - 【請求項３】 前記薄膜化工程は、酸化シリコン膜を厚
さ方向に３ｎｍ以上エッチングにより除去する、請求項
２に記載の受光素子内蔵型半導体装置の製造方法。 - 【請求項４】 前記反射防止膜は、窒化シリコン膜であ
る、請求項１〜３のいずれかに記載の受光素子内蔵型半
導体装置の製造方法。 - 【請求項５】 前記反射防止膜は、窒化酸化シリコン膜
である、請求項１〜３のいずれかに記載の受光素子内蔵
型半導体装置の製造方法。 - 【請求項６】 前記反射防止膜は、アモルファスカーボ
ン膜である、請求項１〜３のいずれかに記載の受光素子
内蔵型半導体装置の製造方法。 - 【請求項７】 前記反射防止膜は、酸化チタン膜であ
る、請求項１〜３のいずれかに記載の受光素子内蔵型半
導体装置の製造方法。 - 【請求項８】 請求項１〜７のいずれかに記載の受光素
子内蔵型半導体装置の製造方法によって製造される受光
素子内蔵型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001239766A JP2003051589A (ja) | 2001-08-07 | 2001-08-07 | 受光素子内蔵型半導体装置の製造方法及び受光素子内蔵型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001239766A JP2003051589A (ja) | 2001-08-07 | 2001-08-07 | 受光素子内蔵型半導体装置の製造方法及び受光素子内蔵型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003051589A true JP2003051589A (ja) | 2003-02-21 |
Family
ID=19070466
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001239766A Withdrawn JP2003051589A (ja) | 2001-08-07 | 2001-08-07 | 受光素子内蔵型半導体装置の製造方法及び受光素子内蔵型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003051589A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006054263A (ja) * | 2004-08-10 | 2006-02-23 | Sony Corp | 固体撮像装置およびその製造方法 |
| JP2006286806A (ja) * | 2005-03-31 | 2006-10-19 | Nec Electronics Corp | 半導体受光装置及び半導体受光装置の製造方法 |
| JP2009278129A (ja) * | 2009-08-17 | 2009-11-26 | Sony Corp | 固体撮像装置およびその製造方法 |
-
2001
- 2001-08-07 JP JP2001239766A patent/JP2003051589A/ja not_active Withdrawn
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006054263A (ja) * | 2004-08-10 | 2006-02-23 | Sony Corp | 固体撮像装置およびその製造方法 |
| US7737520B2 (en) | 2004-08-10 | 2010-06-15 | Sony Corporation | Solid-state imaging device and camera implementing the same |
| US7998778B2 (en) | 2004-08-10 | 2011-08-16 | Sony Corporation | Method of producing a solid-state imaging device |
| US8008108B2 (en) | 2004-08-10 | 2011-08-30 | Sony Corporation | Solid-state imaging device, method of producing the same, and camera |
| US8349638B2 (en) | 2004-08-10 | 2013-01-08 | Sony Corporation | Method of manufacturing back illuminated solid-state imaging device with improved transmittance of visible light |
| US8669634B2 (en) | 2004-08-10 | 2014-03-11 | Sony Corporation | Solid-state imaging device with a hole storage layer |
| JP2006286806A (ja) * | 2005-03-31 | 2006-10-19 | Nec Electronics Corp | 半導体受光装置及び半導体受光装置の製造方法 |
| JP2009278129A (ja) * | 2009-08-17 | 2009-11-26 | Sony Corp | 固体撮像装置およびその製造方法 |
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