KR100512236B1

KR100512236B1 - 포토다이오드및그제조방법

Info

Publication number: KR100512236B1
Application number: KR1019960062286A
Authority: KR
Inventors: 치히로 아라이
Original assignee: 소니 가부시끼 가이샤
Priority date: 1995-12-06
Filing date: 1996-12-06
Publication date: 2006-05-24
Also published as: EP0778621B1; US6184100B1; KR970054565A; CN1158503A; US5770872A; DE69637636D1; CN1150630C; EP0778621A3; EP0778621A2

Abstract

수광 소자와 이 수광 소자를 내포한 반도체 디바이스의 제조 방법에서는, 수광면에서부터 N⁺형 확산층, N^-형 에피택셜층, P^-형 에피택셜층, P⁺형 매립층, 및 P형 Si로 포토다이오드의 내부 성분을 구성함으로써 저농도 PN 접합이 형성된다. 이에 따라, 이 포토다이오드를 역바이어스시킬 때 생기는 공핍층은 확장되고 수광 감도 및 주파수 특성이 개선될 것이다. 더욱이, P^- 에피택셜층에 의해서 바이폴라 소자들이 분리될 것이기 때문에 P^-형 에피택셜 성장시에 농도 제어의 효율성이 개선될 것이다.

Description

포토다이오드 및 그 제조 방법

본 발명은 수광 소자의 구성과 이 수광 소자를 포함하는 반도체 장치의 제조방법에 관한 것이다.

도 1은 수광 소자로서 동일한 기판 상에 형성된 종래의 포토다이오드 및 바이폴라 트랜지스터의 구성을 도시한 것이다. 도 1에서 왼쪽 영역은 포토다이오드 구성예를 도시한 것이고, 오른쪽 영역은 바이폴라 트랜지스터 구성예를 도시한 것이다. n형 반도체 기판(11) 상에는 N형 매립층(14)과 P형 매립층 P⁺(15)이 각각 형성되어 있다. 그 다음, N형 에피택셜층(16)을 성장시킴으로써 P형 반도체 소자 절연 영역(17)이 형성된다.

에피택셜층(16) 상의 오른쪽 영역에는 P형 반도체의 베이스 영역(18)이 형성되고, 왼쪽 영역에는 N⁺형 확산층(19)이 형성되며, 오른쪽 영역에는 에미터 및 콜렉터 영역이 형성된다.

다음, 포토다이오드(22)의 전극층과 바이폴라 트랜지스터(22)의 베이스, 에미터, 및 콜렉터의 전극층들이 패턴화되어 형성된다. 그 다음, 그 위에 절연막이 형성된다. N^-형 에피택셜층(16)의 두께는 바이폴라 소자의 특성에 의해 정해지며, 일반적으로 대략 10 [V] 정도의 내전압을 가진 바이폴라 IC에서는 3-4 [㎛]의 막 두께가 필요하였다.

상술한 구성에 따라서, 포토다이오드의 수광 감도는 공핍층(100)에서 생성된 캐리어수와 이 공핍층의 내부 영역에서 생성된 캐리어 중에서 확산에 의해 공핍층(100)에 도달한 캐리어수에 의해서 결정된다. 따라서 수광 감도를 개선시키기 위해서는, 공핍층(100)을 넓히는 것과 공핍층(100)의 상부 및 하부에서 확산 길이가 긴 반도체층을 제공함으로써 공핍층에 데려오는 캐리어수를 증가시키는 것이 필요하였다. 이들 두 과정, 즉 공핍층을 넓히는 것과 확산 길이가 긴 반도체층을 제공하는 것을 위해서는 불순물 농도를 제어해야 한다.

한편, 포토다이오드의 주파수 특성은 다이오드의 기생 용량과 기생 저항에 의해 결정된다. 따라서, 주파수 특성을 개선시키기 위해서는 이 기생 용량과 기생 저항을 감소시켜야 할 필요가 있다. 기생 용량을 감소시키기 위해서는 공핍층(100)을 확장시키는 것이 효과적인데, 이것은 접합부의 불순물 농도의 감소를 의미한다. 더욱이, 기생 저항을 감소시키는 것은 공핍층을 제외한 반도체층의 불순물 농도를 증가시키는 것을 의미한다. 예컨대, 도 1을 참조하여 설명하면, 애노드의 기생 저항을 감소시키기 위해서 P형 매립층(15)이 설치된다. P형 매립층(15)은 높은 불순물 농도를 갖고 있으므로 소수 캐리어 확산 길이는 짧고 포토다이오드의 수광 감도에 공헌하는 캐리어는 거의 모두 이 P형 매립층(15)의 상부에서 생성된 캐리어이다.

포토다이오드들은 컴팩 디스크(CD)와 미니 디스크(MD)와 같은 것에 기록된 정보를 읽어내는데 널리 사용된다. 그러나, 이런 형태의 광 디스크에 사용되는 반도체 레이저의 파장은 780 [nm]이고, 780 [nm] 파장을 갖는 레이저의 Si의 흡수 파장은 9 [㎛]이므로, 도 1에 도시된 종래 구성에서 표면으로부터 3-4 [㎛]에 위치한 P형 매립층(15)의 존재로 인해 충분한 수광 감도를 얻을 수가 없는 문제점이 있었다.

상기 문제점을 고려하여, 본 발명의 제1 목적은 포토다이오드의 수광 감도를 개선하는 것이다.

제2 목적은 포토다이오드의 주파수 특성을 개선하는 것이다.

제3 목적은 제1 및 제2 목적을 달성하고 포토다이오드를 바이폴라 소자로부터 쉽게 절연시킬 수 있는 반도체 디바이스를 제조하는 방법을 제공하는 것이다.

본 발명의 상기 목적들 및 기타 다른 목적들은 역전압이 가해졌을 때 공핍층이 될 부분에서의 제1 및 제2 도전형의 불순물 농도가 1E16 [cm^-3] 이하로 유지되는 수광 소자를 제공함으로써 달성되었다. 따라서, 수광 소자에 역전압을 인가하는 경우에 형성될 공핍층에서의 제1 및 제2 도전형의 불순물 농도가 1E16 [cm^-3] 이하로 유지될 수 있기 때문에, 공핍층은 충분히 확장될 수 있고, 또 수광 감도의 개선과 기생 용량의 감소를 달성할 수 있다. 따라서, 매우 양호한 주파수 특성을 갖는 수광 소자를 구성할 수 있다.

본 발명의 특성, 원리, 및 유용성은 첨부 도면을 참조한 이하의 상세한 설명으로부터 더욱 명료해질 것이다. 도면에서 동일 부분에 대해서는 동일 도면 부호나 문자를 사용한다.

이하, 첨부 도면을 참조로 본 발명의 바람직한 실시예를 설명한다. 먼저, 기본 구성에 대해서 설명한다.

도 2는 본 발명의 제1 실시예에 따른 포토다이오드(PD)의 약 단면 구성을 도시 한 것이다.

도 2에 도시된 바와 같이, P형 반도체 기판(11) 상에 형성될 P형 매립층(12)이 포토다이오드(PD)의 하부에 선택적으로 형성된다. 초저농도를 가진 P^-형 에피택셜층(13)은 상부층 상에 적층된다. 또한 이 상부층 위에는 N^-형 에피택셜층(16)이 적층될 것이다.

한편, 바이폴라 소자 부분에서는, P^-형 에피택셜층(13)과 N^-형 에피택셜층(16) 사이에 P형 매립층(15)과 N형 매립층(14)이 형성된다. 그리고 포토다이오드 부분의 캐소드 표면 상에는 N⁺형 확산층(19)이 구비된다.

포토다이오드(PD)는 상술한 바와 같이 구성되므로, P^-형 에피택셜층(13)과 N^-형 에피택셜층(16) 간의 경계 표면처럼 표면 부근 부분에 PN 접합부를 형성하는 것이 가능해진다. 이것은 광 통과량이 많은 표면 상에 공핍층(100)이 형성될 수 있음을 의미한다.

더욱이, 본 실시예에 따른 포토다이오드(PD) 경우에는 포토다이오드(PD)의 수광 감도를 증가시키기 위하여 P^-형 에피택셜층(13)이 초저농도로 형성되고, 통상적으로는 N^-형 에피택셜층(16)은 바이폴라 특성을 최적화시키는 농도로서 1E16 [cm^-3] 이하의 농도로 설정된다.

따라서, PN 접합부를 중심으로 확산되는 공핍층은 P형 반도체층측과 N형 반도체층측 모두로 충분히 확장될 수 있다.

더욱이, 역전압을 인가하는 경우에는 N^-형 에피택셜층(16)과 P^-형 에피택셜층은 공핍층(100)이 확장될 부분에 적층되고, P형 매립층(12)과 N형 확산층(19)은 공핍층(100)이 미치지 않는 부분에 구비되며, 공핍층(100)의 폭은 충분히 확장될 수 있다. 그 결과, 기생 용량이 감소될 수 있다.

더욱이, 바이폴라 소자들의 분리에 관해서는, P^-형 에피택셜층이 P형 매립층(15) 아래에 놓여있기 때문에 P형 매립층들(15)는 이 에피택셜층을 통해 접속될 수 있고, 도 1에 도시된 구성에서처럼 P형 실리콘 기판(11)과 P형 매립층(15)을 접속시키기 위한 P형 매립층(12)이 불필요해진다. P형 매립층(15) 아래에 P^-형 에피택셜층을 놓는 잇점은 포토디텍터(PD)측에도 그대로 적용된다. P형 매립층(12)으로 P형 실리콘 기판(11)과 P형 매립층(15)을 접속시키는 일이 불필요해지기 때문에 P형 매립층(12)의 두께에 부과된 제한이 없어질 수 있다.

그 다음, 도 3은 본 발명의 제2 실시예에 따른 포토다이오드(PD)의 약 단면도를 도시한 것이다.

도 3에 도시된 바와 같이, 이 포토다이오드(PD)는 P형 실리콘 기판(11)과 거의 동일한 농도를 가진 P형 에피택셜층(13-1)과 초저농도를 가진 P형 에피택셜층(13-2)으로 이루어진 P형 에피택셜층(13)을 포함하며, P형 에피택셜층(13-1)은 P⁺형 매립층(15)과 접촉하고 있다.

더욱이, 역전압을 인가하는 경우, 공핍층(100)은 P^-형 에피택셜층(13-2)을 완전히 비우게 한다.

바이폴라 소자의 절연층으로서 작용하는 P^-형 에피택셜층(13)에서는 농도가 클수록 이 층의 래치 업(latch up) 저항이 증가될 수 있다. 따라서, P^-형 에피택셜층(13-2)에서 비워질 부분에 비해 P형 에피택셜층(13-1)에서 비워지지 않은 부분의 농도를 증가시키는 것이 비워지지 않은 P^-형 에피택셜층(13-1)에 의해 생긴 기생 저항을 감소시키는데 공헌하며, 도 2에 도시된 본 발명의 특성인 낮은 기생 용량 특성을 유지하는 것은 물론 래치 업 저항을 개선시키는 것을 가능하게 한다.

요약하면, 포토다이오드에 역전압을 부가하는 경우에 비워질 부분의 불순물 농도가 P형측과 N형측 모두에서 1E16 [cm^-3] 이하로 설정되므로, 공핍층(100)은 충분히 확장될 수 있고, 수광 감도가 개선될 수 있고, 더구나 기생 용량의 감소에 의해 주파수 특성이 개선될 수 있다.

더욱이, 이 점에서, 비워진 부분보다 더 높은 농도를 가진 부분이 포토다이오드(PD)에 역전압이 인가되는 시점에서 비워질 부분 이외의 부분에 구비되므로 기생 용량의 감소가 달성될 수 있다.

더욱이, 바이폴라 소자 분리용 P형 매립층(12)과 도 1에 도시된 구조와 같은 P형 매립층(15)을 연결시키는 것이 불필요해지고 또 바이폴라 소자의 하부에 있는 P형 매립층(12)이 불필요해지므로, P형 매립층(12)의 작은 개구 영역을 갖는 것으로 충분해지고, 초저농도 P^-형 에피택셜층(13)의 적층시에 P^-형 에피택셜층(13)의 농도를 제어할 수 있다.

다음, 도 2에 도시된 본 발명의 제3 실시예에 따른 소자 형성 방법에 대해서 설명한다.

상술한 포토다이오드(PD)의 제조 공정에 대해서는 도 3 및 도 4A-4C를 참조로 이하에서 설명한다.

도 4A에서 도시된 바와 같이, 먼저, P형 실리콘 기판(11)이 열적 산화되어 그 표면 위에는 대략 120 [㎚] 두께의 산화막이 형성된다. 그 다음, 마스크로서 포토레지스트를 사용하여, 붕소를 2.4E15 [cm^-2]의 조건으로 30 [keV] 온도에서 포토다이오드에 선택적으로 이온 주입한다.

그 다음, 이온 주입 붕소를 패시배이션(passivation)시키기 위하여 1200 [℃]의 N₂ 분위기에서 80분 동안 패시배이션 어닐링이 시행될 것이다.

더욱이, 이온 주입시의 손상에 의해 생긴 결함을 제거하기 위하여 1200 [℃]에서 20분 동안 습윤 O₂ 분위기에서 산화시킴으로써 P형 매립층(12)이 형성된다. 그 다음, 플루오르화 수소산을 이용하여 산화층을 제거함으로써 도 4B의 구성이 얻어진다.

그 다음, P^-형 에피택셜층(13)이 15 [㎛] 및 20 [Ω·cm] 조건으로 증착된다. 그 다음, 열 산화막으로 100 [㎚] 산화막을 부착시킨 후에 마스크로서 포토다이오드(PD)를 사용하여 8E14 [cm^-2] 조건으로 50 [keV]에서 바이폴라 소자 부분에 인을 선택적으로 이온 주입함으로써 N형 매립층(14)이 형성될 것이다. 그 다음, 마스크로서 포토다이오드(PD)를 사용하여 2.5E15 [cm^-2] 조건으로 30 [keV]에서 붕소를 이온 주입함으로써 P형 매립층(15)이 형성될 것이다.

더욱이, 주입 이온을 패시배이션시키기 위해서는 패시배이션 어닐링이 120[℃] N₂ 분위기에서 80분 동안 시행될 것이다. 그 다음, 이온 주입시 생기는 손상으로 인한 결함을 제거하기 위하여 120 [℃] 습윤 O₂ 분위기에서 20분 동안 산화가 시행될 것이다. 그 다음, 플루오르화 수소산을 이용하여 산화막을 제거함으로써 도 4B의 구성이 얻어질 것이다.

그 다음, N^-형 에피택셜층(16)이 4 [㎛], 1 [Ω·cm] 조건으로 적층될 것이다.

더욱이, 열적 산화로 10 [nm] 산화막을 부가한 후에는, 마스크로서 포토다이오드(PD)를 이용하여 바이폴라 소자의 절연 단위와 포토다이오드(PD)의 애노드 풀 아웃 단위에 5E15 [cm^-2] 조건으로 50 [keV]에서 붕소가 이온 주입되고, P형 절연층(17)이 형성될 것이다. 이 시점에서, 110 [℃]에서 80분 동안 N₂ 분위기에서 패시배이션 어닐링을 시행함으로써 P형 절연층(17)이 P형 매립층(15)에 접속될 것이며, 바이폴라 소자의 절연 처리가 시행될 것이다. 그 결과, 도 4C의 구성이 얻어질 것이다.

그 다음, NPN 트랜지스터 부분 상에 P형 베이스(18)를 형성하기 위하여, 30 [keV]에서 붕소가 1E14 [cm^-2]으로 이온 주입되고, 900 [℃] N₂ 분위기에서 30분 동안 패시배이션 어닐링이 시행된다. 그 다음, NPN 트랜지스터의 베이스의 금속 패널과의 접촉부와 포토다이오드(PD)의 애노드의 금속 패널과의 접촉부를 형성하는 P형 확산층(20)을 형성하기 위하여 BF₂가 50 [keV]에서 1E15 [cm^-2]로 이온 주입된다. 더욱이, NPN 트랜지스터의 에미터 및 콜렉터와 금속 패널과의 접촉부와 포토다이오드의 캐소드 표면에 N형 확산층(19)을 형성하기 위하여 비소를 50 [keV]에서 5E15 [cm^-2]로 이온 주입하고 N₂ 분위기에서 20분 동안 패시배이션 어닐링을 시행한다.

그 다음, CVD법을 이용하여 제1층 AL 금속 패널과 Si층 사이의 막으로서 600 [nm] 실리콘 산화막이 증착되고, 제1층 AL 패널과 바이폴라 소자와 포토다이오드(PD) 간에 오믹(ohmic) 접촉부를 얻기 위하여 RIE(반응성 이온 에칭)법을 이용하여 접촉홀이 형성될 것이다. 그 다음, Ti와 TiCN, 즉 고용융점을 갖는 금속들이 스퍼터링법에 의해서 각각 30 [nm]와 70 [nm]의 막 두께로 증착된다. 더욱이, 저용융점을 가진 1 [%]의 Si를 함유한 500 [nm]의 Al이 스퍼터링법으로 증착된다. 그 다음, 금속 패널(22) 중 불필요한 부분이 RIE 에칭법으로 제거된다.

그 다음, 제1층 AL 패널과 제2층 AL 패널 사이의 막(23)으로서 1 [㎛] 실리콘 산화막이 플라즈마 CVD(화학 기상 증착)법으로 증착될 것이고, 그 다음에 SOG(spin-on-glass)로 레벨링(leveling) 처리가 시행된다. 이어서 플라즈마 CVD법으로 실리콘 산화막이 증착될 것이다. 그 다음, RIE법에 의해서 제1층 AL 패널과 제2층 AL 패널을 접속시키는 접촉홀이 형성되고, Ti 및 AlSi(1 [%])의 100 [nm]와 1000 [nm]가 각각 스퍼터링법에 의해 적층된다.

그 다음, 포토다이오드 단위에만 있는 이들 금속층이 RIE 에칭법에 의해서 선택적으로 제거된다. 그 다음, 700 [nm]의 실리콘 질화물막이 플라즈마 CVD법에 의해 과패시배이션 막(over passivation film)으로서 적층되고, 결합 패드부의 실리콘 질화물은 RIE 에칭법에 의해 제거된다. 그 다음, 소결을 위한 열 처리가 Fo 가스 분위기에서 30분 동안 400 [℃]에서 시행된다. 그 결과, 도 2에 도시된 구성이 얻어질 수 있다.

더욱이, 5 [㎛], 4 [Ω·cm], 및 10 [㎛], 20 [Ω·cm]의 조건으로 상기 P^- 에피택셜층(13)의 조건을 연속적으로 적층시킴으로써 도 3에 도시된 본 발명의 제4 실시예에 따른 제조 방법이 시행될 수 있다.

본 발명의 제5 실시예에 따른 응용예에 대해서 설명한다.

포토디텍터(PD)를 이용하는 디바이스의 응용예로서 광 픽업 구성이 도 5에 도시되어 있다. 이 광 픽업은 광 커플러를 구성하는 프리즘(32)을 광 IC 기판(31)상에 설치함으로써 구성된다. 상술한 구성을 가진 포토다이오드(PD)는 광 IC 기판(31) 상에 적층되고, 광 커플러와 포토다이오드(PD)는 고정 위치 관계를 가진 위치들에 유지된다. 더욱이, 광 IC 기판(31)의 일단에는 프리즘(32) 외에 반도체 레이저(LD)가 장착된 반도체 칩(33)이 설치된다. 이 반도체 칩(33)에는 반도체 레이저(LD)로부터 후방으로 방출되는 광을 검출하여 반도체 레이저(LD)의 파워를 제어하기 위한 (예컨대, PIN 구조를 가진 파워 모니터용의) 포토다이오드(PD_M)가 형성된다. 이상은 광 픽업의 구성이다.

상술한 구성에 따라서, 이하에서 광 픽업의 광 검출 동작의 개요에 대해서 설명한다. 마지막으로, 도체 레이저 다이오드(LD)로부터 발생된 광이 반사된 후에 렌즈 시스템(34)을 통해 비트 정보가 저장되는 광 디스크(35) 상에 집광된다. 이 광은 광 디스크(35) 상에 기록된 정보에 따라서 변조되어 반사된 다음에 프리즘(32)의 입사면(32A)으로부터 프리즘(32) 내로 도입된다.

그 다음, 입력된 광선은 프리즘(32)에서 반사된 다음에 프리즘 아래에 설치된 다수의 포토다이오드(PD)에 집광된다.

상술한 구성에 따라서 구성된 모든 포토다이오드(PD)가 높은 수광 감도를 갖고 있고 또 주파수 특성의 저하가 작기 때문에, 요즘에 사용되고 있는 복잡한 광학 시스템으로 인해 포토다이오드(PD) 상에 충분한 양의 광이 이르게 되기 어려운 경우에서도 광 디스크(35) 상의 정보를 완벽하게 읽어낼 수가 있다.

더욱이, 다수 포토다이오드(PD)의 수광 결과로서, 기록 정보의 독출, 트랙킹 서보, 및 포커스 서보가 실행될 수 있다.

다음, 본 발명의 제6 실시예에 대해서 설명한다.

상술한 실시예에서는 광 픽업은 실제 적용된 디바이스로서 이용된다. 그러나, 본 발명은 이에 한정되는 것은 아니고 수광 소자로서 내장된 포토디텍터를 구비한 여러가지 디바이스에 적용될 수가 있다.

더욱이, 상술한 실시예들에서는 포토다이오드(PD) 아래에서 적층(즉, 매립)되는 것은 P형 매립층(12)에 한정된다. 그러나, 본 발명은 이에 한정되는 것은 아니록 바이폴라 트랜지스터 소자 아래에 적층될 수도 있다. 이러한 구성으로, 포토다이오드(PD) 아래에 P형 매립층(12)을 적층시키기 위한 패터닝 공정이 생략될 수 있다.

더욱이, 이온 주입 조건과 어닐링 조건과 관련해서는 본 발명은 상술한 실시예들에 한정되는 것은 아니고 요구되는 처리 조건에 따라서는 다른 값들을 채택할 수가 있다.

상술한 본 발명에 따라서, 역전압 인가시 공핍화될 부분에서 제1 및 제2 도전형의 불순물 농도를 모두 1E16 [cm^-3] 이하로 되게 하여 수광 소자를 구성하기 때문에 수광 소자의 공핍층은 충분히 확장되어 기생 용량의 감소는 물론 수광 감도의 개선이 실현될 수 있다. 따라서, 우수한 주파수 특성을 갖는 수광 소자가 형성될 수 있다.

지금까지 본 발명의 바람직한 실시예들을 통해 본 발명을 설명하였지만, 당업자들은 여러가지 변경이나 수정을 가할 수 있음은 명백하고, 따라서 이러한 변경이나 수정은 본 발명의 사상과 범위 내에 드는 것으로 첨부된 특허 청구의 범위에 내포됨을 밝혀둔다.

도 1은 종래 기술의 포토다이오드 및 바이폴라 트랜지스터의 약 단면도.

도 2는 본 발명의 제1 실시예에 따른 수광 소자의 단면 구성을 나타낸 약 단면도.

도 3은 본 발명의 제2 및 제5 실시예에 따른 수광 소자의 단면 구성을 나타낸 약 단면도.

도 4A-4C는 본 발명의 제3 및 제4 실시예에 따른 반도체 제조 공정을 나타낸 약 단면도.

도 5는 본 발명의 제5 및 제6 실시예에 따른 광 픽업 구성을 나타낸 약선도.

〈도면의 주요 부분에 대한 부호의 설명〉

11 : P형 반도체 기판

12 : P형 매립층

13 : P^-형 에피택셜층

14 : N형 매립층

15 : P형 매립층

16 : N^-형 에피택셜층

19 : N⁺형 확산층

Claims

포토다이오드측과 바이폴라 소자측을 갖는 광전 변환 장치로서,

제1 도전형의 반도체 기판;

상기 반도체 기판의 일부 위에 형성된 제1 도전형의 제1 반도체층 - 상기 제1 반도체층은 상기 포토다이오드측에서만 사용됨 - ;

상기 제1 반도체층과 상기 반도체 기판 모두의 위에 형성된 제1 도전형의 제2 반도체층;

상기 바이폴라 소자측의 상기 제2 반도체층의 일부 위에 형성된 제2 도전형의 제3 반도체층;

상기 제2 반도체층과 상기 제3 반도체층 위에 형성된 제2 도전형의 제4 반도체층; 및

상기 제4 반도체층 상에 형성된 전극

을 포함하는 것을 특징으로 하는 광전 변환 장치.
제1항에 있어서, 상기 제2 반도체층의 불순물 농도가 상기 제1 반도체층의 불순물 농도보다 더 작은 것을 특징으로 하는 광전 변환 장치.
제1항에 있어서, 상기 제4 반도체층의 불순물 농도가 상기 제3 반도체층의 불순물 농도보다 더 작은 것을 특징으로 하는 광전 변환 장치.
제1항에 있어서, 상기 제2 반도체층과 상기 제3반도체층 사이에 형성되는 제5 반도체층을 더 포함하는 것을 특징으로 하는 광전 변환 장치.
제4항에 있어서, 상기 제5 반도체층은 제1 도전형인 것을 특징으로 하는 광전 변환 장치.
제5항에 있어서, 상기 제5 반도체층의 불순물 농도가 상기 제2 반도체층의 불순물 농도보다 더 큰 것을 특징으로 하는 광전 변환 장치.
제1항에 있어서, 상기 제1 반도체층의 상부 영역에 상기 제2 및 제3 반도체층들로부터 공핍층이 형성되고, 상기 제2 및 제3 반도체층들의 불순물 농도들이 역전압 인가시 형성될 공핍층에서 모두 1E16 [cm^-3] 미만인 것을 특징으로 하는 광전 변환 장치.
제7항에 있어서, 상기 공핍층 이외의 반도체층들의 불순물 농도들이 공핍층 반도체층들의 불순물 농도들보다 큰 것을 특징으로 하는 광전 변환 장치.
제7항에 있어서, 상기 공핍층 이외의 반도체층들은 장치 표면으로부터 상기 공핍층으로 입사되는 광의 흡수 길이보다 큰 거리에 형성되는 것을 특징으로 하는 광전 변환 장치.
레이저 빔을 방출하기 위한 반도체 발광 소자;

상기 레이저 빔을 피조사 대상측으로 반사시키고 상기 피조사 대상에서 반사된 레이저 빔을 입사시켜 고정 위치로 유도하는 광 커플러;

상기 고정 위치에 설치되어 상기 레이저 빔을 수신하기 위한 광전 변환 장치를 포함하고,

상기 광전 변환 장치는, 포토다이오드측과 바이폴라 소자측을 갖고,

제1 도전형의 반도체 기판;

상기 반도체 기판의 일부 위에 형성된 제1 도전형의 제1 반도체층 - 상기 제 1 반도체층은 상기 포토다이오드측에서만 사용됨 - ;

상기 제1 반도체층과 상기 반도체 기판 모두의 위에 형성된 제1 도전형의 제 2 반도체층;

상기 바이폴라 소자측의 상기 제2 반도체층의 일부 위에 형성된 제2 도전형의 제3 반도체층;

상기 제2 반도체층과 상기 제3 반도체층 위에 형성된 제2 도전형의 제4 반도체층; 및

상기 제4 반도체층 상에 형성된 전극

을 포함하는 것을 특징으로 하는 광 픽업.
수광 소자와 바이폴라 소자를 포함하는 반도체 디바이스 제조 방법에 있어서,

상기 수광 소자와 상기 바이폴라 소자 모두에 대해 제1 도전형의 반도체 기판을 제공하는 단계;

상기 수광 소자만의 기판의 실질적으로 전부에 상기 제1 도전형의 반도체 기판의 불순물 농도보다 큰 불순물 농도를 갖는 제1 도전형의 반도체층을 형성하는 단계;

상기 수광 소자의 제1 도전형의 반도체층과 상기 바이폴라 소자의 기판 모두의 위에 상기 제1 도전형의 반도체층의 불순물 농도보다 적은 불순물 농도를 갖는 제1 도전형의 에피택셜층을 형성하는 단계 - 상기 제1 도전형의 반도체층은 상기 제1 도전형의 반도체 기판과 상기 제1 도전형의 에피택셜층 사이에 형성됨 - ;

상기 바이폴라 소자의 제1 도전형의 저농도 에피택셜층의 일부 상에 제2 도전형의 반도체층을 형성하는 단계;

상기 수광 소자만의 기판의 실질적으로 전부 상의 제1 도전형의 반도체 기판의 불순물 농도보다 큰 불순물 농도를 갖는 제1 도전형의 반도체층을 접속하는 제1 도전형의 다른 반도체층을 바이폴라 소자의 분리부 상에 형성하는 단계;

상기 제1 도전형의 에피택셜층, 상기 제2 도전형의 반도체층, 및 상기 바이폴라 소자의 분리부 상의 상기 제1 도전형의 반도체층 각각의 상에 상기 제2 도전형의 반도체층의 불순물 농도보다 적은 불순물 농도를 갖는 제2 도전형의 에피택셜층을 형성하는 단계; 및

상기 수광 소자만의 제2 도전형의 에피택셜층 상에 상기 제2 도전형의 에피택셜층의 불순물 농도보다 큰 불순물 농도를 갖는 제2 도전형의 확산층을 형성하는 단계

를 포함하는 방법.
수광 소자와 바이폴라 소자를 포함하는 반도체 디바이스 제조 방법에 있어서,

상기 수광 소자와 상기 바이폴라 소자 모두에 대해 제1 도전형의 반도체 기판을 제공하는 단계;

상기 수광 소자만의 기판의 실질적으로 전부에 상기 제1 도전형의 반도체 기판의 불순물 농도보다 큰 불순물 농도를 갖는 제1 도전형의 반도체층을 형성하는 단계;

상기 수광 소자의 제1 도전형의 반도체층과 상기 바이폴라 소자의 기판 모두의 위에 상기 제1 도전형의 반도체층의 불순물 농도보다 적은 불순물 농도를 갖는 제1 도전형의 에피택셜층을 형성하는 단계 - 상기 제1 도전형의 반도체층은 상기 제1 도전형의 반도체 기판과 상기 제1 도전형의 에피택셜층 사이에 형성됨 - ;

상기 제1 도전형의 에피택셜층 위에 상기 제1 도전형의 에피택셜층의 불순물 농도보다 적은 불순물 농도를 갖는 제1 도전형의 제2 에피택셜층을 형성하는 단계;

상기 바이폴라 소자의 제1 도전형의 에피택셜층의 일부 상에 제2 도전형의 반도체층을 형성하는 단계;

상기 수광 소자만의 기판의 실질적으로 전부 상의 제1 도전형의 반도체 기판의 불순물 농도보다 큰 불순물 농도를 갖는 제1 도전형의 반도체층을 접속하는 제1 도전형의 다른 반도체층을 바이폴라 소자의 분리부 상에 형성하는 단계;

상기 제1 도전형의 에피택셜층, 상기 제2 도전형의 반도체층, 및 상기 바이폴라 소자의 분리부 상의 상기 제1 도전형의 반도체층 각각의 상에 상기 제2 도전형의 반도체층의 불순물 농도보다 적은 불순물 농도를 갖는 제2 도전형의 에피택셜층을 형성하는 단계; 및 상기 수광 소자만의 제2 도전형의 에피택셜층 상에 상기 제2 도전형의 에피택셜층의 불순물 농도보다 큰 불순물 농도를 갖는 제2 도전형의 확산층을 형성하는 단계

를 포함하는 방법.