JP2003100742A

JP2003100742A - 半導体デバイスの製造方法

Info

Publication number: JP2003100742A
Application number: JP2001295903A
Authority: JP
Inventors: Tadashi Terasaki; 正寺崎
Original assignee: Hitachi Kokusai Electric Inc
Current assignee: Kokusai Denki Electric Inc
Priority date: 2001-09-27
Filing date: 2001-09-27
Publication date: 2003-04-04

Abstract

(57)【要約】【課題】下部電極とＴａ₂Ｏ₅膜との界面に施す窒化処
理を改善して、半導体デバイスのＴａ₂Ｏ₅容量膜の特
性、および半導体デバイスの特性を向上する。【解決手段】下地電極としてポリシリコン膜を形成す
る（１０１）。自然酸化膜除去を目的として前洗浄を行
う（１０２）。容量値を増大するためにＨＳＧ成膜を行
う（１０３）。抵抗値を下げるためにＨＳＧ膜形成後に
ＰＨ₃ドーピングを行う（１０４）。下部電極形成後、
特にＨＳＧ膜の表面の窒化処理を、特性劣化を招かない
低温の窒素プラズマで行う（１０５）。そのうえでＴａ
₂Ｏ₅膜を形成し（１０６）、ＲＴＯ処理による結晶化の
熱処理を行う（１０７）。最後にＴｉＮ成膜を行って上
部電極を形成する（１０８）。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体デバイスの製
造方法に係り、特に半導体メモリデバイスや半導体ロジ
ックメモリ混載デバイス等の容量膜形成工程における下
地電極膜とＴａ₂Ｏ₅膜との界面の窒化処理に関する。

【０００２】

【従来の技術】Ｔａ₂Ｏ₅膜を主成分とする容量膜（以
下、単にＴａ₂Ｏ₅容量膜という場合もある。）を含む半
導体デバイスの構造を示す。容量膜としてＴａ₂Ｏ₅膜を
用いた場合、一般に下部電極としてＨＳＧ膜またはポリ
シリコン膜（成膜時はアモルファスシリコンで後の熱処
理で多結晶化）が用いられ、上部電極としてＴｉＮ膜が
用いられる。

【０００３】図７に示すように、Ｔａ₂Ｏ₅容量膜１０を
含む半導体デバイス（例えばＭＯＳトランジスタ）は、
例えばｎ型シリコン基板１上に２つのゲート３、３が並
んでいる。２つのゲートは、熱酸化ゲート膜２を介して
設けられる。周囲はＣＶＤ−Ｓｉ₃Ｎ₄膜４で覆われる。
その上に層間絶縁膜（ＰＳＧ（リンガラス））５が形成
され、さらにＣＶＤ−ＳｉＯ₂膜（ＨＴＯ（高温酸化
膜））６、層間絶縁膜（ＢＰＳＧ（ボロンリンガラ
ス））７が形成される。Ｐドープのアモルファスシリコ
ン（ａ−Ｓｉ）膜８が、ソースに接続される電極として
シリコン基板１の表面から、ゲート３間のＣＶＤ−Ｓｉ
₃Ｎ₄膜４を通り、さらに層間絶縁膜（ＰＳＧ）５及び層
間絶縁膜（ＢＰＳＧ）７を抜けて上方に延設される。こ
のａ−Ｓｉ膜８の表面には、ＨＳＧ膜９が形成され、さ
らにＨＳＧ膜にＰドープが施される。これらを下部電極
として、その上にＴａ₂Ｏ₅容量膜１０が形成され、さら
にその上に上部電極としてのＴｉＮ膜１４が設けられ
る。容量膜１０は、ＨＳＧ膜９上にＲＴＮ（Rapid Ther
mal Nitridation）処理を施し窒化膜を形成後、Ｔａ₂Ｏ
₅膜を形成し、その後Ｔａ₂Ｏ₅膜に対しＲＴＯ（Rapid T
hermal Oxidation）処理を行うことにより構成される。
これらＲＴＮ処理、Ｔａ₂Ｏ₅膜成膜、ＲＴＯ処理の処理
温度は、それぞれ７５０℃、４７０℃、８００℃であ
る。

【０００４】図８に、Ｔａ₂Ｏ₅容量膜１０の積層構造の
詳細を示す。下地電極であるＰドープａ−Ｓｉ膜８上
にＨＳＧ膜９を構成し、その後にＨＳＧ膜にＰドープを
行い、その上にＲＴＮ処理を施すことにより窒化膜１１
を形成する。窒化膜１１上にＴａ₂Ｏ₅膜１２を設け、そ
の後、酸素雰囲気中で熱処理（ＲＴＯ処理）を行ってＴ
ａ₂Ｏ₅膜を結晶化し、最後に上部電極としてＴｉＮ膜１
４を設ける。

【０００５】Ｔａ₂Ｏ₅容量膜１０の製造プロセスは次の
通りである。Ｔａ₂Ｏ₅のａｓ-ｄｅｐｏ膜はアモルファ
スであり、リーク電流が多いため、成膜後に８００℃，
３ｍｉｎ程度のＲＴＯ処理を行って結晶化する。このと
き下部電極であるＨＳＧ膜９の表面がＴａ₂Ｏ₅膜１２の
酸素と反応することによりＳｉＯ₂膜が形成されると、
容量値が大きく劣化する。このＳｉＯ₂膜の形成を抑制
するために、ＨＳＧ膜９を形成した後に７５０℃，３ｍ
ｉｎ程度のＲＴＮ処理を行い、ＨＳＧ膜９の表面に１．
０〜１．５ｍｍ程度の薄い窒化膜１１をバリアとして形
成している。

【０００６】

【発明が解決しようとする課題】ところで、半導体デバ
イスの製造プロセスでは、その熱履歴の積算によって半
導体デバイスにドーピングされた不純物の再拡散が生
じ、特性が劣化する。特に半導体デバイスの微細化に伴
い、高性能が要求されるロジックデバイスの特性劣化が
深刻となっている。しかも、最近では半導体ロジックメ
モリ混載デバイスの開発が進んでおり、このメモリキャ
パシタ製造プロセスの低温化の要求が強く求められてい
る。

【０００７】この点で、上述した従来技術では、ＨＳＧ
膜とＴａ₂Ｏ₅膜との界面に窒化膜を形成するための７５
０℃の高温処理（ＲＴＮ処理）が入り、しかもＲＴＮで
は７００℃以下の低温処理で窒化膜の形成が不可能であ
るため、上記要請に応えることができない。また、ＲＴ
Ｎでは反応ガスとしてＮＨ₃を用いているが、ＮＨ₃はシ
リコン基板をｎ型としているボロン拡散を再拡散させる
ため、ＭＯＳデバイスの特性を劣化させる傾向がある。

【０００８】本発明の課題は、Ｔａ₂Ｏ₅容量膜を含む半
導体デバイスのＴａ₂Ｏ₅容量膜の特性および半導体デバ
イスの特性を向上する半導体デバイスの製造方法を提供
することにある。

【０００９】

【課題を解決するための手段】第１の発明は、Ｔａ₂Ｏ₅
膜を主成分とする容量膜を基板に設けた下地電極上に形
成する前に、下地電極表面を窒素プラズマによって窒化
処理することを特徴とする半導体デバイスの製造方法で
ある。

【００１０】上記発明によれば、下地電極表面を低温の
プラズマによって窒化処理するので、製造プロセス低温
化の要請に応えることができる。また、窒素プラズマに
よって窒化処理するので、ＮＨ₃を用いるものと異な
り、ボロン拡散の再拡散が生じない。したがって、Ｔａ
₂Ｏ₅容量膜の特性を向上でき、ひいては半導体デバイス
の特性を向上できる。

【００１１】第２の発明は、第１の発明において、基板
温度を４００℃以下に設定して、それから窒素プラズマ
による窒化処理を行い、その窒化処理を行うことによっ
て形成される膜の厚さを１．５ｎｍ以上２．５ｎｍ以下
とすることを特徴とする半導体デバイスの製造方法であ
る。

【００１２】基板温度が４００℃以下だと、リーク電流
は従来なみに小さくなり、しかもＥＯＴは従来よりも薄
くなるので好ましい。また、窒素プラズマ処理によって
形成される膜の厚さは、１．５ｎｍ以上２．５ｎｍ以下
だと、酸化膜抑制のバリアとしての機能を失わず、かつ
容量値の犠牲がないので好ましい。

【００１３】なお、下地電極はポリシリコンでもよい
が、ＨＳＧ膜で構成することが好ましい。下地電極をＨ
ＳＧ膜で構成すると、ポリシリコンの場合よりも大きな
容量が得られる。

【００１４】また、下地電極のＨＳＧ膜にＰＨ₃をドー
プすることが好ましい。ＰＨ₃をドープすることにより
電極の抵抗値が小さくなり電極性能が向上する。

【００１５】また、窒素プラズマを生成するプラズマ生
成方式は、平行平板型、マイクロ波型、誘導コイル型、
変形マグネトロン型（ＭＭＴ）など種々があるが、窒化
処理の均一性という点からはＭＭＴが好ましい。

【００１６】また、ＨＳＧ成膜→ＰＨ₃ドープ→窒化処
理は、同一の半導体製造装置内で連続して行うとよい。
窒化処理までのプロセスを異なる半導体製造装置で行っ
て、半導体製造装置間で移載のために基板を出し入れし
て大気に触れさせると、基板の表面に１ｎｍ程度の自然
酸化膜が成長し、容量値が低下する。したがって、これ
を防止するために、窒化処理までのプロセスは、同一半
導体製造装置内で連続して行うことが好ましい。また窒
化処理後のＴａ₂Ｏ₅成膜→ＲＴＯのプロセスは、異なる
半導体製造装置を用いて、窒化処理までのプロセスとは
不連続で行うようにしてもよい。窒化処理後は、基板の
表面に窒化膜が形成されているので比較的安定であり、
自然酸化膜が成長し難く、容量値の低下も問題とはなら
ないからである。

【００１７】

【発明の実施の形態】以下に本発明の実施の形態を説明
する。

【００１８】図１に実施の形態によるＴａ₂Ｏ₅容量膜の
形成フローを示す。まず、ｎ型シリコン基板上に下地電
極としてアモルファスシリコン膜を形成する（ステップ
１０１）。自然酸化膜を除去するために前洗浄を行う
（ステップ１０２）。表面積を大きくして容量値を向上
させるために、必要に応じてＨＳＧ成膜を行う（ステッ
プ１０３）。このＨＳＧ成膜は、ポリシリコン化する前
のアモルファスシリコン（ａ−Ｓｉ）膜上に形成され
る。ＨＳＧ膜にＰをドーピングして抵抗値を下げるため
に、必要に応じてＨＳＧ膜形成後にＰＨ₃のドーピング
を行う（ステップ１０４）。ここまでの工程が下部電極
の形成となる。

【００１９】下部電極形成後、ＨＳＧ膜の表面の窒素プ
ラズマによる低温の窒化処理を行ってＳｉ窒化膜を形成
する（ステップ１０５）。そのうえでＴａ₂Ｏ₅膜を主成
分とする容量膜を形成し（ステップ１０６）、リーク電
流を低減するために、ＲＴＯ処理による結晶化の熱処理
を行う（ステップ１０７）。ここまでが容量絶縁膜の形
成となる。

【００２０】最後に上部電極となるＴｉＮ成膜を行う
（ステップ１０８）。

【００２１】図２及び図３に、半導体デバイスの製造方
法を実施するために必要な２台の半導体製造装置Ａ，Ｂ
の平面視の構成例を示す。

【００２２】本来は１台の装置でＴａ₂Ｏ₅容量膜の製造
プロセスを連続処理することが好ましいが、１台の装置
ではウェーハを処理する処理室の数に制約がある。２台
にしてプロセスを不連続にすると、ウェーハ表面に自然
酸化膜が成長してしまうという問題がある。しかし、窒
化処理後は表面の自然酸化膜の成長が抑制できる。この
ため窒化処理までのプロセスを連続して行う装置Ａと、
窒化処理後のプロセスを連続して行う装置Ｂとの２台を
用意する。窒化処理後に装置Ａ（図２）からウェーハを
取り出し、装置Ｂ（図３）によってＴａ₂Ｏ₅膜形成とＲ
ＴＯ処理を行う。

【００２３】２台の装置Ａ、Ｂは、４つの処理室２３〜
２６、３３〜３６でそれぞれ処理される内容が異なる点
を除いて、構成が共通するので、まとめて説明する。装
置は多角形、図示例では五角形の真空搬送室ＴＭを有す
る。この真空搬送室ＴＭの内部には、ウェーハＷを搬送
するための真空搬送ロボット２２（便宜的に○印で示
す）が装備されている。また、この真空搬送室ＴＭの五
角形の周囲には、四辺に４つの室２３〜２６又は３３〜
３６が、また残りの一辺に２つのロードロック室ＬＭ
１，ＬＭ２（ＬＭ）が設けられる。ここで４つの室は、
装置Ａでは前洗浄室２３，ＨＳＧ成膜室２４，ＰＨ₃ド
ープ室２５，表面窒化室２６で構成される。装置Ｂでは
Ｔａ₂Ｏ₅成膜室３３，３６とＲＴＯ室３４，３５とが左
右対照に１組づつで構成される。これらの室２３〜２
６、又は室３３〜３６は、ゲートバルブ２７〜３０を介
して真空搬送室ＴＭに接続されている。上記真空搬送ロ
ボット２２は、各室に対して真空搬送室経由でウェーハ
を搬送する。

【００２４】前記２つのロードロック室ＬＭは、大気搬
送室ＷＬを介してカセット室ＬＰに連結されている。カ
セット室ＬＰはウェーハを収納したカセットを設置する
もので、図示例では３つ（ＬＰ１、ＬＰ２、ＬＰ３）並
置されている。大気搬送室ＷＬには、カセット室ＬＰ内
のウェーハをロードロック室ＬＭ内に移載する大気搬送
ロボット２１が装備されている。なお、２０はウェーハ
載置台である。

【００２５】図２の装置Ａでは、大気搬送ロボット２１
により、所定のカセット室ＬＰのカセットからウェーハ
Ｗを取り出し、ロードロック室ＬＭに移動する。真空搬
送ロボット２２により、ロードロック室ＬＭからウェー
ハＷを取り出す。取り出されたウェーハＷは、各室２３
〜２６に順次移載されて処理される。例えば矢印で示す
ように、前洗浄室２３で前洗浄された後、ＨＳＧ成膜室
２４でＨＳＧ成膜される。その後、ＰＨ₃ドープ室２５
でＰドープされ、さらに表面窒化室２６で表面を窒化さ
れ、最後にロードロック室ＬＭ１に戻される。

【００２６】図３の装置Ｂでは、例えば矢印で示すよう
に、ロードロック室ＬＭ１から真空搬送室ＴＭに取り出
されたウェーハは、Ｔａ₂Ｏ₅室３３に移載されてＴａ₂
Ｏ₅成膜された後、ＲＴＯ室３４に移載されてＲＴＯ処
理を施され、ロードロック室ＬＭ１に戻される。また、
これと並行して、ロードロック室ＬＭ２から真空搬送室
ＴＭに取り出されたウェーハは、Ｔａ₂Ｏ₅室３６に移載
されてＴａ₂Ｏ₅成膜された後、ＲＴＯ室３５に移載され
てＲＴＯ処理を施され、ロードロック室ＬＭ２に戻され
る。

【００２７】図４に、４つの室２３〜２６のうち、窒化
処理を行う表面窒化室２６の具体的な構成を示す。表面
窒化室２６は、真空容器４０と、ガス導入口４７と、排
気口４８と、放電用電極４９と、一対の永久磁石５０
と、高周波電源５３と、インピーダンス整合回路５２
と、高周波カップリング５７と、高周波遮蔽カバー５１
とを有するＭＭＴ型の基板処理装置で構成される。

【００２８】真空容器４０は、内部にプラズマ生成領域
６０が設定される密閉容器であり、ウェーハ保持面Ｓよ
り下側にある下容器４１と、ウェーハ保持面より上側に
ある上容器４２とから構成される。下容器４１は例えば
アルミニウム又はアルミニウム合金（例えばアルミナＡ
ｌ₂Ｏ₃）で構成される。上容器４２は例えばドーム型を
しており、酸化アルミニウム（セラミック）または石英
で構成される。なお、下容器４１は接地される。真空容
器４０の横断面形状は、被処理基板が円形のウェーハの
場合には円形をしているが、矩形のガラス基板の場合に
は矩形をしている。

【００２９】真空容器４０は内部にウェーハを水平に保
持するサセプタ５５を有する。サセプタ５５は、その内
部に設けられた抵抗加熱ヒータによってウェーハを５０
０℃程度にまで加熱する能力を有している。サセプタ５
５は下容器底部を挿通する支持軸５６で支持され、その
支持軸５６から高周波カップリング５７を介して接地さ
れる。サセプタ５５は窒化アルミニウム（セラミック）
または石英で構成される。

【００３０】サセプタ５５やドーム状の上容器４２をセ
ラミックまたは石英で構成することによって、例えばウ
ェーハ上に窒化シリコン膜を形成する際に、膜中に取り
こまれる金属汚染量を低減している。

【００３１】上記ガス導入口４７は、真空容器４０の内
部に放電用のガスを導入する。このガス導入口４７は、
上容器４２の天板４４に設けられている。天板４４の下
側に多数の噴出孔４６を有するガスシャワー板４３が設
けられる。天板４４とガスシャワー板４３との間にガス
分散空間４５が形成される。天板４４とガスシャワー板
４３とは上容器４２の上部に一体で構成してもよいが、
別体としてもよい。別体とするときは溶着などによって
取り付けるとよい。

【００３２】上記排気口４８は、真空容器４０の内部の
雰囲気を排出する。この排気口４８は、真空容器４０の
下容器４１に設けられる。

【００３３】上記放電用電極４９は、真空容器４０内に
供給されたガスを励起させるものである。マグネトロン
放電用の高周波電界を形成する筒状の電極であり、真空
容器４０に同軸的に配設される。また、この放電用電極
４９は、プラズマ生成領域６０を囲むように上容器４２
の外周に配設される。

【００３４】上記一対の永久磁石５０は、マグネトロン
放電用の磁力線を形成する磁石であり、リング状に形成
されている。放電用電極４９の表面に、放電用電極４９
の軸方向にほぼ平行な磁界を有するような磁力線を形成
する。この永久磁石５０は、真空容器４０と同軸的に上
下に配設されている。また、この永久磁石５０は、放電
用電極４９を囲むように放電用電極４９の外側に配設さ
れている。プラズマ生成領域６０には、永久磁石５０の
内側部から放電用電極４９の中心軸側に向かって延在し
た後、永久磁石５０の内側部に向かって延在するループ
状の磁力線が形成される。

【００３５】ガス導入口４７からガス分散空間４５に導
入された窒素ガスは、ガスシャワー板４３の多数の噴出
孔４６から、矢印で示すように、シャワー状に真空容器
４０内に供給されつつ排気口４８から排気される。その
際、真空容器４０内に供給された窒素ガスは、その分子
が磁力線でトラップされ、高周波電力を供給することに
より、放電用電極４９の中心軸にほぼ平行な方向に往復
運動する。するとプラズマ生成領域６０に環状の窒素プ
ラズマＰが形成される。その縦断面形状は、図示するよ
うに、ちょうど対向する周壁から互いに中心軸に向か
う、半割りにした紡錘形をしている。窒素プラズマＰに
よってウェーハ表面が比較的低温で窒化処理されて、ウ
ェーハ表面にシリコン窒化膜が形成される。

【００３６】つぎに、上述したように構成した表面窒化
室２６を含めて、ＭＯＳデバイスにおいて、Ｔａ₂Ｏ₅膜
を主成分とする容量膜を下地電極膜上に形成する例を説
明する。なお、説明中のガス流量、圧力などの数値は例
示である。

【００３７】まず、図２に示す装置Ａを使用する。

【００３８】真空搬送ロボット２２によってロードロッ
ク室ＬＭ１から前洗浄室２３内に、表面に下地電極であ
るアモルファスシリコン膜を形成したウェーハＷを移載
する。自然酸化膜を除去する前洗浄は、Ｎ₂＋Ｈ₂＋ＮＦ
₃のガスを、それぞれ１５０ｓｃｃｍ、２００ｓｃｃ
ｍ、３５０ｓｃｃｍ流す。室圧力は１８０Ｐａ、室温度
は室温、洗浄時間は５分である。

【００３９】次に、ＨＳＧ成膜室２４にウェーハＷを移
載する。ＳｉＨ₄ガスを流し、ａ−Ｓｉ膜上にＨＳＧ膜
を形成して下地電極の表面積を増大させる。なお、ＨＳ
Ｇ成膜条件は任意である。

【００４０】次に、ＰＨ₃ドープ室２５に移載する。Ｐ
Ｈ₃ドーピングはＰＨ₃を２０００ｓｃｃｍ流す。室圧力
は４０００Ｐａ、ウェーハ温度６００℃、ＰＨ₃ドーピ
ング時間は４分である。このようにしてＨＳＧ膜にＰを
ドープしてＨＳＧ膜を含む下地電極の抵抗を低減する。

【００４１】次に、ウェーハを表面窒化室２６のサセプ
タ５５（図４参照）上に移載する。サセプタ５５は事前
に加熱してウェーハ温度を設定する。ウェーハＷの温度
は、下地電極膜とＴａ₂Ｏ₅膜との界面に形成されるべき
シリコン窒化膜に最適な温度である４００℃とした。プ
ラズマ放電用のＮ₂ガスを５００ｓｃｃｍ流し、圧力は
３Ｐａとし、窒化時間は１分である。そして、２５０Ｗ
の高周波電力を放電用電極４９に加えて、窒素プラズマ
を生成し、シリコン窒化膜をＨＳＧ膜上に形成する。

【００４２】シリコン窒化膜の形成の終了は、高周波電
力印加の停止によって行う。シリコン窒化膜形成を終了
したウェーハは、真空搬送ロボット２２によって真空搬
送室ＴＭへ搬出される。

【００４３】このようにして下地電極をシリコン窒化膜
で覆ったウェーハＷを、装置Ａから取り出して装置Ｂに
搬入し、以降のプロセスを装置Ｂで行う。

【００４４】まず、ウェーハＷをＴａ₂Ｏ₅成膜室３３に
移載して、シリコン窒化膜上にＴａ ₂Ｏ₅膜を主成分とす
る容量膜を形成する。なお、Ｔａ₂Ｏ₅成膜条件は任意で
ある。

【００４５】次にウェーハＷをＲＴＯ室３４に移載す
る。ＲＴＯ処理は、Ｏ₂ガスを１０００ｓｃｃｍ流す。
室圧力は大気圧で、ウェーハ加熱温度は８００℃、酸化
時間は３分である。これによりＴａ₂Ｏ₅膜上にリーク電
流を低減するためのＲＴＯ処理を施すことができる。

【００４６】装置ＢからウェーハＷを取り出す。これに
より、Ｔａ₂Ｏ₅容量膜形成のフロー中、下部電極及び容
量絶縁膜の形成が終了する。残りのＴｉＮ成膜による上
部電極の形成は、他の装置を使って行う。

【００４７】実施の形態によれば、下地電極となるＰド
ープＨＳＧ膜表面をＭＭＴを使用して窒化処理したうえ
で、Ｔａ₂Ｏ₅膜を主成分とする容量膜を形成したので、
ＲＴＮ処理では不可能であった７００℃以下の低温での
窒化処理が可能となる。また、反応ガスとしてＮ₂ガス
を用いているので、ＮＨ₃を用いたときのようにボロン
拡散を再拡散させることも、ＭＯＳデバイスの特性を劣
化させたりすることもない。したがって、半導体デバイ
スの熱履歴を低減でき、高品質な容量膜を形成して、Ｍ
ＯＳデバイスの特性を向上させることができる。

【００４８】次に、図５及び図６を用いて上述したＴａ
₂Ｏ₅容量膜形成のフロー中における窒化処理の最適な成
膜条件を説明する。

【００４９】図５に窒化処理時のウェーハ温度と容量膜
の電気特性の関係を示す。横軸はＣ−Ｖ測定より得られ
る酸化膜換算膜厚（ＥＯＴ）である。縦軸はＩ−Ｖ測定
より得られる容量膜のリーク電流値（測定値：at 1V）
である。容量膜は一般に、膜厚が薄くなると容量は増加
するが、逆にリーク電流が増加し、トレードオフの関係
にある。

【００５０】図５の電気特性では、サンプルのウェーハ
加熱温度として４００℃と５００℃との２点をとった。
５００℃のサンプルは従来のＲＴＮ処理と同特性となる
ラインＡに近く、４００℃のサンプルはラインＡより離
れた左下の領域にある。ここでラインＡとは、従来のＲ
ＴＮ処理を適用した容量絶縁膜（Ｔａ₂Ｏ₅＋ＲＴＮによ
るシリコン窒化膜）の膜厚（厳密にはＣ−Ｖ測定で定義
される膜厚）を変化させた時に、特性が動くラインであ
り、容量膜の「質」が従来のＲＴＮ処理と同等であるラ
インである。図５より、窒化温度が４００℃以下の低温
の方が、５００℃と比べて容量膜の特性が向上している
ことがわかる。

【００５１】すなわち、ウェーハ温度が５００℃だと、
従来のＲＴＮ法よりも酸化膜換算膜厚（ＥＯＴ）は薄く
て優れているが、リーク電流が従来よりも大きくなるた
め好ましくない。４００℃だと、リーク電流は従来なみ
に小さくなり、しかもＥＯＴは従来よりも薄くなるから
好ましい。したがって４００℃以下が好ましく、より好
ましくは３００℃〜４００℃がよいことがわかってい
る。特に、この範囲であると、シリコンウェーハの場
合、プラズマ処理で形成されたシリコン窒化膜の窒素原
子とＳｉ原子との結合が強いからであると思われる。

【００５２】図６に窒化処理時の膜厚と容量膜の電気特
性の関係を示す。横軸及び縦軸は図５と同じで、ＥＯＴ
及びリーク電流である。窒化時間を変えて、サンプルに
形成されるシリコン窒化膜の膜厚を、１．２ｎｍ、１．
５ｎｍ、２．０ｎｍ、２．５ｎｍ、３．０ｎｍとした。
窒化膜の膜厚が厚くなると、容量膜全体の膜厚が増加す
るために容量値が減少（ＥＯＴが増加し）し、反対に膜
厚が薄くなると、ＳｉＯ₂膜の形成を抑制するバリア膜
として機能せず、容量値も減少（ＥＯＴが増加）する傾
向がみられた。

【００５３】すなわち、窒化膜の厚さが１．２ｎｍと薄
いと、バリアとして機能しなくなるうえ、酸化膜が形成
されて、Ｔａ₂Ｏ₅中の酸素がＨＳＧの表面に拡散する。
そのため酸化膜が形成され、かえって容量膜としての膜
厚が厚くなり、誘電率が小さくなり、本来の容量値が犠
牲になる。厚さが３．０ｎｍと厚くなると、容量値が線
形的に増大し、容量膜が厚くなって容量値が犠牲にな
る。したがって、シリコン窒化膜の厚さは、１．５ｎｍ
〜２．５ｎｍの範囲が好ましい。

【００５４】以上述べたように、Ｔａ₂Ｏ₅容量膜形成の
フロー中における窒化処理の最適な成膜条件は、ウェー
ハ温度が４００℃以下、窒素プラズマで形成される窒化
膜の厚さは１．５ｎｍ以上２．５ｎｍ以下である。この
厚さを実現する窒化時間は１分前後である。

【００５５】

【発明の効果】本発明によれば、高品質なＴａ₂Ｏ₅容量
膜を半導体デバイスに形成でき、半導体デバイスの特性
を向上できる。

【図面の簡単な説明】

【図１】実施の形態によるＴａ₂Ｏ₅容量膜の形成フロー
である。

【図２】実施の形態による装置Ａの半導体製造装置の構
成例を示す。

【図３】実施の形態による装置Ｂの半導体製造装置の構
成例を示す。

【図４】実施の形態による窒化処理室の縦断面図を示
す。

【図５】実施の形態のプラズマによる窒化処理時のウェ
ーハ温度と容量膜のリーク電流特性図である。

【図６】実施の形態のプラズマによる窒化処理時の膜厚
と容量膜のリーク電流特性図である。

【図７】従来例によるＴａ₂Ｏ₅容量膜の構造を示す説明
図である。

【図８】Ｔａ₂Ｏ₅容量膜の構造を説明する部分拡大図で
ある。

【符号の説明】

２４ＨＳＧ成膜室２５ＰＨ₃ドープ室２６表面窒化室３４ＲＴＯ室３６Ｔａ₂Ｏ₅成膜室ＴＭ真空搬送室ＰプラズマＷ基板

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 27/108 Ｆターム(参考） 5F038 AC05 AC15 EZ14 EZ17 EZ20 5F058 BA11 BA20 BD02 BD05 BD07 BD10 BE10 BF23 BG01 BG02 BG04 BH01 BH15 BJ01 5F083 AD24 AD62 GA06 JA06 JA33 NA08 PR13

Claims

【特許請求の範囲】

【請求項１】Ｔａ₂Ｏ₅膜を主成分とする容量膜を基板に
設けた下地電極上に形成する前に、下地電極表面を窒素
プラズマによって窒化処理することを特徴とする半導体
デバイスの製造方法。
【請求項２】前記基板の温度を４００℃以下に設定し
て、前記窒素プラズマによる窒化処理を行い、前記窒化
処理を行うことにより形成される膜の厚さを１．５ｎｍ
以上２．５ｎｍ以下とすることを特徴とする半導体デバ
イスの製造方法。