JP2003100548A - Laminated chip electronic component and its manufacturing method - Google Patents
Laminated chip electronic component and its manufacturing methodInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、移動体通信機器の
高周波回路基板等に実装される積層コンデンサや積層イ
ンダクタ、積層複合部品、多層基板などといった各種積
層チップ電子部品に関し、特に実装後、回路基板の撓み
により生じる応力集中を回避するための技術に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to various laminated chip electronic components such as laminated capacitors, laminated inductors, laminated composite components and multilayer substrates which are mounted on a high frequency circuit board of mobile communication equipment. The present invention relates to a technique for avoiding stress concentration caused by bending of a substrate.
【０００２】[0002]
【従来の技術】近年、電子機器の小型化や薄型化に伴
い、電子回路基板等に実装される電子部品については、
小型で面実装可能な積層チップ電子部品が多数使用され
るようになっている。積層チップ電子部品としては、積
層コンデンサや積層インダクタ、積層複合部品、多層基
板などがある。各積層チップ電子部品は、誘電体セラミ
ックまたは磁性体セラミックからなる電気絶縁層と導体
パターンとを積層して製作され、各回路素子は導体パタ
ーンにより積層体内部に形成される。2. Description of the Related Art With the recent miniaturization and thinning of electronic equipment, electronic components mounted on electronic circuit boards, etc.
A large number of small-sized surface mountable multilayer chip electronic components have been used. Examples of multilayer chip electronic components include multilayer capacitors, multilayer inductors, multilayer composite components, and multilayer substrates. Each laminated chip electronic component is manufactured by laminating an electrically insulating layer made of a dielectric ceramic or a magnetic ceramic and a conductor pattern, and each circuit element is formed inside the laminate by the conductor pattern.
【０００３】また、積層体の外表面部には、積層体内部
の回路素子と電気的に接続された外部電極端子が設けら
れている。この外部電極端子は、積層体の両端部をそれ
ぞれ導体ペースト等にディップ（浸漬）する等により所
定の厚みの膜層として形成される。導体ペーストには例
えばＡｇやＡｇ−Ｐｂなどの導体材料からなるペースト
が用いられる。さらにこの外部電極端子の表面部には、
半田くわれの防止や半田ぬれ性の向上のために、ニッケ
ルや錫、半田によるメッキ層が形成されることがある。
この外部電極端子は、当該積層チップ電子部品が電子回
路基板上に実装されたときに、そこに設けられた端子部
に電気的に接続される。External electrode terminals electrically connected to the circuit elements inside the laminate are provided on the outer surface of the laminate. This external electrode terminal is formed as a film layer having a predetermined thickness by dipping (immersing) both ends of the laminate into a conductor paste or the like. As the conductor paste, a paste made of a conductor material such as Ag or Ag-Pb is used. Furthermore, on the surface of this external electrode terminal,
A plated layer of nickel, tin, or solder may be formed to prevent solder nicks and improve solder wettability.
The external electrode terminals are electrically connected to the terminal portions provided therein when the multilayer chip electronic component is mounted on the electronic circuit board.
【０００４】最近、この積層チップ電子部品にあって
は、外部電極端子と導体パターンとの間に発生する浮遊
容量が問題となっている。そこで、当該浮遊容量を低減
するために、図５（ａ）に示すように、積層体４の周側
面に設けられる外部電極端子６の幅を狭くするととも
に、その幅変更により生じる電子回路基板との接続性の
低下をカバーするために、電子回路基板に密着される積
層体４の実装面５に、図５（ｂ）に示すように外部電極
端子の端部からその中央部付近にかけて延出部８を設け
ることが行われている。Recently, in this multilayer chip electronic component, the stray capacitance generated between the external electrode terminal and the conductor pattern has become a problem. Therefore, in order to reduce the stray capacitance, as shown in FIG. 5A, the width of the external electrode terminal 6 provided on the peripheral side surface of the laminated body 4 is narrowed, and the electronic circuit board is generated by changing the width. In order to cover the deterioration of the connectivity of the external electrode terminal, as shown in FIG. Provision of the part 8 is performed.
【０００５】[0005]
【発明が解決しようとする課題】しかしながら、この積
層チップ電子部品にあっては次のような問題が生じてい
た。すなわち、図６に示すように、この積層チップ電子
部品２を電子回路基板１０上にパッド１２を介して半田
１４により実装したときに、電子回路基板１０から曲げ
や撓みなどによる影響を受けて、特定の箇所に局所的に
応力が集中することがあった。応力が集中する箇所は、
図６中のＡの箇所であり、延出部８の先端隅角部と積層
体４の側縁とが重なる部分の付近である。この部分に応
力が集中する理由についてはあまりはっきりしていない
が、延出部８の隅角部と積層体４の側縁とが重なるの
で、この部分に構造的に応力が集中し易いものと考えら
れる。この応力集中については、積層チップ電子部品２
を半田付けにより電子回路基板１０上に実装する際に、
電気絶縁層を形成するセラミックと外部電極端子を形成
する導体との間の収縮率の相違から生じる場合がある。
過大な応力集中はクラック等の破損を招く虞があるた
め、Ａの箇所への応力集中を回避するのが好ましい。However, this laminated chip electronic component has the following problems. That is, as shown in FIG. 6, when the laminated chip electronic component 2 is mounted on the electronic circuit board 10 by the solder 14 via the pads 12, the electronic chip 10 is affected by bending and bending, There was a case where stress was locally concentrated at a specific place. Where stress is concentrated,
It is the location of A in FIG. 6 and is the vicinity of the portion where the tip corner portion of the extending portion 8 and the side edge of the laminated body 4 overlap. Although the reason why the stress is concentrated on this portion is not clear, it is considered that the stress is structurally likely to concentrate on this portion because the corner portion of the extending portion 8 and the side edge of the stacked body 4 overlap each other. Conceivable. Regarding this stress concentration, the multilayer chip electronic component 2
When mounting on the electronic circuit board 10 by soldering
It may result from the difference in shrinkage between the ceramic forming the electrical insulation layer and the conductor forming the external electrode terminals.
Since excessive stress concentration may cause damage such as cracks, it is preferable to avoid stress concentration at the location A.
【０００６】そこで、従来から、外部電極端子間に半田
レジスト部材やエポキシ樹脂により被覆膜を形成して応
力集中を回避することが提案されている（特開平６−２
４４０５１号及び特開平８−１６２３５７号等参照）。
しかし、このような方法は、半田レジスト部材やエポキ
シ樹脂は別途用意をする必要があり、材料コストの大幅
な増大につながるとともに、当該被覆膜を形成する作業
が別途必要となり、作業工程が増加し、大幅なコストア
ップや手間及び労力を増大につながる虞があった。Therefore, it has been conventionally proposed to form a coating film between the external electrode terminals with a solder resist member or an epoxy resin to avoid stress concentration (JP-A-6-2).
44051 and JP-A-8-162357).
However, in such a method, it is necessary to separately prepare a solder resist member and an epoxy resin, which leads to a large increase in material cost, and an additional work for forming the coating film is required, resulting in an increase in work steps. However, there is a possibility that the cost may be significantly increased, and the labor and labor may be increased.
【０００７】本発明は、このような事情に鑑みてなされ
たものであって、その目的は、実装時の半田付けによる
熱影響や電子回路基板の撓みや曲げに起因して特定箇所
に生じる応力集中を経済的にかつ簡単に回避することが
できる積層チップ電子部品及びその製造方法を提供する
ことにある。The present invention has been made in view of the above circumstances, and an object thereof is a stress generated at a specific portion due to a thermal effect due to soldering at the time of mounting and a bending or bending of an electronic circuit board. It is an object of the present invention to provide a multilayer chip electronic component that can avoid concentration economically and easily and a manufacturing method thereof.
【０００８】[0008]
【課題を解決するための手段】このような目的を達成す
るために本発明に係る積層チップ電子部品にあっては、
誘電体セラミックまたは磁性体セラミックからなる電気
絶縁層と導体パターンとが積層されて内部に回路素子が
設けられた積層体と、この積層体の両端部に設けられか
つ前記回路素子の端子部に各々電気的に接続された一対
の外部電極端子とを備えた積層チップ電子部品におい
て、前記外部電極端子は、前記積層体の実装面に、当該
実装面の両端部からその中央部に向かって帯状に延出さ
れた延出部を備え、この延出部の先端部と前記実装面の
両側縁との間に間隔が設けられていることを特徴とする
（請求項１）。In order to achieve such an object, in the laminated chip electronic component according to the present invention,
A laminated body in which a circuit element is provided by laminating an electrically insulating layer made of a dielectric ceramic or a magnetic ceramic and a conductor pattern, and a terminal portion of the circuit element, which is provided at both ends of the laminated body. In a multilayer chip electronic component including a pair of electrically connected external electrode terminals, the external electrode terminals are provided on a mounting surface of the laminated body in a strip shape from both ends of the mounting surface toward a central portion thereof. It is characterized in that it is provided with an extended extension, and a gap is provided between the tip of this extension and both side edges of the mounting surface (claim 1).
【０００９】この積層チップ電子部品にあっては、積層
体の実装面に外部電極端子として設けられた延出部の先
端部とその実装面の両側縁との間に間隔を設けたこと
で、実装時の半田付けによる熱影響や電子回路基板の撓
みや曲げに起因する応力を分散させることができ、これ
によりその部分における応力集中を防止することができ
る。このことから、従来のように樹脂等で被覆しなくて
も応力集中を回避することができ、外部電極端子の形状
を変更するだけで済むため、工数の増加を招かずに済
み、経済的に実施することができる。In this laminated chip electronic component, a space is provided between the tip of the extending portion provided as the external electrode terminal on the mounting surface of the laminated body and both side edges of the mounting surface. It is possible to disperse the heat caused by the soldering at the time of mounting and the stress caused by the bending and bending of the electronic circuit board, thereby preventing the stress concentration at that portion. Therefore, unlike conventional methods, stress concentration can be avoided without coating with resin, etc., and the shape of the external electrode terminals can be changed without increasing the man-hours and economically. It can be carried out.
【００１０】また、この積層チップ電子部品にあって
は、前記延出部と前記実装面の側縁との間の間隔が前記
実装面の幅寸法に対して少なくとも４％以上に設定され
ていることを特徴とする（請求項２）。このように延出
部と実装面の側縁との間隔が前記実装面の幅寸法に対し
て少なくとも４％以上に設定されていることで、応力を
より確実に分散させることができ、応力集中を回避する
ことができる。Further, in this laminated chip electronic component, the distance between the extending portion and the side edge of the mounting surface is set to be at least 4% or more of the width dimension of the mounting surface. It is characterized in that (claim 2). Since the distance between the extending portion and the side edge of the mounting surface is set to be at least 4% or more of the width dimension of the mounting surface, the stress can be more reliably dispersed and the stress concentration can be improved. Can be avoided.
【００１１】また、この積層チップ電子部品にあって
は、前記延出部と前記実装面の両側縁との間の間隔が前
記延出部の基部から先端部に向かって徐々に拡大してい
ることを特徴とする（請求項３）。このように延出部と
実装面の側縁との間の間隔が延出部の基部から先端部に
向かって徐々に拡大していることで、さらに効率よく応
力を分散させ、応力集中を回避することができる。Further, in this laminated chip electronic component, the distance between the extending portion and both side edges of the mounting surface gradually increases from the base of the extending portion toward the tip. It is characterized by (claim 3). In this way, the distance between the extension and the side edge of the mounting surface gradually increases from the base of the extension to the tip, so that the stress is more efficiently distributed and stress concentration is avoided. can do.
【００１２】また、この積層チップ電子部品にあって
は、前記延出部の先端部の隅角部が弯曲形成されている
ことを特徴とする（請求項４）。このように延出部の先
端部の隅角部を弯曲形成することで、応力の分散を図る
ことができ、応力集中を回避することができる。Further, in this laminated chip electronic component, the corner portion of the tip portion of the extending portion is curvedly formed (claim 4). By thus bending the corner portion of the tip of the extending portion, it is possible to disperse stress and avoid stress concentration.
【００１３】また、積層チップ電子部品にあっては、前
記外部電極端子が前記積層体の各端面に形成された端面
部と該端面部に一体的に形成された前記延出部とにより
断面Ｌ字形に形成されてなることを特徴とする（請求項
５）。このような積層チップ電子部品であっても、実装
面に設けられた延出部を実装面の両側縁から間隔をあけ
て設けることで、応力が集中するポイントを分散させて
電気的にも構造的にも安定した実装状態が得られる。Further, in the multilayer chip electronic component, the external electrode terminal has a cross-section L formed by an end face portion formed on each end face of the laminate and the extending portion integrally formed on the end face portion. It is characterized by being formed in a letter shape (Claim 5). Even in such a multilayer chip electronic component, the extension portion provided on the mounting surface is provided with a space from both side edges of the mounting surface to disperse points where stress concentrates and electrically The stable mounting state can be obtained.
【００１４】また、本発明に係る第１の積層チップ電子
部品の製造方法にあっては、前記積層チップ電子部品を
製造する方法であって、誘電体セラミック材料または磁
性体セラミック材料からなる電気絶縁材料と導体ペース
トからなる導体パターンとを積層して前記積層体を作製
するとともに、その積層体の実装面に導体ペーストによ
り前記延出部を形成するための電極パターンを設け、そ
の後、その積層体を焼成処理して前記電極パターンを前
記延出部として前記積層体に一体化することを特徴とす
る（請求項６）。このような製造方法にあっては、延出
部を積層体と同時に形成することができ、工程の簡略化
を図ることができる。The first method for manufacturing a multilayer chip electronic component according to the present invention is a method for manufacturing the multilayer chip electronic component, wherein the electrical insulation is made of a dielectric ceramic material or a magnetic ceramic material. A laminate is prepared by laminating a material and a conductor pattern made of a conductor paste, and an electrode pattern for forming the extension is formed by the conductor paste on the mounting surface of the laminate, and then the laminate. Is fired to integrate the electrode pattern as the extended portion with the laminated body (claim 6). In such a manufacturing method, the extending portion can be formed at the same time as the laminated body, and the process can be simplified.
【００１５】また、本発明に係る第２の積層チップ電子
部品の製造方法にあっては、前記積層チップ電子部品を
製造する方法であって、誘電体セラミック材料または磁
性体セラミック材料からなる電気絶縁材料と導体ペース
トからなる導体パターンとを積層して積層体を作製して
焼成処理し、その後、その積層体の実装面に導体ペース
トにより前記延出部を形成するための電極パターンを設
け、その後、この電極パターンを焼成処理することによ
りこの電極パターンを前記延出部として前記積層体に一
体化することを特徴とする（請求項７）。このような製
造方法にあっては、積層体の実装面に延出部を容易に設
けることができ、本発明に係る積層チップ部品を簡単に
製造することができる。A second method of manufacturing a laminated chip electronic component according to the present invention is a method of manufacturing the laminated chip electronic component, which is an electrical insulation made of a dielectric ceramic material or a magnetic ceramic material. A material and a conductor pattern made of a conductor paste are laminated to produce a laminated body and subjected to a firing treatment, and thereafter, an electrode pattern for forming the extending portion is formed by the conductor paste on the mounting surface of the laminated body, and thereafter. The electrode pattern is integrated with the laminated body as the extending portion by baking the electrode pattern (claim 7). In such a manufacturing method, the extending portion can be easily provided on the mounting surface of the laminated body, and the laminated chip component according to the present invention can be easily manufactured.
【００１６】[0016]
【発明の実施の形態】以下に本発明に係る積層チップ電
子部品の一実施形態について添付図面を用いて説明す
る。図１は、本発明に係る積層チップ電子部品の一実施
形態を示したものである。図１（ａ）はその積層チップ
電子部品の側面図であり、図１（ｂ）はその積層チップ
電子部品の底面図である。なお、ここで従来例と同一の
構成要素には、同一の符号を付すものとする。BEST MODE FOR CARRYING OUT THE INVENTION An embodiment of a laminated chip electronic component according to the present invention will be described below with reference to the accompanying drawings. FIG. 1 shows an embodiment of a multilayer chip electronic component according to the present invention. FIG. 1A is a side view of the multilayer chip electronic component, and FIG. 1B is a bottom view of the multilayer chip electronic component. Here, the same components as those in the conventional example are designated by the same reference numerals.
【００１７】この積層チップ電子部品は、図１（ａ）に
示すように、従来と同じく、誘電体セラミックまたは磁
性体セラミックからなる電気絶縁層と導体パターンとを
積層して形成した横長な直方体状の積層体４からなり、
積層体４内部には、導体パターンによりコンデンサやコ
イルなどの各種回路素子（図示外）が形成されている。
電気絶縁層の形成材料には、ガラスなどを添加して低温
焼結化して作成されたセラミックスなどが使用される。
この材料には、ホウケイ酸ガラスをアルミナに体積で７
０：３０の比率に混合した誘電体材料などが使用され、
これにビヒクルとしてエチルセルロース、テレピネー
ル、分散剤及び可塑剤を混合してペースト状にして使用
する。また、導体パターンの形状には、銀または銀パラ
ジウムからなる導体ペーストが使用される。銀ペースト
は、銀粉末をビヒクルに混合するなどして作成されたも
のが使用され、ここで、バインダーとしては、前述した
エチルセルロース以外にＰＶＢやメチルセルロース、ア
クリル樹脂を使用することもある。分散剤や可塑剤は、
印刷性の向上や生産時の取り扱いを考慮して添加され
る。As shown in FIG. 1A, this laminated chip electronic component has a horizontally long rectangular parallelepiped shape formed by laminating an electrically insulating layer made of a dielectric ceramic or a magnetic ceramic and a conductor pattern as in the conventional case. Consisting of a stack 4 of
Inside the laminated body 4, various circuit elements (not shown) such as capacitors and coils are formed by the conductor pattern.
As a material for forming the electric insulating layer, ceramics or the like prepared by adding glass or the like and sintering at low temperature is used.
For this material, borosilicate glass is added to alumina by 7 volume.
Dielectric materials mixed in a ratio of 0:30 are used,
Ethyl cellulose, terpineol, a dispersant and a plasticizer are mixed with this as a vehicle and used as a paste. A conductor paste made of silver or silver palladium is used for the shape of the conductor pattern. As the silver paste, one prepared by mixing silver powder with a vehicle is used. Here, PVB, methyl cellulose, or acrylic resin may be used as the binder in addition to ethyl cellulose described above. Dispersants and plasticizers
It is added considering printability improvement and handling during production.
【００１８】また、積層体４の両端部にはそれぞれ外部
電極端子２２が設けられている。この外部電極端子２２
は、積層体４内部の回路素子に各々電気的に接続された
ものである。本実施形態では、この外部電極端子２２と
して、図１（ａ）及び（ｂ）に示すように、積層体４の
端面とその周りの４つの周側面に設けられた外電極端子
２４と、当該積層チップ電子部品２が電子回路基板上に
実装されたときに当該電子回路基板に密着される実装面
５（ここでは積層体４の下面）にのみ設けられる延出部
２６とを備えている。External electrode terminals 22 are provided on both ends of the laminated body 4, respectively. This external electrode terminal 22
Are electrically connected to the circuit elements inside the laminated body 4. In the present embodiment, as the external electrode terminals 22, as shown in FIGS. 1A and 1B, the external electrode terminals 24 provided on the end surface of the laminate 4 and the four peripheral side surfaces around the end surface, and The laminated chip electronic component 2 is provided with an extension portion 26 provided only on the mounting surface 5 (here, the lower surface of the laminated body 4) that is in close contact with the electronic circuit board when mounted on the electronic circuit board.
【００１９】外電極端子２４は、従来と同様、積層体４
の左右両端部を例えばＡｇやＡｇ−Ｐｂなどからなる導
体ペースト中にディップ（浸漬）することによって所定
の厚さの膜層として形成されたもので、積層体４の端面
には全面を覆って設けられ、積層体４の周側面にはその
端縁部に幅狭に帯状に設けられている。The outer electrode terminal 24 is formed of the laminated body 4 as in the conventional case.
Is formed as a film layer having a predetermined thickness by dipping (immersing) the left and right ends of the laminate into a conductor paste made of, for example, Ag or Ag-Pb. It is provided on the peripheral side surface of the laminated body 4 at its end edge portion in a narrow band shape.
【００２０】一方、延出部２６は、積層体４の実装面５
に、外電極端子２４から実装面５の中央部に向かって帯
状に延出して設けられたものである。この延出部２６
は、外電極端子２４と同様、実装面５上に所定の厚さの
膜層として形成され、本実施形態では長方形状に形成さ
れている。延出部２６は、外電極端子２４と電気的に接
続されて連続的に設けられている。延出部２６と実装面
５の両側縁５ａとの間には、図１（ｂ）に示すように間
隔Ｔが設けられている。ここでは、この間隔Ｔが延出部
２６の基部から先端部にかけてほぼ等しくなるように設
定されている。これにより、延出部２６が実装面５の両
側縁５ａから一定の距離以上離れるようになっている。
なお、この間隔Ｔは、実装面５の幅寸法Ｍに対して少な
くとも４％以上の寸法に設定するのが好ましい。On the other hand, the extending portion 26 is the mounting surface 5 of the laminated body 4.
In addition, it is provided so as to extend in a band shape from the outer electrode terminal 24 toward the central portion of the mounting surface 5. This extension 26
Like the outer electrode terminal 24, is formed as a film layer having a predetermined thickness on the mounting surface 5, and is formed in a rectangular shape in the present embodiment. The extending portion 26 is electrically connected to the outer electrode terminal 24 and is continuously provided. A space T is provided between the extending portion 26 and both side edges 5a of the mounting surface 5 as shown in FIG. Here, the interval T is set to be substantially equal from the base portion to the tip portion of the extending portion 26. As a result, the extending portion 26 is separated from the both side edges 5a of the mounting surface 5 by a certain distance or more.
It should be noted that this interval T is preferably set to a dimension of at least 4% or more of the width dimension M of the mounting surface 5.
【００２１】この延出部２６を形成する方法としては次
の２つの方法がある。まず、１つは、誘電体セラミック
材料または磁性体セラミック材料からなる電気絶縁材料
と、導体ペーストからなる導体パターンとを積層して積
層体４を作製するとともに、当該積層体４の実装面に導
体ペーストにより延出部２６を形成するための薄層の電
極パターンを形成する。そして、この電極パターンを積
層体４とともに焼成処理して、この電極パターンを延出
部２６として積層体４に一体的に設ける。外電極端子２
４については、積層体４を焼成処理した後にディップ等
により形成する。There are the following two methods for forming the extending portion 26. First, one is to laminate an electrically insulating material made of a dielectric ceramic material or a magnetic ceramic material and a conductor pattern made of a conductor paste to produce a laminated body 4, and to form a conductor on the mounting surface of the laminated body 4. A thin layer electrode pattern for forming the extending portion 26 is formed by the paste. Then, this electrode pattern is fired together with the laminated body 4, and the electrode pattern is integrally provided on the laminated body 4 as the extending portion 26. Outer electrode terminal 2
4 is formed by dipping or the like after firing the laminated body 4.
【００２２】もう１つの方法としては、誘電体セラミッ
ク材料または磁性体セラミック材料からなる電気絶縁材
料と導体ペーストからなる導体パターンとを積層して積
層体４を作製して、この積層体４を焼成処理した後、こ
の積層体４の実装面に導体ペーストにより延出部２６を
形成するための薄層の電極パターンを設ける。その後、
この電極パターンに対し焼成処理を施して、この電極パ
ターンを延出部２６として積層体４に一体化する。外電
極端子２４については、積層体４を焼成処理した後にデ
ィップ等により形成する。As another method, an electrically insulating material made of a dielectric ceramic material or a magnetic ceramic material and a conductor pattern made of a conductor paste are laminated to form a laminated body 4, and the laminated body 4 is fired. After the processing, a thin layer electrode pattern for forming the extending portion 26 is provided on the mounting surface of the laminated body 4 by the conductive paste. afterwards,
The electrode pattern is baked to integrate the electrode pattern into the laminate 4 as an extension 26. The outer electrode terminals 24 are formed by dipping or the like after firing the laminated body 4.
【００２３】以上この積層チップ電子部品にあっては、
延出部２６の先端部と実装面５の両側縁５ａとの間に間
隔が設けられているから、応力の集中を回避し、実装時
の半田付けの際や電子回路基板に曲げや撓みが発生した
ときに、応力が一箇所に集中することが無く、応力集中
によるクラックの発生を防止することができる。しか
も、延出部２６の形状を変更するだけで済むから、従来
のように樹脂で被覆する必要はなく、作業も非常に簡単
に済むことから、コストアップを招かずに済む。As described above, in this multilayer chip electronic component,
Since a space is provided between the tip of the extending portion 26 and both side edges 5a of the mounting surface 5, concentration of stress is avoided and bending or bending of the electronic circuit board during soldering during mounting is avoided. When the stress is generated, the stress is not concentrated in one place, and it is possible to prevent the generation of the crack due to the stress concentration. In addition, since it is only necessary to change the shape of the extension portion 26, there is no need to cover the resin with a resin as in the conventional case, and the work can be performed very easily, so that the cost is not increased.
【００２４】図２（ａ）及び（ｂ）は、延出部の他の実
施形態を示したものである。図２（ａ）の積層チップ電
子部品２０は、延出部２６と実装面５の両側縁５ａとの
間隔Ｔが延出部２６の基部から先端部にかけて徐々に拡
大されているものであり、延出部２６は台形状に成形さ
れている。図２（ｂ）の積層チップ電子部品２０は、図
２（ａ）の積層チップ電子部品に対し、延出部２６の基
部２６ｂの幅寸法を実装面５の幅寸法Ｍに一致させたも
のである。延出部２６と実装面５の両側縁５ａとの間隔
Ｔは、ほぼゼロの状態から延出部の先端部に向かって徐
々に拡大されている。これら図２（ａ）及び（ｂ）のよ
うに、延出部２６と実装面５の側縁５ａとの間隔Ｔが徐
々に拡大していることで、図１のように延出部２６の基
部から先端部にかけて間隔Ｔを一定にする場合に比べ
て、応力が発生するポイントを効率よく分散させること
ができ、応力集中を発生し難くすることができる。しか
も、電子回路基板と延出部２６との接続面積の減少量を
可及的に小さくすることができる。2 (a) and 2 (b) show another embodiment of the extending portion. In the multilayer chip electronic component 20 of FIG. 2A, the interval T between the extension portion 26 and both side edges 5a of the mounting surface 5 is gradually enlarged from the base portion to the tip portion of the extension portion 26, The extending portion 26 is formed in a trapezoidal shape. The multilayer chip electronic component 20 of FIG. 2 (b) has a width dimension of the base portion 26b of the extending portion 26 that is the same as the width dimension M of the mounting surface 5 in the multilayer chip electronic component of FIG. 2 (a). is there. The distance T between the extending portion 26 and the both side edges 5a of the mounting surface 5 is gradually increased from a substantially zero state toward the tip of the extending portion. As shown in FIGS. 2A and 2B, the interval T between the extending portion 26 and the side edge 5a of the mounting surface 5 is gradually increased, so that the extending portion 26 is extended as shown in FIG. Compared to the case where the distance T is constant from the base to the tip, the points where stress is generated can be dispersed more efficiently, and stress concentration can be made less likely to occur. In addition, the reduction amount of the connection area between the electronic circuit board and the extension portion 26 can be minimized.
【００２５】また、図２（ｃ）の積層チップ電子部品２
０は、延出部２６の先端部の隅角部２６ｃを弯曲形成し
たものである。このように延出部２６の先端部２６ａの
隅角部２６ｃが弯曲形成されることで、応力を分散させ
ることができ、これにより応力集中を防止することがで
きる。なお、隅角部２６ｃについては半径０．０３ｍｍ
以上に弯曲形成するのが好ましい。Further, the laminated chip electronic component 2 of FIG.
The reference numeral 0 indicates that the corner portion 26c at the tip of the extending portion 26 is curved. Since the corner portion 26c of the tip portion 26a of the extending portion 26 is curved as described above, the stress can be dispersed, and thus the stress concentration can be prevented. The corner portion 26c has a radius of 0.03 mm.
It is preferable to form a curve as described above.
【００２６】図３（ａ）及び（ｂ）は、本発明に係る積
層チップ電子部品の他の実施の形態を示したものであ
る。図３（ａ）はその積層チップ電子部品２０の側面図
であり、図３（ｂ）はその積層チップ電子部品２０の底
面図である。この積層チップ電子部品２０は、外部電極
端子２２を積層体４の端面と実装面５にのみ断面Ｌ字形
に設け、実装面５を除く他の積層体４の周側面には外部
電極端子が設けられていないものである。このような積
層チップ電子部品２０であっても、実装面５に設けられ
た延出部２６を実装面５の両側縁５ａから間隔をあけて
あることで、応力が集中するポイントを分散させて電気
的にも構造的にも安定した実装状態を得ることができ
る。FIGS. 3A and 3B show another embodiment of the laminated chip electronic component according to the present invention. 3A is a side view of the multilayer chip electronic component 20, and FIG. 3B is a bottom view of the multilayer chip electronic component 20. In this laminated chip electronic component 20, external electrode terminals 22 are provided in an L-shaped cross section only on the end surface of the laminate 4 and the mounting surface 5, and external electrode terminals are provided on the peripheral side surface of the other laminate 4 except the mounting surface 5. It has not been done. Even in such a multilayer chip electronic component 20, the extension portions 26 provided on the mounting surface 5 are spaced from both side edges 5a of the mounting surface 5 to disperse the stress concentration points. It is possible to obtain a stable mounting state both electrically and structurally.
【００２７】次に本実施形態に係る積層チップ電子部品
に対して行った強度測定試験について説明する。ここで
は、延出部の先端部と実装面の両側縁との間に間隔が設
けられた本発明品と、延出部の先端部と実装面の両側縁
との間に間隔が設けられていない従来品とに対して曲げ
強度および固着強度を調べて比較する試験を行った。曲
げ強度試験では、図４に示すように、両端部が支持され
た長さ９０ｍで厚さ０．８ｍｍほどのガラエボ基板３０
の下面側に試料３２として本発明品及び従来品を取り付
け、当該基板３０に対してその中央部に上面から圧力を
加えて、毎秒０．５ｍｍの速さで基板３０の中央部を約
２ｍｍ押し下げて、約５秒間、押し下げた状態を保持し
たときの試料３２の状態について調べた。また、固着強
度試験では、前記ガラエボ基板３０の下面側に本発明品
及び従来品を試料３２として取り付け、毎秒０．５ｍｍ
の速さで基板に上から圧力を加えたときに、本発明品ま
たは従来品にクラック等が生じるまでの基板３０の最大
曲げたわみ量を調べた。本発明品及び従来品としては各
試験毎にそれぞれ１０個の試料が用意された。Next, a strength measurement test performed on the laminated chip electronic component according to the present embodiment will be described. Here, the product of the present invention in which a space is provided between the tip of the extending portion and both side edges of the mounting surface, and a space is provided between the tip of the extending portion and both side edges of the mounting surface. A test was conducted to compare and compare the bending strength and the fixing strength with a conventional product that did not exist. In the bending strength test, as shown in FIG. 4, a glass-embossed board 30 having a length of 90 m and a thickness of about 0.8 mm with both ends supported.
The present invention product and the conventional product are attached as a sample 32 to the lower surface side of the substrate, pressure is applied to the central portion of the substrate 30 from the upper surface, and the central portion of the substrate 30 is pushed down by about 2 mm at a speed of 0.5 mm per second. Then, the state of the sample 32 when the pressed state was held for about 5 seconds was examined. In the adhesion strength test, the product of the present invention and the conventional product were attached as a sample 32 to the lower surface side of the glass-embossed substrate 30, and 0.5 mm / sec was applied.
When the pressure was applied to the substrate from above at a speed of, the maximum bending deflection amount of the substrate 30 until cracks and the like occurred in the present invention product or the conventional product was examined. As the product of the present invention and the conventional product, 10 samples were prepared for each test.
【００２８】試験結果を次に示す。The test results are shown below.
【表１】
これらのことから、本発明品は、従来品に比べて十分な
曲げ強度及び固着強度を備えていることが確認された。[Table 1] From these, it was confirmed that the product of the present invention has sufficient bending strength and fixing strength as compared with the conventional product.
【００２９】[0029]
【発明の効果】本発明に係る積層セラミック電子部品に
よれば、積層体の実装面に外部電極端子として設けられ
た延出部の先端部とその実装面の両側縁との間に間隔を
設けたことで、実装時の半田付けによる熱影響や電子回
路基板の撓みや曲げに起因する応力を分散させることが
でき、これによりその部分における応力集中を回避する
ことができる。このことから、従来のように樹脂等で被
覆しなくても応力集中を回避することができ、外部電極
端子の形状を変更するだけで済むため、工数の増加を招
かずに済み、経済的に実施することができる（請求項
１）。According to the monolithic ceramic electronic component of the present invention, a space is provided between the tip of the extending portion provided as an external electrode terminal on the mounting surface of the laminated body and both side edges of the mounting surface. As a result, it is possible to disperse the heat effect due to the soldering at the time of mounting and the stress caused by the bending and bending of the electronic circuit board, thereby avoiding the stress concentration at that portion. Therefore, unlike conventional methods, stress concentration can be avoided without coating with resin, etc., and the shape of the external electrode terminals can be changed without increasing the man-hours and economically. It can be carried out (Claim 1).
【００３０】また、延出部と実装面の側縁との間隔が実
装面の幅寸法に対して少なくとも４％以上に設定されて
いることで、応力をより確実に分散させることができ、
応力集中を回避することができる（請求項２）。Further, since the interval between the extending portion and the side edge of the mounting surface is set to be at least 4% or more of the width dimension of the mounting surface, the stress can be more surely dispersed.
It is possible to avoid stress concentration (claim 2).
【００３１】また、延出部と実装面の両側縁との間隔が
延出部の基部から先端部に向かって徐々に拡大している
ことで、さらに効率よく応力を分散させることができ、
応力集中を回避することができる（請求項３）。Further, since the distance between the extending portion and both side edges of the mounting surface gradually increases from the base portion of the extending portion toward the tip portion, the stress can be more efficiently dispersed.
Stress concentration can be avoided (claim 3).
【００３２】また、この積層チップ電子部品にあって
は、前記延出部の先端部の隅角部が弯曲形成されること
でも、応力の分散を図ることができ、応力集中を回避す
ることができる（請求項４）。Further, in this laminated chip electronic component, the stress can be dispersed and the stress concentration can be avoided also by forming the corner portion of the tip of the extending portion to be curved. Yes (claim 4).
【００３３】また、前記外部電極端子が前記積層体の各
端面に形成された端面部と該端面部に一体的に形成され
た前記延出部とにより断面Ｌ字形に形成されてなる積層
チップ電子部品であっても、応力が集中するポイントが
分散され、電気的にも構造的にも安定した実装状態が得
られる（請求項５）。A laminated chip electronic in which the external electrode terminal is formed in an L-shaped cross section by an end face portion formed on each end face of the laminated body and the extending portion integrally formed on the end face portion. Even in the case of components, the points where stress is concentrated are dispersed, and a stable mounting state can be obtained both electrically and structurally (claim 5).
【００３４】また、本発明に係る第１及び第２の積層チ
ップ電子部品の製造方法にあっては、積層体の実装面に
延出部を非常に簡便に設けることができ、本発明に係る
積層チップ部品を簡単に製造することができる（請求項
６・請求項７）。Further, in the first and second methods for manufacturing a laminated chip electronic component according to the present invention, the extending portion can be very easily provided on the mounting surface of the laminated body, and the present invention is concerned. A laminated chip component can be easily manufactured (claims 6 and 7).
【図１】本発明に係る積層チップ電子部品の一実施形態
を示した側面図及び底面図である。FIG. 1 is a side view and a bottom view showing an embodiment of a laminated chip electronic component according to the present invention.
【図２】本発明に係る積層チップ電子部品の他の実施の
形態を示した底面図である。FIG. 2 is a bottom view showing another embodiment of the multilayer chip electronic component according to the present invention.
【図３】本発明に係る積層チップ電子部品の他の実施の
形態を示した側面図及び底面図である。FIG. 3 is a side view and a bottom view showing another embodiment of the laminated chip electronic component according to the present invention.
【図４】本発明に係る積層チップ電子部品に対して実施
した曲げ強度試験及び固着強度試験の試験方法を説明す
る説明図である。FIG. 4 is an explanatory diagram illustrating a test method of a bending strength test and a fixing strength test performed on the multilayer chip electronic component according to the present invention.
【図５】従来の積層チップ電子部品の一例を示した側面
図及び底面図である。FIG. 5 is a side view and a bottom view showing an example of a conventional multilayer chip electronic component.
【図６】従来の積層チップ電子部品の実装状態の一例を
示した側面図である。FIG. 6 is a side view showing an example of a mounted state of a conventional multilayer chip electronic component.
４ 積層体 ５ 実装面 ５ａ 側縁 ２０ 積層チップ電子部品 ２２ 外部電極端子 ２４ 外電極端子 ２６ 延出部 4 laminate 5 Mounting surface 5a side edge 20 Multilayer chip electronic components 22 External electrode terminal 24 Outer electrode terminal 26 Extension
───────────────────────────────────────────────────── フロントページの続き (72)発明者 朝河 和亮 東京都港区新橋５丁目36番11号 エフ・デ ィー・ケイ株式会社内 (72)発明者 藤井 信三 東京都港区新橋５丁目36番11号 エフ・デ ィー・ケイ株式会社内 Ｆターム(参考） 5E070 AA01 AB01 CB13 DB02 EA01 5E082 AA01 AB03 BC33 FG26 GG01 GG10 GG28 LL01 PP09 ─────────────────────────────────────────────────── ─── Continued front page (72) Inventor Kazuaki Asakawa F-de, 5-36-1 Shimbashi, Minato-ku, Tokyo K.K Co., Ltd. (72) Inventor Shinzo Fujii F-de, 5-36-1 Shimbashi, Minato-ku, Tokyo K.K Co., Ltd. F-term (reference) 5E070 AA01 AB01 CB13 DB02 EA01 5E082 AA01 AB03 BC33 FG26 GG01 GG10 GG28 LL01 PP09
Claims (7)
クからなる電気絶縁層と導体パターンとが積層されて内
部に回路素子が設けられた積層体と、この積層体の両端
部に設けられかつ前記回路素子の端子部に各々電気的に
接続された一対の外部電極端子とを備えた積層チップ電
子部品において、 前記外部電極端子は、前記積層体の実装面に、当該実装
面の両端部からその中央部に向かって帯状に延出された
延出部を備え、この延出部の先端部と前記実装面の両側
縁との間に間隔が設けられていることを特徴とする積層
チップ電子部品。1. A laminated body in which a circuit element is provided by laminating an electrically insulating layer made of a dielectric ceramic or a magnetic ceramic and a conductor pattern, and the circuit element provided at both ends of the laminated body. In a multilayer chip electronic component including a pair of external electrode terminals electrically connected to the respective terminal portions, the external electrode terminals are provided on a mounting surface of the laminate from both end portions of the mounting surface to a central portion thereof. A multilayer chip electronic component, comprising: an extension portion extending in a strip shape toward the front side, and a space provided between a tip end portion of the extension portion and both side edges of the mounting surface.
間隔が前記実装面の幅寸法に対して少なくとも４％以上
に設定されていることを特徴とする請求項１に記載の積
層チップ電子部品。2. The distance between the extending portion and the side edge of the mounting surface is set to be at least 4% or more with respect to the width dimension of the mounting surface. Multilayer chip electronic components.
の間隔が前記延出部の基部から先端部に向かって徐々に
拡大していることを特徴とする請求項１または２に記載
の積層チップ電子部品。3. The distance between the extending portion and both side edges of the mounting surface gradually increases from the base portion of the extending portion toward the tip portion. The multilayer chip electronic component according to item 1.
されていることを特徴とする請求項１〜３のいずれか１
項に記載の積層チップ電子部品。4. The corner portion of a tip portion of the extending portion is curvedly formed.
The multilayer chip electronic component according to the item.
に形成された端面部と該端面部に一体的に形成された前
記延出部とにより断面Ｌ字形に形成されてなることを特
徴とする請求項１〜４のいずれか１項に記載の積層チッ
プ電子部品。5. The external electrode terminal is formed to have an L-shaped cross section by an end face portion formed on each end face of the laminated body and the extending portion integrally formed on the end face portion. The laminated chip electronic component according to any one of claims 1 to 4.
製造する方法であって、誘電体セラミック材料または磁
性体セラミック材料からなる電気絶縁材料と導体ペース
トからなる導体パターンとを積層して前記積層体を作製
するとともに、その積層体の実装面に導体ペーストによ
り前記延出部を形成するための電極パターンを設け、そ
の後、その積層体を焼成処理して前記電極パターンを前
記延出部として前記積層体に一体化することを特徴とす
る積層チップ電子部品の製造方法。6. A method of manufacturing a laminated chip electronic component according to claim 1, wherein an electrically insulating material made of a dielectric ceramic material or a magnetic ceramic material and a conductor pattern made of a conductor paste are laminated to each other. An electrode pattern for forming the extended portion is formed on the mounting surface of the laminated body by a conductor paste while the laminated body is formed, and then the laminated body is subjected to a firing treatment to use the electrode pattern as the extended portion. A method of manufacturing a laminated chip electronic component, characterized by being integrated with the laminated body.
製造する方法であって、誘電体セラミック材料または磁
性体セラミック材料からなる電気絶縁材料と導体ペース
トからなる導体パターンとを積層して積層体を作製して
焼成処理し、その後、その積層体の実装面に導体ペース
トにより前記延出部を形成するための電極パターンを設
け、その後、この電極パターンを焼成処理することによ
りこの電極パターンを前記延出部として前記積層体に一
体化することを特徴とする積層チップ電子部品の製造方
法。7. The method of manufacturing a laminated chip electronic component according to claim 1, wherein an electrically insulating material made of a dielectric ceramic material or a magnetic ceramic material and a conductor pattern made of a conductor paste are laminated and laminated. A body is prepared and fired, and then an electrode pattern for forming the extension is formed on the mounting surface of the laminated body by a conductor paste, and then the electrode pattern is fired to form the electrode pattern. A method for manufacturing a laminated chip electronic component, characterized in that the extension is integrated with the laminated body.
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Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006173270A (en) * | 2004-12-14 | 2006-06-29 | Tdk Corp | Chip type electronic component |
| JP2009206110A (en) * | 2008-02-26 | 2009-09-10 | Murata Mfg Co Ltd | Electronic component |
| JP2010141300A (en) * | 2008-11-14 | 2010-06-24 | Murata Mfg Co Ltd | Ceramic electronic component |
| JP2010147430A (en) * | 2008-12-22 | 2010-07-01 | Tdk Corp | Method of manufacturing multilayer capacitor |
| JP2012104745A (en) * | 2010-11-12 | 2012-05-31 | Tdk Corp | Laminated electronic component and method for manufacturing laminated electronic component |
| JP2012248581A (en) * | 2011-05-25 | 2012-12-13 | Tdk Corp | Multilayer capacitor and manufacturing method of multilayer capacitor |
| CN104810130A (en) * | 2014-01-27 | 2015-07-29 | 三星电机株式会社 | Inductor assembly |
| JP2016219624A (en) * | 2015-05-21 | 2016-12-22 | 京セラ株式会社 | Laminated capacitor and mounting structure thereof |
| JP2016219741A (en) * | 2015-05-26 | 2016-12-22 | 京セラ株式会社 | Laminated capacitor and mounting structure thereof |
| JP2017120809A (en) * | 2015-12-28 | 2017-07-06 | 株式会社村田製作所 | Surface-mounted inductor |
| JPWO2016171261A1 (en) * | 2015-04-24 | 2018-02-15 | 京セラ株式会社 | Multilayer ceramic capacitor and mounting structure |
| JP2018113469A (en) * | 2018-03-15 | 2018-07-19 | 太陽誘電株式会社 | Laminated ceramic capacitor |
| US10593477B2 (en) | 2017-12-19 | 2020-03-17 | Samsung Electro-Mechanics Co., Ltd. | Capacitor component |
-
2001
- 2001-09-27 JP JP2001296136A patent/JP2003100548A/en active Pending
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006173270A (en) * | 2004-12-14 | 2006-06-29 | Tdk Corp | Chip type electronic component |
| JP2009206110A (en) * | 2008-02-26 | 2009-09-10 | Murata Mfg Co Ltd | Electronic component |
| JP2010141300A (en) * | 2008-11-14 | 2010-06-24 | Murata Mfg Co Ltd | Ceramic electronic component |
| JP2010147430A (en) * | 2008-12-22 | 2010-07-01 | Tdk Corp | Method of manufacturing multilayer capacitor |
| JP2012104745A (en) * | 2010-11-12 | 2012-05-31 | Tdk Corp | Laminated electronic component and method for manufacturing laminated electronic component |
| JP2012248581A (en) * | 2011-05-25 | 2012-12-13 | Tdk Corp | Multilayer capacitor and manufacturing method of multilayer capacitor |
| US9053864B2 (en) | 2011-05-25 | 2015-06-09 | Tdk Corporation | Multilayer capacitor and method for manufacturing the same |
| KR101823189B1 (en) * | 2014-01-27 | 2018-01-29 | 삼성전기주식회사 | Inductor Assembly |
| CN104810130A (en) * | 2014-01-27 | 2015-07-29 | 三星电机株式会社 | Inductor assembly |
| CN104810130B (en) * | 2014-01-27 | 2018-07-27 | 三星电机株式会社 | Electrical inductor assembly |
| JPWO2016171261A1 (en) * | 2015-04-24 | 2018-02-15 | 京セラ株式会社 | Multilayer ceramic capacitor and mounting structure |
| JP2016219624A (en) * | 2015-05-21 | 2016-12-22 | 京セラ株式会社 | Laminated capacitor and mounting structure thereof |
| JP2016219741A (en) * | 2015-05-26 | 2016-12-22 | 京セラ株式会社 | Laminated capacitor and mounting structure thereof |
| JP2017120809A (en) * | 2015-12-28 | 2017-07-06 | 株式会社村田製作所 | Surface-mounted inductor |
| US10593477B2 (en) | 2017-12-19 | 2020-03-17 | Samsung Electro-Mechanics Co., Ltd. | Capacitor component |
| JP2018113469A (en) * | 2018-03-15 | 2018-07-19 | 太陽誘電株式会社 | Laminated ceramic capacitor |
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