JP2003086761A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

Info

Publication number
JP2003086761A
JP2003086761A JP2001279062A JP2001279062A JP2003086761A JP 2003086761 A JP2003086761 A JP 2003086761A JP 2001279062 A JP2001279062 A JP 2001279062A JP 2001279062 A JP2001279062 A JP 2001279062A JP 2003086761 A JP2003086761 A JP 2003086761A
Authority
JP
Japan
Prior art keywords
rigid
substrate
board
flexible
rigid board
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2001279062A
Other languages
English (en)
Other versions
JP3892259B2 (ja
Inventor
Iwao Tawara
伊和男 田原
Yuji Negishi
祐司 根岸
Shinji Wakizaka
伸治 脇坂
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Casio Computer Co Ltd
Oki Electric Industry Co Ltd
Original Assignee
Casio Computer Co Ltd
Oki Electric Industry Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Casio Computer Co Ltd, Oki Electric Industry Co Ltd filed Critical Casio Computer Co Ltd
Priority to JP2001279062A priority Critical patent/JP3892259B2/ja
Publication of JP2003086761A publication Critical patent/JP2003086761A/ja
Application granted granted Critical
Publication of JP3892259B2 publication Critical patent/JP3892259B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93Batch processes
    • H01L24/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32135Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73253Bump and layer connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01005Boron [B]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01029Copper [Cu]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01033Arsenic [As]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01067Holmium [Ho]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation

Abstract

(57)【要約】 【課題】 製造歩留りの低下や信頼性を損うこと無く高
密度実装することができる半導体装置およびその製造方
法を実現する。 【解決手段】 フレキシブル基板1aと、この基板1a
の両面を挟み込むリジッド基板1bを備えるリジッドフ
レックス基板1を備え、1つのリジッド基板1bに外部
接続端子3が形成され、他の各リジッド基板1bに半導
体チップ2が実装されて、フレキシブル基板1aからな
る可撓部1cで屈曲させて各リジッド基板1bにそれぞ
れ実装される各半導体チップ2を積層させて樹脂封止す
るので、耐湿性に優れた信頼性の高い半導体装置を実現
できる。また、リジッドフレックス基板1を用いること
で基板の撓みや捩れがなくなり、チップ実装時の位置ず
れを防ぎ、製造歩留りを向上させる。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、複数の半導体チッ
プを高密度実装する半導体装置およびその製造方法に関
する。
【0002】
【従来の技術】近年、中間基板を用いて複数の半導体チ
ップを高密度実装するマルチチップモジュールが知られ
ている。この種の技術として、例えば特開2000−3
07037号公報には、図10(イ)〜(ハ)に図示す
るように、可撓性を有するフレキシブル基板100上
に、バンプ101を介して2つの半導体チップ102,
102をフリップチップ実装し、その後にフレキシブル
基板100を屈曲させて両チップ102,102の背面
同士を当接させた状態で接着固定して積層し、屈曲させ
たフレキシブル基板100の接続パッド103に形成さ
れるハンダボール104を介して配線基板に接続するよ
うにしたマルチチップモジュールが開示されている。
【0003】
【発明が解決しようとする課題】ところで、こうしたマ
ルチチップモジュール構造の半導体装置では、可撓性の
フレキシブル基板100を使用しているので、当該基板
100に撓みや捩れが生じ易い。この為、汎用のチップ
マウンタや基板搬送システムに適用し難い弊害や、とり
わけ半導体チップ102をフェイスダウンで実装する際
に位置ずれが起こり易くなる結果、製造歩留りの低下を
招致するという問題がある。
【0004】また、上述のモジュール構造では、フレキ
シブル基板100の屈曲により積層される半導体チップ
102の裏面同士が接着固定されるだけであって、さら
にチップ周辺は露出状態にあるから耐湿性に欠け、信頼
性低下を招致するという問題もある。
【0005】そこで本発明は、このような事情に鑑みて
なされたもので、汎用のチップマウンタや基板搬送シス
テムに適用できる上、製造歩留りの低下や信頼性を損う
こと無く高密度実装することができる半導体装置および
その製造方法を提供することを目的としている。
【0006】
【課題を解決するための手段】上記目的を達成するた
め、請求項1に記載の発明では、屈曲自在なフレキシブ
ル基板と、このフレキシブル基板の第1の領域の両面を
挟み込む2枚のリジッド基板を備える第1のリジッド基
板部と、前記フレキシブル基板の少なくとも1つの第2
の領域の、少なくとも一方の面上に配設されるリジッド
基板を備える第2のリジッド基板部とから構成されるリ
ジッドフレックス基板を備え、前記第1のリジッド基板
部の、前記第2のリジッド基板部における前記リジッド
基板と同じ側の一方のリジッド基板上に、少なくとも1
つの第1の半導体チップが実装され、前記第1のリジッ
ド基板部の、他方のリジッド基板上に外部接続端子が形
成され、前記第2のリジッド基板部の前記リジッド基板
に、少なくとも1つの第2の半導体チップが実装されて
いることを特徴とする。
【0007】上記請求項1に従属する請求項2に記載の
発明では、前記リジッドフレックス基板の前記第1のリ
ジッド基板部と前記第2のリジッド基板部間の前記フレ
キシブル基板を可撓部とし、該可撓部が屈曲されて、前
記第1のリジッド基板部の一方のリジッド基板に実装さ
れている前記第1の半導体チップと、前記第2のリジッ
ド基板部のリジッド基板に実装されている前記第2の半
導体チップとが積層され、樹脂封止されていることを特
徴とする。
【0008】上記請求項1または請求項2に従属する請
求項3に記載の発明では、前記各リジッド基板にそれぞ
れ実装される各半導体チップは、突起電極を介して接続
されるウェハレベルCSP構造を有することを特徴とす
る。
【0009】上記請求項1に従属する請求項4に記載の
発明では、前記可撓部の屈曲に応じて対向する前記各リ
ジット基板の内、前記第1のリジッド基板部の各リジッ
ド基板の大きさを前記第2のリジッド基板部のリジッド
基板の大きさより大きくしたことを特徴とする。
【0010】上記請求項1に従属する請求項5に記載の
発明では、前記リジッドフレックス基板において、前記
可撓部が2箇所以上形成され、該可撓部を介して、前記
第2のリジッド基板部が前記第1のリジッド基板部に対
して従属的に2箇所以上形成され、前記可撓部が屈曲さ
れて、前記各リジット基板部の各リジッド基板に実装さ
れる各半導体チップが順次折畳まれるように積層される
ことを特徴とする。
【0011】上記請求項2に従属する請求項6に記載の
発明では、前記リジッドフレックス基板において、前記
可撓部が前記第1のリジッド基板部の少なくとも2辺に
形成され、該可撓部を介して、前記第2のリジッド基板
部が前記第1のリジッド基板部に対して少なくとも2方
向に形成され、前記可撓部が屈曲されて、前記各リジッ
ド基板部の各リジッド基板に実装される各半導体チップ
が前記第1のリジット基板部上で順次折畳まれるように
積層されることを特徴とする。
【0012】請求項1乃至6に従属する請求項7に記載
の発明では、前記第1のリジッド基板部の前記外部接続
端子が形成される他方のリジッド基板には外部接続端子
形成用の端子パッドおよび配線パターンが形成され、前
記各半導体チップが実装される一方のリジッド基板、お
よび前記第2のリジッド基板部の前記リジッド基板には
前記半導体チップ実装用の接続端子パッドおよび配線パ
ターンが形成され、前記フレキシブル基板には所定の配
線パターンが形成されて、前記各リジッド基板部の各リ
ジッド基板の前記端子パッドおよび接続端子パッドが前
記フレキシブル基板の前記配線パターンを介して相互に
電気的に接続されていることを特徴とする。
【0013】請求項8に記載の発明では、屈曲自在なフ
レキシブル基板と、このフレキシブル基板の1つの第1
の領域の両面を挟み込む2枚のリジッド基板を備える第
1のリジッド基板部と、前記フレキシブル基板の少なく
とも1つの第2の領域の、少なくとも一方の面上に配設
されるリジッド基板を備える第2のリジッド基板部とか
ら構成されるリジッドフレックス基板を複数連結したシ
ート状の集合基板を用い、前記集合基板の前記各リジッ
ドフレックス基板における、前記第1のリジッド基板部
の、前記第2のリジッド基板部における前記リジッド基
板と同じ側の一方のリジッド基板上に、少なくとも1つ
の第1の半導体チップを実装するとともに、前記第2の
リジッド基板部の前記リジッド基板に、少なくとも1つ
の第2の半導体チップを実装する半導体チップ実装工程
と、前記集合基板の前記各リジッドフレックス基板にお
ける、前記第1のリジッド基板部の、他方のリジッド基
板上に外部接続端子を形成する外部接続端子形成工程
と、前記半導体チップ実装工程および前記外部接続端子
形成工程後、前記集合基板に連結された前記各リジッド
フレックス基板を個片化する個片化工程と、個片化され
た前記各リジッドフレックス基板を、該リジッドフレッ
クス基板の前記第1のリジッド基板部と前記第2のリジ
ッド基板部間の前記フレキシブル基板を可撓部として、
該可撓部で屈曲させて前記各リジッド基板に実装される
前記各半導体チップを積層させて樹脂封止する封止工程
とを具備することを特徴とする。
【0014】請求項9に記載の発明では、屈曲自在なフ
レキシブル基板と、このフレキシブル基板の1つの第1
の領域の両面を挟み込む2枚のリジッド基板を備える第
1のリジッド基板部と、前記フレキシブル基板の少なく
とも1つの第2の領域の、少なくとも一方の面上に配設
されるリジッド基板を備える第2のリジッド基板部とか
ら構成されるリジッドフレックス基板を複数連結したシ
ート状の集合基板を用い、前記集合基板の前記各リジッ
ドフレックス基板における、前記第1のリジッド基板部
の、前記第2のリジッド基板部における前記リジッド基
板と同じ側の一方のリジッド基板上に、少なくとも1つ
の第1の半導体チップを実装するとともに、前記第2の
リジッド基板部の前記リジッド基板に、少なくとも1つ
の第2の半導体チップを実装する半導体チップ実装工程
と、前記集合基板の前記各リジッドフレックス基板にお
ける、前記第1のリジッド基板部の、他方のリジッド基
板上に外部接続端子を形成する外部接続端子形成工程
と、前記半導体チップ実装工程および前記外部接続端子
形成工程後、前記集合基板上の前記各リジッドフレック
ス基板において、前記第1のリジッド基板部を集合基板
に連結させたまま、前記第2のリジッド基板部の前記リ
ジッド基板を当該集合基板から裁断して分離する分離工
程と、前記各リジッドフレックス基板の前記第1のリジ
ッド基板部と前記第2のリジッド基板部間の前記フレキ
シブル基板を可撓部として、前記第2のリジッド基板部
が前記集合基板から分離された状態の前記各リジッドフ
レックス基板を、前記可撓部でそれぞれ屈曲させて前記
各リジッド基板に実装される前記各半導体チップを積層
し、その状態で上下に対向する半導体チップ同士を接着
固定してなるモジュールを一括して樹脂モールドした
後、前記第1のリジッド基板部の前記各リジット基板を
集合基板から裁断してモジュール単位に個片化するモジ
ュール形成工程と、を具備することを特徴とする。
【0015】上記請求項8又は請求項9のいずれかに従
属する請求項10に記載の発明では、前記各リジッド基
板にそれぞれ実装される各半導体チップは、突起電極を
介して接続されるウェハレベルCSP構造を有すること
を特徴とする。
【0016】上記請求項9に従属する請求項11に記載
の発明によれば、前記モジュール形成工程では、上下に
対向する半導体チップ同士が接着固定された複数のモジ
ュールを個々に覆う金型を用い、これにより全モジュー
ルを一括して樹脂モールドすることを特徴とする。
【0017】本発明による半導体装置では、リジッドフ
レックス基板をフレキシブル基板からなる可撓部で屈曲
させて各リジッド基板にそれぞれ実装される各半導体チ
ップを積層させて樹脂封止する。これにより、積層され
た各半導体チップが固定保持されつつ気密封止される
為、耐湿性に優れた信頼性の高い半導体装置を実現で
き、しかもリジッドフレックス基板を用いたことで、基
板の撓みや捩れがなくなる為、半導体チップ実装時の位
置ずれを防ぐことができる結果、製造歩留りの低下を回
避し得る。
【0018】また、本発明による半導体装置の製造方法
では、リジッドフレックス基板を複数連結したシート状
の集合基板を使用しているので、撓みや捩れが発生せ
ず、これ故、汎用のチップマウンタや基板搬送システム
に適用でき、しかも実装時の位置ずれも回避し得る結
果、製造歩留りの低下を防ぐ。さらに、集合基板には複
数のリジッドフレックス基板が配設される為、それら複
数のリジッドフレックス基板に一括して半導体チップ実
装、端子形成および樹脂封止するバッチ処理が実現し
得、特別な実装プロセスを用いずとも効率良くモジュー
ル構造の半導体装置を製造することができ、製品コスト
低減に寄与し得るようになっている。
【0019】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態について説明する。 (1)第1実施例 半導体装置10の構造 図1(イ)は第1実施例による半導体装置10の構造を
示す断面図である。この図において、1はフレキシブル
基板1aとリジッド基板1bとから形成されるリジッド
フレックス基板である。リジッドフレックス基板1は、
同図(ロ)に図示するように、フレキシブル基板1aと
複数のリジッド基板1bを備え、フレキシブル基板1a
の上下両面をリジッド基板1bで挟んだ所謂サンドイッ
チ構造を成した部分と、フレキシブル基板1aが露出さ
れた部分(可撓部)1cを有する複合基板である。
【0020】すなわち、リジッドフレックス基板1は、
フレキシブル基板1aが露出する可撓部1cで屈曲自在
となり、また可撓部1cを境にして、両側にリジッド基
板1bが上下両面に配設され、4面のリジッド基板1b
を具備する。そして、可撓部1cを境にした一方側の、
リジッド基板1bが上下両面に配設される部分(第1の
リジッド基板部11)の一方のリジッド基板1bには、
例えばウェハレベルCSP構造の半導体チップ2がフェ
イスダウンによりフリップチップ実装され、他方のリジ
ッド基板1bには格子状にハンダボール3aを配設して
外部接続端子3が形成される。また、可撓部1cを境に
した他方側の、リジッド基板1bが上下両面に配設され
る部分(第2のリジッド基板部12)の各リジッド基板
1bには、同様に、例えばウェハレベルCSP構造の半
導体チップ2がフリップチップ実装される。
【0021】また、後述するように、第1のリジッド基
板部11の、一方の半導体チップ2がフリップチップ実
装される側のリジッド基板1b、及び第2のリジッド基
板部12の各リジッド基板1bには、半導体チップ実装
用の接続端子パッド、配線パターン及びフレキシブル基
板1aに形成される配線パターンに接続されるスルーホ
ール等が形成され、第1のリジッド基板部11の、他方
の外部接続端子3が形成されるリジッド基板1bには、
外部接続端子形成用の端子パッド及び配線パターン及び
スルーホール等が形成される。
【0022】一方、フレキシブル基板1aには、リジッ
ド基板1bに接続される配線パターンやスルーホール
(あるいはビアホール)等が形成され、これらにより各
リジッド基板1bの端子パッドおよび接続端子パッドが
フレキシブル基板1aの配線パターンを介して相互に電
気的に接続されるように構成されている。
【0023】なお、ここで半導体チップ2をウェハレベ
ルCSP構造によるものとしたが、このウェハレベルC
SP構造は、ウェハ状態で半導体チップ上に絶縁層を形
成した後、再配線層を形成し、次いで突起電極(ポスト
端子)による接続用電極端子を形成した後、チップ毎に
個片化して形成したものであり、半導体チップとほぼ同
じ大きさで、且つ突起電極(ポスト端子)による接続用
電極端子の配置を比較的自由に設定可能としたものであ
る。従って、半導体チップ2をウェハレベルCSP構造
とした場合、後述する図2に示すように、リジッド基板
1bに形成される半導体チップ実装用の接続端子パッド
をマトリクス状に配置することができ、リジッド基板1
bの大きさを小さくすることができる。ただし、本発明
における各実施形態において、半導体チップ2の構成は
このウェハレベルCSP構造に限定されるものではな
く、突起電極が形成された種々の構造による半導体チッ
プを用いることができる。
【0024】こうしてチップ実装および端子形成された
リジッドフレックス基板1は、可撓部1cで屈曲される
ことによって、各半導体チップ2を積層状態にする。こ
の状態で上下に対向する半導体チップ2同士を接着固定
してから、リジッド基板1bとの接合部を覆うようにリ
ジッド基板1bに実装される各半導体チップ2を封止樹
脂5にて気密封止する構造を有する。
【0025】このようなモジュール構造にすると、積層
状態の各半導体チップ2を固定保持しつつ気密封止し得
る為、耐湿性に優れた信頼性の高い半導体装置10を実
現できる。しかも、リジッドフレックス基板1を用いた
ことで、基板の撓みや捩れが大きく低減され、殆どなく
なる為、チップ実装時の位置ずれを防ぐことができる結
果、製造歩留りを向上させることができる。また、リジ
ッドフレックス基板1を用いると、半導体チップ2をフ
リップチップ実装する面が3面となり、フレキシブル基
板100を用いた従来例(図10参照)に比べ、より高
密度実装し得るようになる。
【0026】なお、上記構成では、リジッドフレックス
基板1における第2のリジッド基板部もリジッド基板1
bが上下両面に配設される構成としたが、これに限るも
のではなく、少なくとも第1のリジッド基板部において
半導体チップ2がフリップチップ実装される側のリジッ
ド基板1bと同じ側にのみリジッド基板1bを配設する
構成とし、そこに半導体チップ2をフリップチップ実装
するようにしてもよい。
【0027】半導体装置10の製造方法 次に、図2〜図5を参照して上記構造による半導体装置
10の製造方法について説明する。第1実施例による製
造方法では、複数のリジッドフレックス基板1が連設し
て形成されたシート状の集合基板20を用いる。図2
(イ)(ロ)に集合基板20の構成の一例を示す。この
図に示す集合基板20は、フレキシブル基板からなるシ
ート状基材21に4行3列のリジッドフレックス基板1
を一体的に連設して形成したものであり、図2(イ)は
集合基板20の平面形状を示し、図2(ロ)は集合基板
20の、リジッドフレックス基板1が形成された部分を
含む、A−A面での断面形状の要部を示す。
【0028】図に示す如く、複数のリジッドフレックス
基板1が形成される箇所においては、基材21をフレキ
シブル基板1aとして用い、これをリジッド基板1bで
上下に挟んで、上下のリジット基板1bとフレキシブル
基板1aとが一体化されるとともに、2つのリジット基
板1b配設領域間のフレキシブル基板1aを可撓部1c
とする、前記図1におけるリジッドフレックス基板1と
同様の構成が複数連結して形成される。各連結部分に
は、予め開口部(以下、ミシン目)22が、各リジッド
フレックス基板1形成箇所の周囲に設けられている。こ
れにより、後述するように、このミシン目22に沿って
連結部分を裁断することで、容易に各リジッドフレック
ス基板1を個片化し得るようになっている。
【0029】図2(ロ)に示す各リジッドフレックス基
板1において、図面上、右側のリジット基板1bとフレ
キシブル基板1aが一体化された部分を第1のリジッド
基板部11、左側のリジット基板1bとフレキシブル基
板1aが一体化された部分を第2のリジッド基板部12
とした場合、ウェハレベルCSP構造による半導体チッ
プが実装される、第1のリジッド基板部11の一方のリ
ジッド基板1b、及び第2のリジッド基板部12の各リ
ジッド基板1bには、例えば図2(イ)に示すようなマ
トリクス状の接続端子パッド1dや配線パターン、及び
図2(ロ)に示すようなスルーホール1eが形成され、
また、外部接続端子3が形成される、第1のリジッド基
板部11の他方のリジッド基板1bには、外部接続端子
形成用の端子パッド1fや配線パターン及びスルーホー
ル1eが形成される。
【0030】また、フレキシブル基板1aには配線パタ
ーン1gが形成される。これらにより各リジッド基板1
bの接続端子パッド1dおよび端子パッド1fがフレキ
シブル基板1aの配線パターン1gを介して相互に電気
的に接続されるように構成されている。また、図2
(イ)に示すように、基材21のリジッドフレックス基
板1形成領域外の周辺部分には、例えば銅箔からなるダ
ミーパターン23が形成されている。このダミーパター
ン23は、フレキシブル基板からなる基材21の剛性を
向上させ、撓みや捻れ等の変形を抑制して、製造工程に
おいて汎用のチップマウンタや汎用の基板搬送システム
を用いることができるようにするために設けられている
ものである。但し、フレキシブル基板からなる基材21
のみで撓みや捻れ等が問題とならない場合は、ダミーパ
ターン23を設けないようにしてもよい。
【0031】さて、このような集合基板20を用いて半
導体装置10を製造する工程を以下に説明する。なお、
以下の各工程説明図においては、便宜上、第1のリジッ
ド基板部11及び第2のリジッド基板部12を斜線部と
して、単純化して示している。第1実施例の製造工程に
おいては、まず図3(イ)に図示するように、集合基板
20の一面側にメタルマスクMMを載置し、その上にク
リームハンダ21を供給して、スキージ22により印刷
することにより、同図(ロ)に示すように、各リジッド
基板1bの必要箇所(接続端子パッド1d上)にクリー
ムハンダ21を印刷する。
【0032】次いで、図4(イ)に示すように、ハンダ
印刷された箇所(接続端子パッド1d)に、図示しない
チップマウンターにより、ウェハレベルCSP構造の半
導体チップ2を搭載する。次に、この状態で集合基板2
0をリフロー炉へ搬送してリフロー処理する。これによ
り、半導体チップ2がリジッド基板1bの各接続端子パ
ッド1dにハンダ接合される。
【0033】ここで、本発明による集合基板20は、フ
レキシブル基板からなるものであるが、上記のように多
くのリジッド基板1bが載置された部分を備えるため、
従来のフレキシブル基板のように撓みや捩れが発生する
ことが大幅に抑制される。この結果、汎用のチップマウ
ンタを用いて半導体チップ2をフェイスダウンで位置決
め搭載したり、汎用の基板搬送システムにてリフロー炉
に搬送し得るようになる。
【0034】次いで、集合基板20に配設される各リジ
ッドフレックス基板1の一面側に搭載された半導体チッ
プ2についてリフローし終えた後、図4(ロ)に示すよ
うに、集合基板20の向きを反転させ、第2のリジッド
基板部12の他面側のリジット基板1bの必要箇所(接
続端子パッド1d上)に、前記図3(イ)と同様にして
ハンダ印刷を施し、そこに半導体チップ2を搭載した
後、リフロー処理する。続いて、図4(ハ)に示すよう
に、第1のリジッド基板部11の他面側の、外部接続端
子3が形成されるリジット基板1bに設けられた外部接
続端子形成用の端子パッド1fにフラックスを、例えば
ピンにより転写して塗布した後、フラックスが塗布され
た各端子パッドにハンダボール3を搭載する。この後、
リフロー処理して外部接続端子3を形成する。
【0035】こうして半導体チップ2の実装および外部
接続端子3の形成が完了すると、同図(ニ)に示すよう
に、基材21の各リジッドフレックス基板1形成箇所の
周囲に設けられているミシン目22(図2(イ)参照)
に沿って基材21を裁断する。これにより、各リジッド
フレックス基板1は、集合基板20からモジュール単位
で個片化される。なお、裁断には、例えばNCルーター
4を用いる。
【0036】次に、図5(イ)に図示するように、モジ
ュール単位に個片化されたリジッドフレックス基板1の
第1のリジッド基板部11における、ハンダボール3に
対向する側のリジット基板1bにフリップチップ実装さ
れる半導体チップ2上に、接着剤Sを塗布した後、同図
(ロ)に示すように、フレキシブル基板による可撓部1
cを屈曲させて各半導体チップ2を積層状態とする。こ
の状態で上下に対向する半導体チップ2同士を接着固定
する。
【0037】そして、上下に対向する半導体チップ2同
士が接着固定された後、同図(ハ)に示すように、リジ
ッド基板1bに実装される各半導体チップ2に封止樹脂
5(例えばエポキシ樹脂)を、各半導体チップ2が完全
に覆われるまで塗布する。この際、例えばディスペンサ
を用いてリジッド基板1bと半導体チップ2との接合部
分にも封止樹脂5が充填されるようポッティングする。
この後、封止樹脂5を熱硬化させる。これにより、図1
に図示した構造の半導体装置10が製造される。
【0038】このように、第1実施例による製造方法に
よれば、フレキシブル基板からなるシート状の基材21
に複数のリジッド基板1bが載置された複数のリジッド
フレックス基板1を一体的に連設した集合基板20を使
用しているので、従来のフレキシブル基板単体を用いた
場合のように撓みや捩れが発生することが大幅に抑制さ
れ、殆どなくなる為、リジッド基板を用いる場合と同様
の汎用のチップマウンタや基板搬送システムを用いるこ
とができる。しかも、半導体チップをフェイスダウンで
リジッド基板にフリップチップ実装する形態として、リ
ジッド基板はフレキシブル基板に比し、搭載部の平坦
度、寸法の安定性に優れるため、実装時の位置ずれも回
避し得る結果、製造歩留りを向上させることができる。
【0039】さらに、集合基板20には複数のリジッド
フレックス基板1が配設される為、それら複数のリジッ
ドフレックス基板1に一括してチップ実装および端子形
成するバッチ処理が実現し、特別な実装プロセスを用い
ずとも効率良くモジュール構造の半導体装置10を製造
することができ、製品コスト低減に寄与し得る、という
効果も奏する。
【0040】(2)第2実施例 次に、図6〜図7を参照して第2実施例について説明す
る。なお、これらの図において、上述した第1実施例と
共通する要素には同一の番号を付している。上述の第1
実施例では、集合基板20の基材21をミシン目22に
沿って裁断して、形成された各リジッドフレックス基板
1をモジュール単位に個片化し、個片化されたリジッド
フレックス基板1を可撓部1cで屈曲させて各半導体チ
ップ2を積層し、その状態で上下に対向する半導体チッ
プ2同士を接着固定してからディスペンサによるポッテ
ィングにより各半導体チップ2に樹脂封止する態様とし
た。
【0041】これに対し、第2実施例では、集合基板2
0に形成された各リジッドフレックス基板1において、
一方の第1のリジッド基板部11を集合基板20の基材
21に連結させたまま、他方の第2のリジッド基板部1
2をミシン目22で裁断して基材21から分離し、可撓
部1cを屈曲させて各半導体チップ2を積層し、上下に
対向する半導体チップ2同士を接着固定してから各半導
体チップ2を一括して樹脂モールドした後、個片化する
ことを特徴としている。
【0042】すなわち、図6(イ)に図示するように、
上述の第1実施例と同様の実装プロセスによって集合基
板20に配設される各リジッドフレックス基板1に半導
体チップ2を実装するとともに、外部接続端子3を形成
する。次いで、同図(ロ)に示すように、各リジッドフ
レックス基板部1の一方の、外部接続端子3が形成され
る側の第1のリジッド基板部11を集合基板20の基材
21に連結させたまま、他方の第2のリジッド基板部1
2の周囲を、例えばNCルーター4によりミシン目22
で裁断して集合基板20の基材21から分離する。次い
で、同図(ハ)に示すように、可撓部1cを屈曲させて
各半導体チップ2を積層し、その状態で上下に対向する
半導体チップ2同士を接着固定する。
【0043】この後、同図(ニ)に示すように、トラン
ファモールド用の金型7を集合基板20上に装着し、エ
ポキシ等のモールド樹脂材6を金型7のキャビティ部7
cに注入する。注入したモールド樹脂材を熱硬化させた
後、金型7を取り外すと、同図(ホ)に示すように、各
モジュールが一括して樹脂モールドされる。そして、各
リジッドフレックス基板1において、集合基板20の基
材21に連結させたままの第1のリジッド基板部11の
周囲をミシン目22に沿って裁断することで図7に図示
する構造の半導体装置10が形成される。
【0044】以上のように、第2実施例による製造方法
では、上述の第1実施例と同様、汎用のチップマウンタ
や基板搬送システムに適用可能であり、製造歩留りの低
下も防ぐことが出来る上、集合基板20上に形成される
複数のモジュールを一括して樹脂モールドする為、効率
良くモジュール構造の半導体装置10を製造し得るよう
になり、製品コスト低減に寄与し得る。
【0045】なお、本実施例では、可撓部1cの屈曲に
応じて上下に対向し、下部側となる第1のリジッド基板
部11の各リジット基板1bと上部側となる第2のリジ
ッド基板部11の各リジッド基板1bの寸法、形状を同
一のものとしていたが、これに替えて、下部側の各リジ
ット基板1bの大きさを上部側のそれより大きくするよ
うにしてもよい。このように、下部側のリジット基板1
bを上部側より大きくすると、トランスファーモールド
に用いる金型7の形状を簡略化でき、しかも集合基板2
0への金型装着が容易になる、という利点が得られる。
【0046】(3)変形例 次に、図8〜図9を参照して変形例について説明する。
上述した第1および第2実施例では、屈曲自在な可撓部
1cを隔てて両側に1つの第1のリジッド基板部11と
1つの第2のリジッド基板部12を具備するリジッドフ
レックス基板1を用いてマルチチップモジュールを形成
する構造例について言及したが、これに限らず、1つの
第1のリジッド基板部11を備えるとともに、複数の第
2のリジッド基板部12を複数の可撓部1cを介して連
結したリジッドフレックス基板1を用いてマルチチップ
モジュールを形成することもできる。
【0047】例えば、図8(イ)に図示するように、下
面に外部接続端子3が形成される1つの第1のリジッド
基板部11と、3つの可撓部1c−1〜1c−3を介し
て縦続的に連結した3つの第2のリジッド基板部12を
備えるリジッドフレックス基板1を用い、これら可撓部
1c−1〜1c−3を順番に屈曲させれば、同図(ロ)
に示すように、各リジット基板1bにフリップチップ実
装される半導体チップ2が順次折畳まれるように積層さ
れ、モールド樹脂材6で封止された、7層構造のマルチ
チップモジュールを形成することができる。
【0048】また、図9(イ)および、そのB−B面で
の断面図を示す同図(ロ)に図示するように、下面に外
部接続端子3が形成される第1のリジッド基板部11の
周囲4辺に可撓部1c−1〜1c−4を介して第2のリ
ジッド基板部12−1〜12−4を連結したリジッドフ
レックス基板1を用い、これら可撓部1c−1〜1c−
4を順番に屈曲させれば、同図(ハ)に示すように、各
リジッド基板1bにフリップチップ実装される各半導体
チップ2が順次折畳まれるように積層され、モールド樹
脂材6で封止された、9層構造のマルチチップモジュー
ルを形成することができる。
【0049】この場合、第2のリジッド基板部12−1
〜12−4の各リジッド基板1bに実装される各半導体
チップ2と外部接続端子3との間の、可撓部を介する配
線長を短縮することができるため、電気的特性を向上さ
せることができる。また、上記各実施形態においては、
積層された各半導体チップ2を接着剤で固定し、その
後、封止樹脂5またはモールド樹脂6により封止を行う
構成としたが、これに限らず、例えば、積層された各半
導体チップ2を仮止め冶具でクリップして仮止めし、封
止樹脂5またはモールド樹脂6の硬化後、これを取り外
すようにしてもよい。さらに高密度実装する場合には、
例えば図8および図9に図示した折畳み形態を組合せる
等、様々なアレンジが可能であることは言うまでもな
い。
【0050】
【発明の効果】請求項1に記載の発明によれば、屈曲自
在なフレキシブル基板と、このフレキシブル基板の両面
を挟み込む2枚のリジッド基板を備える第1のリジッド
基板部と、フレキシブル基板の少なくとも一方の面上に
配設されるリジッド基板を備える少なくとも1つの第2
のリジッド基板部とから構成されるリジッドフレックス
基板を備え、第1のリジッド基板部の一方のリジッド基
板および第2のリジッド基板部のリジッド基板上に半導
体チップが実装されて、第1のリジッド基板部の他方の
リジッド基板上に外部接続端子が形成され、リジッド基
板を用いている為、基板の撓みや捩れがなくなり、チッ
プ実装時の位置ずれを防ぐことができる結果、製造歩留
りを向上させることができる。請求項2に記載の発明に
よれば、リジッドフレックス基板をフレキシブル基板か
らなる可撓部で屈曲させて各リジッド基板にそれぞれ実
装される各半導体チップを積層させて樹脂封止するの
で、積層された各半導体チップが固定保持されつつ気密
封止され、これにより耐湿性に優れた信頼性の高い半導
体装置を実現できる。請求項3に記載の発明によれば、
各リジッド基板に、突起電極を具備するウェハレベルC
SP構造の半導体チップをフリップチップ実装するの
で、高密度実装することができる。請求項4に記載の発
明によれば、可撓部の屈曲に応じて上下に対向するリジ
ット基板の内、下段側に位置するリジット基板を上段側
より大きくすると、トランスファーモールドに用いる金
型の形状を簡略化でき、しかも集合基板への金型装着が
容易になる、という利点が得られる。請求項5に記載の
発明では、可撓部が2箇所以上形成され、該可撓部を介
して第2のリジッド基板部が第1のリジッド基板部に対
して従属的に2箇所以上形成されてなるリジッドフレッ
クス基板を用い、これら可撓部が屈曲されて、各リジッ
ト基板に実装される各半導体チップが順次折畳まれるよ
うに積層されるので、高密度実装することができる。請
求項6に記載の発明では、可撓部が第1のリジッド基板
部の少なくとも2辺に形成され、該可撓部を介して、第
2のリジッド基板部が第1のリジッド基板部に対して少
なくとも2方向に形成されたリジッドフレックス基板を
用い、これら可撓部が屈曲されて、各リジッド基板に実
装される各半導体チップが順次折畳まれるように積層さ
れるので、高密度実装することができる。請求項7に記
載の発明によれば、リジッドフレックス基板における外
部接続端子が形成されるリジッド基板には外部接続端子
形成用の端子パッドおよび配線パターンが形成され、各
半導体チップが実装される各リジッド基板には半導体チ
ップ実装用の接続端子パッドおよび配線パターンが形成
され、フレキシブル基板には所定の配線パターンが形成
されて、各リジッド基板の端子パッドおよび接続端子パ
ッドがフレキシブル基板の配線パターンを介して相互に
電気的に接続されている為、各リジッド基板に実装され
る各半導体チップと外部接続端子とが相互に電気的に接
続されたマルチチップモジュールを形成することができ
る。請求項8,9に記載の発明によれば、マルチチップ
モジュールの製造工程において、リジッドフレックス基
板を複数連結したシート状の集合基板を使用しているの
で、撓みや捩れが発生せず、これ故、汎用のチップマウ
ンタや基板搬送システムに適用でき、しかも実装時の位
置ずれも回避し得る結果、製造歩留りを向上させること
ができる。さらに、集合基板には複数のリジッドフレッ
クス基板が配設される為、それら複数のリジッドフレッ
クス基板に一括してチップ実装、端子形成および樹脂封
止するバッチ処理を実現し得、特別な実装プロセスを用
いずとも効率良くモジュール構造の半導体装置を製造す
ることができ、製品コスト低減に寄与することができ
る。請求項11に記載の発明によれば、上下に対向する
半導体チップ同士が接着固定された複数のモジュールを
個々に覆う金型を用い、これにより全モジュールを一括
して樹脂モールドするので、効率良くモジュール構造の
半導体装置を製造し得るようになり、製品コスト低減に
寄与することができる。
【図面の簡単な説明】
【図1】第1実施例による半導体装置10の構造を示す
断面図である。
【図2】集合基板20の一例を示す平面図である。
【図3】第1実施例による半導体装置の製造工程を説明
するための断面図である。
【図4】図3に続く製造工程を説明するための断面図で
ある。
【図5】図4に続く製造工程を説明するための断面図で
ある。
【図6】第2実施例による半導体装置の製造工程を説明
するための断面図である。
【図7】第2実施例による半導体装置10の構造を示す
断面図である。
【図8】変形例を示す図である。
【図9】変形例を示す図である。
【図10】従来例を示す断面図である。
【符号の説明】
1 リジッドフレックス基板 1a フレキシブル基板 1b リジッド基板 1c 可撓部 2 半導体チップ 3 ハンダボール 5 封止樹脂 6 モールド樹脂材 7 金型 20 集合基板 21 リジッド基材 22 ミシン目
───────────────────────────────────────────────────── フロントページの続き (72)発明者 根岸 祐司 東京都八王子市東浅川町550番地の1 株 式会社アイ・イー・ピー・テクノロジーズ 内 (72)発明者 脇坂 伸治 東京都八王子市東浅川町550番地の1 株 式会社アイ・イー・ピー・テクノロジーズ 内 Fターム(参考) 5F061 AA01 CA04 CA21

Claims (11)

    【特許請求の範囲】
  1. 【請求項1】 屈曲自在なフレキシブル基板と、このフ
    レキシブル基板の第1の領域の両面を挟み込む2枚のリ
    ジッド基板を備える第1のリジッド基板部と、前記フレ
    キシブル基板の少なくとも1つの第2の領域の、少なく
    とも一方の面上に配設されるリジッド基板を備える第2
    のリジッド基板部とから構成されるリジッドフレックス
    基板を備え、 前記第1のリジッド基板部の、前記第2のリジッド基板
    部における前記リジッド基板と同じ側の一方のリジッド
    基板上に、少なくとも1つの第1の半導体チップが実装
    され、前記第1のリジッド基板部の、他方のリジッド基
    板上に外部接続端子が形成され、前記第2のリジッド基
    板部の前記リジッド基板に、少なくとも1つの第2の半
    導体チップが実装されていることを特徴とする半導体装
    置。
  2. 【請求項2】 前記リジッドフレックス基板の前記第1
    のリジッド基板部と前記第2のリジッド基板部間の前記
    フレキシブル基板を可撓部とし、該可撓部が屈曲され
    て、前記第1のリジッド基板部の一方のリジッド基板に
    実装されている前記第1の半導体チップと、前記第2の
    リジッド基板部のリジッド基板に実装されている前記第
    2の半導体チップとが積層され、樹脂封止されているこ
    とを特徴とする請求項1記載の半導体装置。
  3. 【請求項3】 前記各リジッド基板にそれぞれ実装され
    る各半導体チップは、突起電極を介して接続されるウェ
    ハレベルCSP構造を有することを特徴とする請求項1
    または請求項2記載の半導体装置。
  4. 【請求項4】 前記可撓部の屈曲に応じて対向する前記
    各リジット基板の内、前記第1のリジッド基板部の各リ
    ジッド基板の大きさを前記第2のリジッド基板部のリジ
    ッド基板の大きさより大きくしたことを特徴とする請求
    項2記載の半導体装置の製造方法。
  5. 【請求項5】 前記リジッドフレックス基板において、
    前記可撓部が2箇所以上形成され、該可撓部を介して、
    前記第2のリジッド基板部が前記第1のリジッド基板部
    に対して従属的に2箇所以上形成され、前記可撓部が屈
    曲されて、前記各リジット基板部の各リジッド基板に実
    装される各半導体チップが順次折畳まれるように積層さ
    れることを特徴とする請求項2記載の半導体装置。
  6. 【請求項6】 前記リジッドフレックス基板において、
    前記可撓部が前記第1のリジッド基板部の少なくとも2
    辺に形成され、該可撓部を介して、前記第2のリジッド
    基板部が前記第1のリジッド基板部に対して少なくとも
    2方向に形成され、前記可撓部が屈曲されて、前記各リ
    ジッド基板部の各リジッド基板に実装される各半導体チ
    ップが前記第1のリジット基板部上で順次折畳まれるよ
    うに積層されることを特徴とする請求項2記載の半導体
    装置。
  7. 【請求項7】 前記第1のリジッド基板部の前記外部接
    続端子が形成される他方のリジッド基板には外部接続端
    子形成用の端子パッドおよび配線パターンが形成され、
    前記各半導体チップが実装される一方のリジッド基板、
    および前記第2のリジッド基板部の前記リジッド基板に
    は前記半導体チップ実装用の接続端子パッドおよび配線
    パターンが形成され、前記フレキシブル基板には所定の
    配線パターンが形成されて、 前記各リジッド基板部の各リジッド基板の前記端子パッ
    ドおよび接続端子パッドが前記フレキシブル基板の前記
    配線パターンを介して相互に電気的に接続されているこ
    とを特徴とする請求項1乃6記載の半導体装置。
  8. 【請求項8】 屈曲自在なフレキシブル基板と、このフ
    レキシブル基板の1つの第1の領域の両面を挟み込む2
    枚のリジッド基板を備える第1のリジッド基板部と、前
    記フレキシブル基板の少なくとも1つの第2の領域の、
    少なくとも一方の面上に配設されるリジッド基板を備え
    る第2のリジッド基板部とから構成されるリジッドフレ
    ックス基板を複数連結したシート状の集合基板を用い、 前記集合基板の前記各リジッドフレックス基板におけ
    る、前記第1のリジッド基板部の、前記第2のリジッド
    基板部における前記リジッド基板と同じ側の一方のリジ
    ッド基板上に、少なくとも1つの第1の半導体チップを
    実装するとともに、前記第2のリジッド基板部の前記リ
    ジッド基板に、少なくとも1つの第2の半導体チップを
    実装する半導体チップ実装工程と、前記集合基板の前記
    各リジッドフレックス基板における、前記第1のリジッ
    ド基板部の、他方のリジッド基板上に外部接続端子を形
    成する外部接続端子形成工程と、 前記半導体チップ実装工程および前記外部接続端子形成
    工程後、前記集合基板に連結された前記各リジッドフレ
    ックス基板を個片化する個片化工程と、 個片化された前記各リジッドフレックス基板を、該リジ
    ッドフレックス基板の前記第1のリジッド基板部と前記
    第2のリジッド基板部間の前記フレキシブル基板を可撓
    部として、該可撓部で屈曲させて前記各リジッド基板に
    実装される前記各半導体チップを積層させて樹脂封止す
    る封止工程と、 を具備することを特徴とする半導体装置の製造方法。
  9. 【請求項9】 屈曲自在なフレキシブル基板と、このフ
    レキシブル基板の1つの第1の領域の両面を挟み込む2
    枚のリジッド基板を備える第1のリジッド基板部と、前
    記フレキシブル基板の少なくとも1つの第2の領域の、
    少なくとも一方の面上に配設されるリジッド基板を備え
    る第2のリジッド基板部とから構成されるリジッドフレ
    ックス基板を複数連結したシート状の集合基板を用い、 前記集合基板の前記各リジッドフレックス基板におけ
    る、前記第1のリジッド基板部の、前記第2のリジッド
    基板部における前記リジッド基板と同じ側の一方のリジ
    ッド基板上に、少なくとも1つの第1の半導体チップを
    実装するとともに、前記第2のリジッド基板部の前記リ
    ジッド基板に、少なくとも1つの第2の半導体チップを
    実装する半導体チップ実装工程と、 前記集合基板の前記各リジッドフレックス基板におけ
    る、前記第1のリジッド基板部の、他方のリジッド基板
    上に外部接続端子を形成する外部接続端子形成工程と、 前記半導体チップ実装工程および前記外部接続端子形成
    工程後、前記集合基板上の前記各リジッドフレックス基
    板において、前記第1のリジッド基板部を集合基板に連
    結させたまま、前記第2のリジッド基板部の前記リジッ
    ド基板を当該集合基板から裁断して分離する分離工程
    と、 前記各リジッドフレックス基板の前記第1のリジッド基
    板部と前記第2のリジッド基板部間の前記フレキシブル
    基板を可撓部として、前記第2のリジッド基板部が前記
    集合基板から分離された状態の前記各リジッドフレック
    ス基板を、前記可撓部でそれぞれ屈曲させて前記各リジ
    ッド基板に実装される前記各半導体チップを積層し、そ
    の状態で上下に対向する半導体チップ同士を接着固定し
    てなるモジュールを一括して樹脂モールドした後、前記
    第1のリジッド基板部の前記各リジット基板を集合基板
    から裁断してモジュール単位に個片化するモジュール形
    成工程と、 を具備することを特徴とする半導体装置の製造方法。
  10. 【請求項10】 前記各リジッド基板にそれぞれ実装さ
    れる各半導体チップは、突起電極を介して接続されるウ
    ェハレベルCSP構造を有することを特徴とする請求項
    8又は請求項9のいずれかに記載の半導体装置の製造方
    法。
  11. 【請求項11】 前記モジュール形成工程では、上下に
    対向する半導体チップ同士が接着固定された複数のモジ
    ュールを個々に覆う金型を用い、これにより全モジュー
    ルを一括して樹脂モールドすることを特徴とする請求項
    9記載の半導体装置の製造方法。
JP2001279062A 2001-09-14 2001-09-14 半導体装置の製造方法 Expired - Lifetime JP3892259B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2001279062A JP3892259B2 (ja) 2001-09-14 2001-09-14 半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001279062A JP3892259B2 (ja) 2001-09-14 2001-09-14 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2003086761A true JP2003086761A (ja) 2003-03-20
JP3892259B2 JP3892259B2 (ja) 2007-03-14

Family

ID=19103321

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001279062A Expired - Lifetime JP3892259B2 (ja) 2001-09-14 2001-09-14 半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JP3892259B2 (ja)

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6955091B2 (en) 2003-05-19 2005-10-18 Seizo Fujimoto Pressure sensor apparatus
US7033860B2 (en) 2003-07-31 2006-04-25 Shinko Electric Industries Co., Ltd. Process for manufacturing semiconductor device
JP2007081408A (ja) * 2005-09-14 2007-03-29 Samsung Electro-Mechanics Co Ltd リジッド−フレキシブルパッケージオンパッケージ(pop)用印刷回路基板及びその製造方法
JP2007188921A (ja) * 2006-01-11 2007-07-26 Nec Corp 半導体装置、その実装構造およびその実装方法
US7442050B1 (en) 2005-08-29 2008-10-28 Netlist, Inc. Circuit card with flexible connection for memory module with heat spreader
JP2009277846A (ja) * 2008-05-14 2009-11-26 Fujikura Ltd プリント配線基板及びその製造方法
US7638362B2 (en) 2005-05-16 2009-12-29 Elpida Memory, Inc. Memory module with improved mechanical strength of chips
WO2010013366A1 (ja) * 2008-07-30 2010-02-04 イビデン株式会社 フレックスリジッド配線板及びその製造方法
US7760513B2 (en) 2004-09-03 2010-07-20 Entorian Technologies Lp Modified core for circuit module system and method
US7839645B2 (en) 2004-04-09 2010-11-23 Netlist, Inc. Module having at least two surfaces and at least one thermally conductive layer therebetween
US7839643B1 (en) 2006-02-17 2010-11-23 Netlist, Inc. Heat spreader for memory modules
US8018723B1 (en) 2008-04-30 2011-09-13 Netlist, Inc. Heat dissipation for electronic modules
CN104637927A (zh) * 2013-11-12 2015-05-20 中国科学院微电子研究所 一种基于柔性基板的三维封装结构及工艺方法
EP2333831B1 (en) * 2009-12-10 2016-03-02 ST-Ericsson SA Method for packaging an electronic device
KR20200030216A (ko) * 2018-09-12 2020-03-20 삼성전자주식회사 인쇄회로기판 체결 장치

Cited By (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6955091B2 (en) 2003-05-19 2005-10-18 Seizo Fujimoto Pressure sensor apparatus
US7033860B2 (en) 2003-07-31 2006-04-25 Shinko Electric Industries Co., Ltd. Process for manufacturing semiconductor device
US7839645B2 (en) 2004-04-09 2010-11-23 Netlist, Inc. Module having at least two surfaces and at least one thermally conductive layer therebetween
US8345427B2 (en) 2004-04-09 2013-01-01 Netlist, Inc. Module having at least two surfaces and at least one thermally conductive layer therebetween
US7760513B2 (en) 2004-09-03 2010-07-20 Entorian Technologies Lp Modified core for circuit module system and method
US7638362B2 (en) 2005-05-16 2009-12-29 Elpida Memory, Inc. Memory module with improved mechanical strength of chips
US7811097B1 (en) 2005-08-29 2010-10-12 Netlist, Inc. Circuit with flexible portion
US7442050B1 (en) 2005-08-29 2008-10-28 Netlist, Inc. Circuit card with flexible connection for memory module with heat spreader
US8864500B1 (en) 2005-08-29 2014-10-21 Netlist, Inc. Electronic module with flexible portion
US8033836B1 (en) 2005-08-29 2011-10-11 Netlist, Inc. Circuit with flexible portion
US7802358B2 (en) 2005-09-14 2010-09-28 Samsung Electro-Mechanics Co., Ltd. Rigid-flexible printed circuit board manufacturing method for package on package
JP2007081408A (ja) * 2005-09-14 2007-03-29 Samsung Electro-Mechanics Co Ltd リジッド−フレキシブルパッケージオンパッケージ(pop)用印刷回路基板及びその製造方法
JP2007188921A (ja) * 2006-01-11 2007-07-26 Nec Corp 半導体装置、その実装構造およびその実装方法
US7839643B1 (en) 2006-02-17 2010-11-23 Netlist, Inc. Heat spreader for memory modules
US8488325B1 (en) 2006-02-17 2013-07-16 Netlist, Inc. Memory module having thermal conduits
US8018723B1 (en) 2008-04-30 2011-09-13 Netlist, Inc. Heat dissipation for electronic modules
US8705239B1 (en) 2008-04-30 2014-04-22 Netlist, Inc. Heat dissipation for electronic modules
JP2009277846A (ja) * 2008-05-14 2009-11-26 Fujikura Ltd プリント配線基板及びその製造方法
JPWO2010013366A1 (ja) * 2008-07-30 2012-01-05 イビデン株式会社 フレックスリジッド配線板及びその製造方法
WO2010013366A1 (ja) * 2008-07-30 2010-02-04 イビデン株式会社 フレックスリジッド配線板及びその製造方法
US8609991B2 (en) 2008-07-30 2013-12-17 Ibiden Co., Ltd. Flex-rigid wiring board and method for manufacturing the same
US9084381B2 (en) 2008-07-30 2015-07-14 Ibiden Co., Ltd. Method for manufacturing flex-rigid wiring board
EP2333831B1 (en) * 2009-12-10 2016-03-02 ST-Ericsson SA Method for packaging an electronic device
CN104637927A (zh) * 2013-11-12 2015-05-20 中国科学院微电子研究所 一种基于柔性基板的三维封装结构及工艺方法
KR20200030216A (ko) * 2018-09-12 2020-03-20 삼성전자주식회사 인쇄회로기판 체결 장치
KR102464126B1 (ko) 2018-09-12 2022-11-07 삼성전자주식회사 인쇄회로기판 체결 장치

Also Published As

Publication number Publication date
JP3892259B2 (ja) 2007-03-14

Similar Documents

Publication Publication Date Title
US8076770B2 (en) Semiconductor device including a first land on the wiring substrate and a second land on the sealing portion
US6246114B1 (en) Semiconductor device and resin film
US8541261B2 (en) Method for manufacturing a package-on-package type semiconductor device
JP3420153B2 (ja) 半導体装置及びその製造方法
JP3526788B2 (ja) 半導体装置の製造方法
JP4969113B2 (ja) 回路装置の製造方法
US20020064905A1 (en) Wire bonding method and semiconductor package manufactured using the same
US20130127029A1 (en) Two level leadframe with upset ball bonding surface and device package
JP2011040602A (ja) 電子装置およびその製造方法
JP2012104790A (ja) 半導体装置
JP4704800B2 (ja) 積層型半導体装置及びその製造方法
JP3892259B2 (ja) 半導体装置の製造方法
US6677219B2 (en) Method of forming a ball grid array package
KR20100069589A (ko) 반도체 디바이스
JP4228457B2 (ja) 電子モジュール及び電子機器
JP4034468B2 (ja) 半導体装置の製造方法
JP3398556B2 (ja) 半導体装置の製造方法
KR100520443B1 (ko) 칩스케일패키지및그제조방법
JP2002270760A (ja) 電子部品、そのアセンブリ及びその製造方法
KR100639203B1 (ko) 플라스틱 패키지를 갖는 반도체 장치와 비지에이 패키지를갖는 반도체 장치를 적층하는 방법
JPH09172042A (ja) 半導体装置
KR19990006141A (ko) 적층형 볼 그리드 어레이 패키지 및 그의 제조방법
KR20030025481A (ko) 플립칩 반도체패키지 및 그의 제조방법
JP2002043375A (ja) 半導体装置の製造方法および半導体装置
KR19980058410A (ko) 반도체 패키지와 인쇄회로기판의 결합구조

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20040708

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20060824

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060828

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20061026

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20061116

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20061206

R150 Certificate of patent or registration of utility model

Ref document number: 3892259

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091215

Year of fee payment: 3

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313115

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091215

Year of fee payment: 3

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101215

Year of fee payment: 4

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111215

Year of fee payment: 5

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313115

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121215

Year of fee payment: 6

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121215

Year of fee payment: 6

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121215

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131215

Year of fee payment: 7

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313115

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313115

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

EXPY Cancellation because of completion of term