JP2003077901A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JP2003077901A
JP2003077901A JP2001271186A JP2001271186A JP2003077901A JP 2003077901 A JP2003077901 A JP 2003077901A JP 2001271186 A JP2001271186 A JP 2001271186A JP 2001271186 A JP2001271186 A JP 2001271186A JP 2003077901 A JP2003077901 A JP 2003077901A
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etching
dry etching
chamber
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Kazuya Horie
一也 堀江
Kazuhide Fukaya
和秀 深谷
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Abstract

(57)【要約】 【課題】 ドライエッチングで加工したパターンの不良
を引き起こすことなくドライエッチング後の基板に付着
した残留ガスを確実に除去する。 【解決手段】 少なくともエッチング室103と基板加
熱機構を備えたドライエッチング装置100を用いて基
板表面に堆積されている膜のドライエッチングを行う。
エッチング室103で前記基板をドライエッチングした
後、後処理室104に備えてある基板加熱機構によって
前記基板を加熱することにより、前記基板上に付着して
いる残留ガスを除去する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体装置の製造
技術に関し、特に、半導体装置の製造工程中に行われる
ドライエッチング工程を有するプロセスに適用して有効
な技術に関する。
【0002】
【従来の技術】従来のゲート加工プロセスは、例えば次
の通りである。まず、半導体基板を熱酸化してその表面
にゲート酸化膜を形成する。一般に、熱酸化膜の形成は
乾燥酸素雰囲気中で行われるが、ゲート酸化膜を形成す
る場合には膜中の欠陥密度が低減できるという理由から
ウェット酸化法が用いられる。次に、ウェット酸化法で
形成したゲート酸化膜上にゲート電極材料を堆積した
後、フォトレジストをマスクにしたドライエッチングで
このゲート電極材料をパターニングする。その後、フォ
トレジストをアッシング(灰化)処理で除去し、さらに
フッ酸などのエッチング液を使って、基板表面に残った
ドライエッチング残渣やアッシング残渣をウェットエッ
チングにて除去する。
【0003】前記のウェットエッチングを行うと、ゲー
ト電極の下部以外の領域のゲート酸化膜が削られると同
時に、ゲート電極の側壁端部のゲート酸化膜も等方的に
エッチングされてアンダーカットが生じるため、そのま
まではゲート電極の耐圧が低下するなどの不具合が生じ
る。そこで、アンダーカットされたゲート電極側壁端部
のプロファイルを改善するために、基板を再度熱酸化し
てその表面にゲート酸化膜を形成する、いわゆるライト
酸化処理を行う。
【0004】前記したゲート加工プロセスについては、
例えば特開平10−335652号公報などに記載され
ている。
【0005】
【発明が解決しようとする課題】ところが、前記従来の
ゲート加工プロセスにおいて、以下の課題があることを
本発明者らは見出した。
【0006】すなわち、基板をドライエッチングする際
に用いたエッチングガスから発生したガスが残留ガスと
して基板表面に付着し、その基板をそのまま大気に取り
出すことによって基板上の残留ガスと大気とが化学反応
を起こし反応生成物が生じる問題や、反応生成物が基板
を腐食させる問題である。
【0007】一般的なゲート加工プロセスには、ドライ
エッチング装置内で基板のエッチングやアッシングを行
う工程がある。エッチングや、アッシングを行った後に
基板をドライエッチング装置から大気に取り出し、ウェ
ットエッチングによる洗浄を行い、基板上に残っている
残渣を除去する。この時、ドライエッチングを行った後
の基板表面には残留ガスが残っている。その残留ガスを
残したまま基板を前記ドライエッチング装置から取り出
して大気にさらすと、基板表面上に残っている残留ガス
と大気とが化学反応を起こし、基板表面上に反応生成物
が形成される。この反応生成物はウェットエッチングに
よって除去されにくいので、その後行われるウェットエ
ッチングを長時間行わなければならない。ウェットエッ
チングを長時間行うことにより、ゲート電極の下部以外
の領域のゲート酸化膜が削られると同時に、ゲート電極
の側壁端部のゲート酸化膜だけでなく、ゲート電極自体
も等方的にエッチングされてしまい、パターニング不良
が生じる。また、基板上に反応生成物が残っていると、
基板を腐食してしまうという問題が発生することが本発
明者らの検討によって明らかとなった。
【0008】本発明の目的は、ドライエッチングで加工
したパターンの不良を引き起こすことなく、ドライエッ
チング後の基板に付着した残留ガスを確実に除去する技
術を提供することにある。
【0009】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【0010】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要について説明すれば、
次のとおりである。
【0011】本発明の半導体装置の製造方法は、少なく
ともエッチング室と基板加熱機構を備えたドライエッチ
ング装置を用いて基板表面の膜をドライエッチングする
工程を伴い、前記エッチング室で前記基板をドライエッ
チングした後、前記基板加熱機構によって前記基板を加
熱することにより、前記基板の表面の残留ガスを除去す
るものである。
【0012】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。
【0013】(実施の形態1)本発明の一実施の形態で
ある半導体装置ゲート加工プロセスを図1〜図13を用
いて説明する。
【0014】本実施の形態においては、本発明を、例え
ばCMOS(Complementaly metal-oxide semiconducto
r)半導体装置の製造方法に適用した場合について説明
する。
【0015】図1〜図5、図8〜図12は、半導体装置
の製造工程中における半導体基板の要部断面図である。
【0016】まず、図1に示すように比抵抗が10Ωc
m程度の単結晶シリコンからなる半導体基板1を熱処理
してその主面に膜厚10nm程度の薄い酸化シリコン膜
2(パッド酸化膜)を形成し、次いでこの酸化シリコン
膜2上に膜厚100nm程度の窒化シリコン膜3をCV
D(Chemical Vapor Deposition)法で堆積した後、フ
ォトレジスト膜をマスクにしたエッチングで素子分離領
域の窒化シリコン膜3を除去する。酸化シリコン膜2
は、後の工程で素子分離溝の内部に埋め込まれる酸化シ
リコン膜をシンタリング(焼き締め)するときなどに基
板に加わるストレスを緩和する目的で形成される。窒化
シリコン膜3は酸化されにくい性質を持つので、その下
部(活性領域)の基板表面の酸化を防止するマスクとし
て利用される。
【0017】次に、図2に示すように、窒化シリコン膜
3をマスクにして酸化シリコン膜2と半導体基板1とを
ドライエッチングすることにより、素子分離領域の半導
体基板1に深さ300〜400nm程度の溝4aを形成
する。
【0018】次に、図3に示すように、前記エッチング
で溝4aの内壁に生じたダメージ層を除去するために、
半導体基板1を熱処理して溝4aの内壁に膜厚10nm
程度の酸化シリコン膜5を形成した後、半導体基板1上
にCVD法で酸化シリコン膜6を堆積し、次いで酸化シ
リコン膜6の膜質を改善するために、半導体基板1を熱
処理して酸化シリコン膜6をデンシファイ(焼き締め)
する。その後、窒化シリコン膜3をストッパに用いた化
学的機械研磨(Chemical Mechanical Polishing; CM
P)法で酸化シリコン膜6を研磨して溝4aの内部に残
すことにより、素子分離溝4を形成する。
【0019】次に、熱リン酸を用いたウェットエッチン
グで半導体基板1上に残った窒化シリコン膜3を除去し
た後、図4に示すように、半導体基板1上の一部の領域
にB(ホウ素)をイオン打ち込みしてp型ウェル7を形
成し、他の領域にP(リン)をイオン打ち込みしてn型
ウェル8を形成し、p型ウェル7およびn型ウェル8の
各表面の酸化シリコン膜2をHF(フッ酸)系の洗浄液
を使って除去した後、半導体基板1をウェット酸化して
p型ウェル7およびn型ウェル8の各表面に膜厚5nm
程度の清浄なゲート酸化膜9を形成する。
【0020】次に、図5に示すように、ゲート酸化膜9
の上に、例えば低抵抗多結晶シリコン膜10、窒化タン
グステン(WN)膜11、タングステン(W)膜12お
よび窒化シリコン膜13を下層から順に堆積した後、そ
の上に、ゲート電極形成領域を覆い、それ以外の部分が
露出されるようなフォトレジストパターン14を形成す
る。低抵抗多結晶シリコン膜はCVD法により、窒化タ
ングステン膜およびタングステン膜はスパッタリング法
により形成できる。続いて、ドライエッチング装置を用
いて前記多層膜をドライエッチングする。
【0021】本実施の形態では、図6に示すようなドラ
イエッチング装置100を用いてドライエッチングを行
う。また、本実施形態では、繰り返しドライエッチング
を行う工程を有する。
【0022】ドライエッチング装置100には、基板1
が挿入されるロードロック室101、基板1をロードロ
ック室101から受け入れるバッファ室102、バッフ
ァ室102から供給された基板1にエッチング処理を施
すエッチング室103、エッチング処理を終了した基板
1に後処理を施す後処理室104、後処理を終了した基
板1を排出するアンロードロック室105が備えてあ
る。本実施の形態においては、後処理室104に基板加
熱機構(後述するヒータ109)が設けてある。
【0023】後処理室104の構成を図7に示す。後処
理室104には、マイクロ波発振源106で発振された
マイクロ波を後処理室104に導入するマイクロ波導入
管107と、後処理室104に酸素を導入する酸素導入
管108とが接続されている。また、後処理室104の
内部には、ヒータ(基板加熱機構)109を内部に設け
た基板ステージ110が備えてあり、このヒータ109
により基板ステージ110上の基板1を加熱するよう構
成されている。
【0024】多層膜を堆積した基板1を、ドライエッチ
ング装置100のロードロック室101に挿入し、ロー
ドロック室101から前記バッファ室102に移動し、
バッファ室102からエッチング室103に搬入し、エ
ッチング室103にてドライエッチングを行う。
【0025】図8に示すようなフォトレジストパターン
14をエッチングマスクとして、そこから露出する窒化
シリコン膜13、タングステン膜12、窒化タングステ
ン膜11および低抵抗多結晶シリコン膜10を除去する
ことにより、窒化シリコン膜13などからなるキャップ
絶縁膜と、低抵抗多結晶シリコン膜10、窒化タングス
テン膜11およびタングステン膜12からなる、いわゆ
るポリメタルゲート構造のゲート電極12aを形成す
る。
【0026】例えば、本実施形態のような窒化シリコ
ン、タングステン、窒化タングステンおよび多結晶シリ
コンなどの異なる材料が堆積されている基板を連続して
ドライエッチングする際には、エッチングガスを入れ替
えてドライエッチングを行い、ゲート電極材料をパター
ニングする。本実施形態で、窒化シリコン膜をエッチン
グするガスにはCHF3+O2を用い、タングステン膜、
窒化タングステン膜および多結晶シリコン膜をエッチン
グするガスにはCl2+O2を用いてドライエッチングす
る。ドライエッチング終了後、基板1をバッファ室10
2に移動し、バッファ室102から後処理室104に移
動して、後処理室104にてフォトレジスト14をアッ
シング(灰化)し除去する。この時、図8に示すように
ドライエッチングの際にCl2の分解によって生成した
残留ガス15や、アッシングの際に生成した有機物等1
6が残渣として基板1上に残る。残留ガス15が基板1
上に残っていると、基板1を大気に取り出した際に大気
と残留ガス15が化学反応を起こし、基板1上に反応生
成物が生じる。そこで本実施形態では、アッシング処理
をする際に、後処理室104に設けてあるヒータ109
によって基板1を加熱しながら同時にアッシングを行
い、残留ガス15を基板1表面上から除去する。
【0027】本実施形態の後処理室104内部にあるマ
イクロ波発信源106より発振され、後処理室104に
導入されるマイクロ波によって、酸素導入管108から
後処理室104に導入される酸素が分解されプラズマ雰
囲気をつくり、ステージ110上にある基板1をアッシ
ングする。その際に、同時にステージ110上にある基
板1をヒータ109によって加熱し、高温アッシングを
行う。基板1の加熱温度は例えば150℃〜200℃で
ある。前記高温アッシングを行うことにより、残留ガス
15が除去され基板1を大気に取り出した際に反応生成
物ができない。
【0028】その後フッ酸などのエッチング液を用いて
ウェットエッチングを行い、基板1表面に残ったドライ
エッチング残渣やアッシング残渣を除去する。この時、
基板1上の残留ガスを除去してあるため、反応生成物が
生じない。よって、ウェットエッチングを短時間で行う
ことができるため、過度なエッチングによるパターニン
グ不良などが起こらない。
【0029】一般的には、上記のウェットエッチングを
行うと、ゲート電極の下部以外の領域のゲート酸化膜が
削られると同時に、ゲート電極の側壁端部のゲート酸化
膜も等方的にエッチングされてアンダーカットが生じ
る。そこで、アンダーカットされたゲート電極側壁端部
のプロファイルを改善するために、基板をもう一度熱酸
化してその表面に酸化膜を形成する、いわゆるライト酸
化処理を行う。
【0030】次に、図9に示すようにp型ウェル7にn
型不純物、例えばAs(ヒ素)をイオン打ち込みしてソ
ース、ドレイン17を形成することによりp型ウェル側
にnMOS素子を形成し、n型ウエル5にp型不純物、
例えばB(ホウ素)をイオン打ち込みしてソース、ドレ
イン18を形成することによりn型ウェル側にpMOS
素子を形成する。
【0031】次に、図10に示すように、nMOS素
子、pMOS素子を形成した基板上にCVD法により酸
化シリコン膜19を堆積する。酸化シリコン膜19上
に、コンタクトホールを形成する以外の部分にフォトレ
ジストパターンを形成し、エッチングを行いコンタクト
ホール20aを形成する。
【0032】次に、図11に示すように、例えばアルミ
膜をスッパッタリング法により基板上に堆積し前記アル
ミ膜をドライエッチングして、アルミ配線20を形成す
る。
【0033】(実施の形態2)本実施形態のドライエッ
チング装置は、前記実施形態1と同様に、図6に示すよ
うな装置を用いる。ただし、本実施形態のドライエッチ
ング装置100には、アンロードロック室105内に基
板加熱機構(後述するヒータ114)が設けてある。
【0034】アンロードロック室105の構成を図13
に示す。アンロードロック室105には、パージガスを
アンロードロック室105に導入するパージガス導入管
111と、パージを行った後にアンロードロック室10
5内の排気を行うための排気管112とが、接続されて
いる。排気管112がアンロードロック室105に接続
されている側と相対する側には、真空ポンプ113が接
続されておりパージを行った後にアンロードロック室1
05内の排気を行う。また、アンロードロック室105
の内部には、基板カセット115が備えてあり、基板カ
セット115の周辺部におけるアンロードロック室10
5の内壁部にはヒータ(基板加熱機構)114が備えて
ある。このヒータ114により、基板カセット115に
セットされている基板1を加熱する。また、基板1を加
熱する際に、パージガス導入管111からアンロードロ
ック室105へパージガスを導入しパージを行った後、
真空ポンプ113によりアンロードロック室105内部
の排気を行い残留ガス15の除去効率を向上させる。
【0035】前記実施形態1では、基板1に多層膜を堆
積した後、アッシングの際に同時に基板1を加熱して高
温アッシングしたが、本実施形態では、多層膜を堆積し
た基板1をドライエッチング装置100から大気に取り
出す直前に、アンロードロック室105内に設けてある
ヒータ114によって基板1を加熱し、残留ガスを除去
する。
【0036】多層膜を堆積した基板1を、ドライエッチ
ング装置100のロードロック室101に挿入し、ロー
ドロック室101からバッファ室102に移動し、そし
てバッファ室102からエッチング室103に搬入し、
エッチング室103にてドライエッチングを行う。ドラ
イエッチング終了後、後処理室104にてアッシングを
行う。後処理室104にてアッシングを行った後、基板
1を後処理室104からアンロードロック室105に移
動し、アンロードロック室105内に設けてあるヒータ
114で基板カセット115にセットされている基板1
を加熱し残留ガスを除去する。
【0037】次に、パージガス導入管111よりパージ
ガスをアンロードロック室105へ導入しパージを行っ
た後、真空ポンプ113によりアンロードロック室10
5内の排気を行い再度パージガスを導入することによ
り、基板1上の残留ガス15の除去効率を向上させると
ともに残留ガス15の再付着を防止する。パージを行っ
た後、アンロードロック室105を大気圧に戻し、基板
1の温度を室温まで冷やして、アンロードロック室10
5から基板1を大気に取り出し、ウェットエッチングに
よる洗浄を行う。この際、本実施形態ではアンロードロ
ック室105に設けてあるヒータ114により基板1を
加熱し、さらにパージを行っているので基板1上に残留
ガスが残っていない。そのため、基板1を大気に取り出
しても大気と基板1上の残留ガスが化学反応を起こすこ
とはなく反応性生物を生成しないので、ウェットエッチ
ングによる基板洗浄を短時間で行うことができるため過
度なエッチングを防ぐことができる。
【0038】以上、本発明者によってなされた発明をそ
の実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることは言うまでもな
い。
【0039】前記実施の形態では、CMOS回路を構成
するMISFETのドライエッチングの際の残留ガスの
除去方法について説明したが、本発明はこれに限定され
るものではなく、ドライエッチングを連続して行う工程
を有する半導体装置の製造方法に適用して好適なもので
ある。
【0040】また、前記実施の形態では、後処理室10
4および、アンロードロック室105に基板加熱機構を
設けたドライエッチング装置100を用いた残留ガス除
去方法について説明したが、本発明はこれに限定される
ものではなく、アッシング工程の後にドライエッチング
装置内から基板を取り出すことなく前記基板を加熱して
残留ガスを除去する工程を有する半導体装置の製造方法
に適用して好適なものである。
【0041】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【0042】ドライエッチングで加工したパターンの不
良を引き起こすことなくドライエッチング後の基板に付
着した残留ガスを確実に除去することができる。これに
より、基板上の残留ガス吸着によるパターニング不良を
なくし、残留ガスにより生じる反応生成物が引き起こす
腐食による歩留まりを向上させることができる。
【図面の簡単な説明】
【図1】本発明の一実施の形態である半導体装置の製造
方法を示す半導体基板の要部断面図である。
【図2】本発明の一実施の形態である半導体装置の製造
方法を示す半導体基板の要部断面図である。
【図3】本発明の一実施の形態である半導体装置の製造
方法を示す半導体基板の要部断面図である。
【図4】本発明の一実施の形態である半導体装置の製造
方法を示す半導体基板の要部断面図である。
【図5】本発明の一実施の形態である半導体装置の製造
方法を示す半導体基板の要部断面図である。
【図6】本発明の一実施の形態である半導体装置であ
り、後処理室に基板加熱機構を備えてある、ドライエッ
チング装置の概略図である。
【図7】基板加熱機構を備えた後処理室内部の概略図で
ある。
【図8】本発明の一実施の形態である半導体装置の製造
方法を示す半導体基板の要部断面図である。
【図9】本発明の一実施の形態である半導体装置の製造
方法を示す半導体基板の要部断面図である。
【図10】本発明の一実施の形態である半導体装置の製
造方法を示す半導体基板の要部断面図である。
【図11】本発明の一実施の形態である半導体装置の製
造方法を示す半導体基板の要部断面図である。
【図12】本発明の一実施の形態である半導体装置の製
造方法を示す半導体基板の要部断面図である。
【図13】基板加熱機構を備えたアンロードロック室内
部の概略図である。
【符号の説明】
1 半導体基板 2 酸化シリコン膜 3 窒化シリコン膜 4 素子分離溝 4a 溝 5 酸化シリコン膜 6 酸化シリコン膜 7 p型ウェル 8 n型ウェル 9 ゲート酸化膜 10 多結晶シリコン膜 11 窒化タングステン(WN)膜 12 タングステン(W)膜 12a ポリメタルゲート電極 13 窒化シリコン(SiN)膜 14 フォトレジスト 15 塩化窒素ガス(Cl2) 16 有機物 17 nMOS素子 18 pMOS素子 19 酸化シリコン膜 20 アルミ膜 20a コンタクトホール 100 ドライエッチング装置 101 ロードロック室 102 バッファ室 103 エッチング室 104 後処理室 105 アンロードロック室 106 マイクロ波発信源 107 マイクロ波導入管 108 酸素導入管 109 ヒータ 110 基板ステージ 111 パージガス導入管 112 排気管 113 真空ポンプ 114 ヒータ 115 基板カセット
───────────────────────────────────────────────────── フロントページの続き Fターム(参考) 4K057 DA11 DB06 DD03 DE06 DG06 DG14 5F004 AA14 BB18 BB19 BB26 CA04 DA04 DA16 DA26 DB02 DB07 DB09 DB10 DB12 DB16 FA01

Claims (5)

    【特許請求の範囲】
  1. 【請求項1】 ドライエッチング装置を用いる半導体装
    置の製造方法であって、少なくとも前記ドライエッチン
    グ装置内には、エッチング室と、基板加熱機構とが備え
    てあり、エッチング終了後に前記基板加熱機構によって
    基板を加熱することにより、前記基板の表面の残留ガス
    を除去することを特徴とする半導体装置の製造方法。
  2. 【請求項2】 請求項1記載の半導体装置の製造方法で
    あって、前記基板の主面には異なる材料からなる複数の
    膜が積層されており、前記基板を大気にさらすことなく
    前記複数の膜を、前記エッチング室で連続してドライエ
    ッチングすることを特徴とする半導体装置の製造方法。
  3. 【請求項3】 請求項1記載の半導体装置の製造方法で
    あって、前記ドライエッチング装置内には、前記基板加
    熱機構を備えた後処理室が設けてあり、エッチング終了
    後、前記後処理室の前記基板加熱機構によって前記基板
    を加熱することを特徴とする半導体装置の製造方法。
  4. 【請求項4】 請求項1記載の半導体装置の製造方法で
    あって、前記ドライエッチング装置内には、ロードロッ
    ク室と、前記基板加熱機構を備えたアンロードロック室
    とが設けてあり、エッチング終了後、前記アンロードロ
    ック室の前記基板加熱機構によって前記基板を加熱する
    ことを特徴とする半導体装置の製造方法。
  5. 【請求項5】 請求項4記載の半導体装置の製造方法で
    あって、前記アンロードロック室に排気機構を設けて、
    前記基板を加熱する際に排気を行うことを特徴とする半
    導体装置の製造方法。
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