JP2003077901A

JP2003077901A - 半導体装置の製造方法

Info

Publication number: JP2003077901A
Application number: JP2001271186A
Authority: JP
Inventors: Kazuya Horie; 一也堀江; Kazuhide Fukaya; 和秀深谷
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2001-09-07
Filing date: 2001-09-07
Publication date: 2003-03-14

Abstract

(57)【要約】【課題】ドライエッチングで加工したパターンの不良
を引き起こすことなくドライエッチング後の基板に付着
した残留ガスを確実に除去する。【解決手段】少なくともエッチング室１０３と基板加
熱機構を備えたドライエッチング装置１００を用いて基
板表面に堆積されている膜のドライエッチングを行う。
エッチング室１０３で前記基板をドライエッチングした
後、後処理室１０４に備えてある基板加熱機構によって
前記基板を加熱することにより、前記基板上に付着して
いる残留ガスを除去する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置の製造
技術に関し、特に、半導体装置の製造工程中に行われる
ドライエッチング工程を有するプロセスに適用して有効
な技術に関する。

【０００２】

【従来の技術】従来のゲート加工プロセスは、例えば次
の通りである。まず、半導体基板を熱酸化してその表面
にゲート酸化膜を形成する。一般に、熱酸化膜の形成は
乾燥酸素雰囲気中で行われるが、ゲート酸化膜を形成す
る場合には膜中の欠陥密度が低減できるという理由から
ウェット酸化法が用いられる。次に、ウェット酸化法で
形成したゲート酸化膜上にゲート電極材料を堆積した
後、フォトレジストをマスクにしたドライエッチングで
このゲート電極材料をパターニングする。その後、フォ
トレジストをアッシング（灰化）処理で除去し、さらに
フッ酸などのエッチング液を使って、基板表面に残った
ドライエッチング残渣やアッシング残渣をウェットエッ
チングにて除去する。

【０００３】前記のウェットエッチングを行うと、ゲー
ト電極の下部以外の領域のゲート酸化膜が削られると同
時に、ゲート電極の側壁端部のゲート酸化膜も等方的に
エッチングされてアンダーカットが生じるため、そのま
まではゲート電極の耐圧が低下するなどの不具合が生じ
る。そこで、アンダーカットされたゲート電極側壁端部
のプロファイルを改善するために、基板を再度熱酸化し
てその表面にゲート酸化膜を形成する、いわゆるライト
酸化処理を行う。

【０００４】前記したゲート加工プロセスについては、
例えば特開平１０−３３５６５２号公報などに記載され
ている。

【０００５】

【発明が解決しようとする課題】ところが、前記従来の
ゲート加工プロセスにおいて、以下の課題があることを
本発明者らは見出した。

【０００６】すなわち、基板をドライエッチングする際
に用いたエッチングガスから発生したガスが残留ガスと
して基板表面に付着し、その基板をそのまま大気に取り
出すことによって基板上の残留ガスと大気とが化学反応
を起こし反応生成物が生じる問題や、反応生成物が基板
を腐食させる問題である。

【０００７】一般的なゲート加工プロセスには、ドライ
エッチング装置内で基板のエッチングやアッシングを行
う工程がある。エッチングや、アッシングを行った後に
基板をドライエッチング装置から大気に取り出し、ウェ
ットエッチングによる洗浄を行い、基板上に残っている
残渣を除去する。この時、ドライエッチングを行った後
の基板表面には残留ガスが残っている。その残留ガスを
残したまま基板を前記ドライエッチング装置から取り出
して大気にさらすと、基板表面上に残っている残留ガス
と大気とが化学反応を起こし、基板表面上に反応生成物
が形成される。この反応生成物はウェットエッチングに
よって除去されにくいので、その後行われるウェットエ
ッチングを長時間行わなければならない。ウェットエッ
チングを長時間行うことにより、ゲート電極の下部以外
の領域のゲート酸化膜が削られると同時に、ゲート電極
の側壁端部のゲート酸化膜だけでなく、ゲート電極自体
も等方的にエッチングされてしまい、パターニング不良
が生じる。また、基板上に反応生成物が残っていると、
基板を腐食してしまうという問題が発生することが本発
明者らの検討によって明らかとなった。

【０００８】本発明の目的は、ドライエッチングで加工
したパターンの不良を引き起こすことなく、ドライエッ
チング後の基板に付着した残留ガスを確実に除去する技
術を提供することにある。

【０００９】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１０】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要について説明すれば、
次のとおりである。

【００１１】本発明の半導体装置の製造方法は、少なく
ともエッチング室と基板加熱機構を備えたドライエッチ
ング装置を用いて基板表面の膜をドライエッチングする
工程を伴い、前記エッチング室で前記基板をドライエッ
チングした後、前記基板加熱機構によって前記基板を加
熱することにより、前記基板の表面の残留ガスを除去す
るものである。

【００１２】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。

【００１３】（実施の形態１）本発明の一実施の形態で
ある半導体装置ゲート加工プロセスを図１〜図１３を用
いて説明する。

【００１４】本実施の形態においては、本発明を、例え
ばＣＭＯＳ（Complementaly metal-oxide semiconducto
r）半導体装置の製造方法に適用した場合について説明
する。

【００１５】図１〜図５、図８〜図１２は、半導体装置
の製造工程中における半導体基板の要部断面図である。

【００１６】まず、図１に示すように比抵抗が１０Ωｃ
ｍ程度の単結晶シリコンからなる半導体基板１を熱処理
してその主面に膜厚１０ｎｍ程度の薄い酸化シリコン膜
２（パッド酸化膜）を形成し、次いでこの酸化シリコン
膜２上に膜厚１００ｎｍ程度の窒化シリコン膜３をＣＶ
Ｄ（Chemical Vapor Deposition）法で堆積した後、フ
ォトレジスト膜をマスクにしたエッチングで素子分離領
域の窒化シリコン膜３を除去する。酸化シリコン膜２
は、後の工程で素子分離溝の内部に埋め込まれる酸化シ
リコン膜をシンタリング（焼き締め）するときなどに基
板に加わるストレスを緩和する目的で形成される。窒化
シリコン膜３は酸化されにくい性質を持つので、その下
部（活性領域）の基板表面の酸化を防止するマスクとし
て利用される。

【００１７】次に、図２に示すように、窒化シリコン膜
３をマスクにして酸化シリコン膜２と半導体基板１とを
ドライエッチングすることにより、素子分離領域の半導
体基板１に深さ３００〜４００ｎｍ程度の溝４ａを形成
する。

【００１８】次に、図３に示すように、前記エッチング
で溝４ａの内壁に生じたダメージ層を除去するために、
半導体基板１を熱処理して溝４ａの内壁に膜厚１０ｎｍ
程度の酸化シリコン膜５を形成した後、半導体基板１上
にＣＶＤ法で酸化シリコン膜６を堆積し、次いで酸化シ
リコン膜６の膜質を改善するために、半導体基板１を熱
処理して酸化シリコン膜６をデンシファイ（焼き締め）
する。その後、窒化シリコン膜３をストッパに用いた化
学的機械研磨（Chemical Mechanical Polishing; ＣＭ
Ｐ）法で酸化シリコン膜６を研磨して溝４ａの内部に残
すことにより、素子分離溝４を形成する。

【００１９】次に、熱リン酸を用いたウェットエッチン
グで半導体基板１上に残った窒化シリコン膜３を除去し
た後、図４に示すように、半導体基板１上の一部の領域
にＢ（ホウ素）をイオン打ち込みしてｐ型ウェル７を形
成し、他の領域にＰ（リン）をイオン打ち込みしてｎ型
ウェル８を形成し、ｐ型ウェル７およびｎ型ウェル８の
各表面の酸化シリコン膜２をＨＦ（フッ酸）系の洗浄液
を使って除去した後、半導体基板１をウェット酸化して
ｐ型ウェル７およびｎ型ウェル８の各表面に膜厚５ｎｍ
程度の清浄なゲート酸化膜９を形成する。

【００２０】次に、図５に示すように、ゲート酸化膜９
の上に、例えば低抵抗多結晶シリコン膜１０、窒化タン
グステン（ＷＮ）膜１１、タングステン（Ｗ）膜１２お
よび窒化シリコン膜１３を下層から順に堆積した後、そ
の上に、ゲート電極形成領域を覆い、それ以外の部分が
露出されるようなフォトレジストパターン１４を形成す
る。低抵抗多結晶シリコン膜はＣＶＤ法により、窒化タ
ングステン膜およびタングステン膜はスパッタリング法
により形成できる。続いて、ドライエッチング装置を用
いて前記多層膜をドライエッチングする。

【００２１】本実施の形態では、図６に示すようなドラ
イエッチング装置１００を用いてドライエッチングを行
う。また、本実施形態では、繰り返しドライエッチング
を行う工程を有する。

【００２２】ドライエッチング装置１００には、基板１
が挿入されるロードロック室１０１、基板１をロードロ
ック室１０１から受け入れるバッファ室１０２、バッフ
ァ室１０２から供給された基板１にエッチング処理を施
すエッチング室１０３、エッチング処理を終了した基板
１に後処理を施す後処理室１０４、後処理を終了した基
板１を排出するアンロードロック室１０５が備えてあ
る。本実施の形態においては、後処理室１０４に基板加
熱機構（後述するヒータ１０９）が設けてある。

【００２３】後処理室１０４の構成を図７に示す。後処
理室１０４には、マイクロ波発振源１０６で発振された
マイクロ波を後処理室１０４に導入するマイクロ波導入
管１０７と、後処理室１０４に酸素を導入する酸素導入
管１０８とが接続されている。また、後処理室１０４の
内部には、ヒータ（基板加熱機構）１０９を内部に設け
た基板ステージ１１０が備えてあり、このヒータ１０９
により基板ステージ１１０上の基板１を加熱するよう構
成されている。

【００２４】多層膜を堆積した基板１を、ドライエッチ
ング装置１００のロードロック室１０１に挿入し、ロー
ドロック室１０１から前記バッファ室１０２に移動し、
バッファ室１０２からエッチング室１０３に搬入し、エ
ッチング室１０３にてドライエッチングを行う。

【００２５】図８に示すようなフォトレジストパターン
１４をエッチングマスクとして、そこから露出する窒化
シリコン膜１３、タングステン膜１２、窒化タングステ
ン膜１１および低抵抗多結晶シリコン膜１０を除去する
ことにより、窒化シリコン膜１３などからなるキャップ
絶縁膜と、低抵抗多結晶シリコン膜１０、窒化タングス
テン膜１１およびタングステン膜１２からなる、いわゆ
るポリメタルゲート構造のゲート電極１２ａを形成す
る。

【００２６】例えば、本実施形態のような窒化シリコ
ン、タングステン、窒化タングステンおよび多結晶シリ
コンなどの異なる材料が堆積されている基板を連続して
ドライエッチングする際には、エッチングガスを入れ替
えてドライエッチングを行い、ゲート電極材料をパター
ニングする。本実施形態で、窒化シリコン膜をエッチン
グするガスにはＣＨＦ₃+Ｏ₂を用い、タングステン膜、
窒化タングステン膜および多結晶シリコン膜をエッチン
グするガスにはＣｌ₂+Ｏ₂を用いてドライエッチングす
る。ドライエッチング終了後、基板１をバッファ室１０
２に移動し、バッファ室１０２から後処理室１０４に移
動して、後処理室１０４にてフォトレジスト１４をアッ
シング（灰化）し除去する。この時、図８に示すように
ドライエッチングの際にＣｌ２の分解によって生成した
残留ガス１５や、アッシングの際に生成した有機物等１
６が残渣として基板１上に残る。残留ガス１５が基板１
上に残っていると、基板１を大気に取り出した際に大気
と残留ガス１５が化学反応を起こし、基板１上に反応生
成物が生じる。そこで本実施形態では、アッシング処理
をする際に、後処理室１０４に設けてあるヒータ１０９
によって基板１を加熱しながら同時にアッシングを行
い、残留ガス１５を基板１表面上から除去する。

【００２７】本実施形態の後処理室１０４内部にあるマ
イクロ波発信源１０６より発振され、後処理室１０４に
導入されるマイクロ波によって、酸素導入管１０８から
後処理室１０４に導入される酸素が分解されプラズマ雰
囲気をつくり、ステージ１１０上にある基板１をアッシ
ングする。その際に、同時にステージ１１０上にある基
板１をヒータ１０９によって加熱し、高温アッシングを
行う。基板１の加熱温度は例えば１５０℃〜２００℃で
ある。前記高温アッシングを行うことにより、残留ガス
１５が除去され基板１を大気に取り出した際に反応生成
物ができない。

【００２８】その後フッ酸などのエッチング液を用いて
ウェットエッチングを行い、基板１表面に残ったドライ
エッチング残渣やアッシング残渣を除去する。この時、
基板１上の残留ガスを除去してあるため、反応生成物が
生じない。よって、ウェットエッチングを短時間で行う
ことができるため、過度なエッチングによるパターニン
グ不良などが起こらない。

【００２９】一般的には、上記のウェットエッチングを
行うと、ゲート電極の下部以外の領域のゲート酸化膜が
削られると同時に、ゲート電極の側壁端部のゲート酸化
膜も等方的にエッチングされてアンダーカットが生じ
る。そこで、アンダーカットされたゲート電極側壁端部
のプロファイルを改善するために、基板をもう一度熱酸
化してその表面に酸化膜を形成する、いわゆるライト酸
化処理を行う。

【００３０】次に、図９に示すようにｐ型ウェル７にｎ
型不純物、例えばＡｓ（ヒ素）をイオン打ち込みしてソ
ース、ドレイン１７を形成することによりｐ型ウェル側
にｎＭＯＳ素子を形成し、ｎ型ウエル５にｐ型不純物、
例えばＢ（ホウ素）をイオン打ち込みしてソース、ドレ
イン１８を形成することによりｎ型ウェル側にｐＭＯＳ
素子を形成する。

【００３１】次に、図１０に示すように、ｎＭＯＳ素
子、ｐＭＯＳ素子を形成した基板上にＣＶＤ法により酸
化シリコン膜１９を堆積する。酸化シリコン膜１９上
に、コンタクトホールを形成する以外の部分にフォトレ
ジストパターンを形成し、エッチングを行いコンタクト
ホール２０ａを形成する。

【００３２】次に、図１１に示すように、例えばアルミ
膜をスッパッタリング法により基板上に堆積し前記アル
ミ膜をドライエッチングして、アルミ配線２０を形成す
る。

【００３３】（実施の形態２）本実施形態のドライエッ
チング装置は、前記実施形態１と同様に、図６に示すよ
うな装置を用いる。ただし、本実施形態のドライエッチ
ング装置１００には、アンロードロック室１０５内に基
板加熱機構（後述するヒータ１１４）が設けてある。

【００３４】アンロードロック室１０５の構成を図１３
に示す。アンロードロック室１０５には、パージガスを
アンロードロック室１０５に導入するパージガス導入管
１１１と、パージを行った後にアンロードロック室１０
５内の排気を行うための排気管１１２とが、接続されて
いる。排気管１１２がアンロードロック室１０５に接続
されている側と相対する側には、真空ポンプ１１３が接
続されておりパージを行った後にアンロードロック室１
０５内の排気を行う。また、アンロードロック室１０５
の内部には、基板カセット１１５が備えてあり、基板カ
セット１１５の周辺部におけるアンロードロック室１０
５の内壁部にはヒータ（基板加熱機構）１１４が備えて
ある。このヒータ１１４により、基板カセット１１５に
セットされている基板１を加熱する。また、基板１を加
熱する際に、パージガス導入管１１１からアンロードロ
ック室１０５へパージガスを導入しパージを行った後、
真空ポンプ１１３によりアンロードロック室１０５内部
の排気を行い残留ガス１５の除去効率を向上させる。

【００３５】前記実施形態１では、基板１に多層膜を堆
積した後、アッシングの際に同時に基板１を加熱して高
温アッシングしたが、本実施形態では、多層膜を堆積し
た基板１をドライエッチング装置１００から大気に取り
出す直前に、アンロードロック室１０５内に設けてある
ヒータ１１４によって基板１を加熱し、残留ガスを除去
する。

【００３６】多層膜を堆積した基板１を、ドライエッチ
ング装置１００のロードロック室１０１に挿入し、ロー
ドロック室１０１からバッファ室１０２に移動し、そし
てバッファ室１０２からエッチング室１０３に搬入し、
エッチング室１０３にてドライエッチングを行う。ドラ
イエッチング終了後、後処理室１０４にてアッシングを
行う。後処理室１０４にてアッシングを行った後、基板
１を後処理室１０４からアンロードロック室１０５に移
動し、アンロードロック室１０５内に設けてあるヒータ
１１４で基板カセット１１５にセットされている基板１
を加熱し残留ガスを除去する。

【００３７】次に、パージガス導入管１１１よりパージ
ガスをアンロードロック室１０５へ導入しパージを行っ
た後、真空ポンプ１１３によりアンロードロック室１０
５内の排気を行い再度パージガスを導入することによ
り、基板１上の残留ガス１５の除去効率を向上させると
ともに残留ガス１５の再付着を防止する。パージを行っ
た後、アンロードロック室１０５を大気圧に戻し、基板
１の温度を室温まで冷やして、アンロードロック室１０
５から基板１を大気に取り出し、ウェットエッチングに
よる洗浄を行う。この際、本実施形態ではアンロードロ
ック室１０５に設けてあるヒータ１１４により基板１を
加熱し、さらにパージを行っているので基板１上に残留
ガスが残っていない。そのため、基板１を大気に取り出
しても大気と基板１上の残留ガスが化学反応を起こすこ
とはなく反応性生物を生成しないので、ウェットエッチ
ングによる基板洗浄を短時間で行うことができるため過
度なエッチングを防ぐことができる。

【００３８】以上、本発明者によってなされた発明をそ
の実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることは言うまでもな
い。

【００３９】前記実施の形態では、ＣＭＯＳ回路を構成
するＭＩＳＦＥＴのドライエッチングの際の残留ガスの
除去方法について説明したが、本発明はこれに限定され
るものではなく、ドライエッチングを連続して行う工程
を有する半導体装置の製造方法に適用して好適なもので
ある。

【００４０】また、前記実施の形態では、後処理室１０
４および、アンロードロック室１０５に基板加熱機構を
設けたドライエッチング装置１００を用いた残留ガス除
去方法について説明したが、本発明はこれに限定される
ものではなく、アッシング工程の後にドライエッチング
装置内から基板を取り出すことなく前記基板を加熱して
残留ガスを除去する工程を有する半導体装置の製造方法
に適用して好適なものである。

【００４１】

【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。

【００４２】ドライエッチングで加工したパターンの不
良を引き起こすことなくドライエッチング後の基板に付
着した残留ガスを確実に除去することができる。これに
より、基板上の残留ガス吸着によるパターニング不良を
なくし、残留ガスにより生じる反応生成物が引き起こす
腐食による歩留まりを向上させることができる。

【図面の簡単な説明】

【図１】本発明の一実施の形態である半導体装置の製造
方法を示す半導体基板の要部断面図である。

【図２】本発明の一実施の形態である半導体装置の製造
方法を示す半導体基板の要部断面図である。

【図３】本発明の一実施の形態である半導体装置の製造
方法を示す半導体基板の要部断面図である。

【図４】本発明の一実施の形態である半導体装置の製造
方法を示す半導体基板の要部断面図である。

【図５】本発明の一実施の形態である半導体装置の製造
方法を示す半導体基板の要部断面図である。

【図６】本発明の一実施の形態である半導体装置であ
り、後処理室に基板加熱機構を備えてある、ドライエッ
チング装置の概略図である。

【図７】基板加熱機構を備えた後処理室内部の概略図で
ある。

【図８】本発明の一実施の形態である半導体装置の製造
方法を示す半導体基板の要部断面図である。

【図９】本発明の一実施の形態である半導体装置の製造
方法を示す半導体基板の要部断面図である。

【図１０】本発明の一実施の形態である半導体装置の製
造方法を示す半導体基板の要部断面図である。

【図１１】本発明の一実施の形態である半導体装置の製
造方法を示す半導体基板の要部断面図である。

【図１２】本発明の一実施の形態である半導体装置の製
造方法を示す半導体基板の要部断面図である。

【図１３】基板加熱機構を備えたアンロードロック室内
部の概略図である。

【符号の説明】

１半導体基板２酸化シリコン膜３窒化シリコン膜４素子分離溝４ａ溝５酸化シリコン膜６酸化シリコン膜７ｐ型ウェル８ｎ型ウェル９ゲート酸化膜１０多結晶シリコン膜１１窒化タングステン（ＷＮ）膜１２タングステン（Ｗ）膜１２ａポリメタルゲート電極１３窒化シリコン（ＳｉＮ）膜１４フォトレジスト１５塩化窒素ガス（Ｃｌ₂）１６有機物１７ｎＭＯＳ素子１８ｐＭＯＳ素子１９酸化シリコン膜２０アルミ膜２０ａコンタクトホール１００ドライエッチング装置１０１ロードロック室１０２バッファ室１０３エッチング室１０４後処理室１０５アンロードロック室１０６マイクロ波発信源１０７マイクロ波導入管１０８酸素導入管１０９ヒータ１１０基板ステージ１１１パージガス導入管１１２排気管１１３真空ポンプ１１４ヒータ１１５基板カセット

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 4K057 DA11 DB06 DD03 DE06 DG06 DG14 5F004 AA14 BB18 BB19 BB26 CA04 DA04 DA16 DA26 DB02 DB07 DB09 DB10 DB12 DB16 FA01

Claims

【特許請求の範囲】

【請求項１】ドライエッチング装置を用いる半導体装
置の製造方法であって、少なくとも前記ドライエッチン
グ装置内には、エッチング室と、基板加熱機構とが備え
てあり、エッチング終了後に前記基板加熱機構によって
基板を加熱することにより、前記基板の表面の残留ガス
を除去することを特徴とする半導体装置の製造方法。
【請求項２】請求項１記載の半導体装置の製造方法で
あって、前記基板の主面には異なる材料からなる複数の
膜が積層されており、前記基板を大気にさらすことなく
前記複数の膜を、前記エッチング室で連続してドライエ
ッチングすることを特徴とする半導体装置の製造方法。
【請求項３】請求項１記載の半導体装置の製造方法で
あって、前記ドライエッチング装置内には、前記基板加
熱機構を備えた後処理室が設けてあり、エッチング終了
後、前記後処理室の前記基板加熱機構によって前記基板
を加熱することを特徴とする半導体装置の製造方法。
【請求項４】請求項１記載の半導体装置の製造方法で
あって、前記ドライエッチング装置内には、ロードロッ
ク室と、前記基板加熱機構を備えたアンロードロック室
とが設けてあり、エッチング終了後、前記アンロードロ
ック室の前記基板加熱機構によって前記基板を加熱する
ことを特徴とする半導体装置の製造方法。
【請求項５】請求項４記載の半導体装置の製造方法で
あって、前記アンロードロック室に排気機構を設けて、
前記基板を加熱する際に排気を行うことを特徴とする半
導体装置の製造方法。