JP2003060722A

JP2003060722A - バースト送信出力制御回路

Info

Publication number: JP2003060722A
Application number: JP2001247733A
Authority: JP
Inventors: Kenichi Funagai; 健一舟貝
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2001-08-17
Filing date: 2001-08-17
Publication date: 2003-02-28

Abstract

(57)【要約】【課題】ＲＯＭ容量を小さくでき、かつ回路規模を小
さくでき、しかもランピング処理を最適に行うことがで
きるバースト送信出力制御回路を提供する。【解決手段】送信シリアルデータをシリアル・パラレ
ル変換器２でパラレルデータに変換し、このパラレルデ
ータを基に送信波形データ生成部９でバースト有効区間
の送信波形データを生成する。また、バースト有効区間
の前後に配置されるランピング区間の立ち上がり／立ち
下がり特性を規定する係数データをランピング係数ＲＯ
Ｍ１２に記憶しておき、カウンタ５のカウント出力に従
ってランピング係数ＲＯＭ１２から係数データを順次読
み出す。送信波形データ生成部９の出力データとランピ
ング係数ＲＯＭ１２の出力データとを乗算器１３で乗算
し、乗算器１３から出力されるデジタルデータをデジタ
ル・アナログ変換器６でアナログデータに変換して送信
バースト波形として出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、移動体通信システ
ムにおいて、バースト送信信号（波形）の出力制御、お
よび、バースト有効区間前後のランピングアップ／ラン
ピングダウン区間のランピング処理を最適に行うバース
ト送信出力制御回路に関するものである。

【０００２】

【従来の技術】無線伝送システムにおいては、送信区間
での送信データの送信開始時および送信完了時に、バー
スト信号をトリガにして、送信データの両端の４ビット
分を徐々に立ち上げる、または立ち下げる方式をとって
いる。これにより、バースト送信過渡特性として、その
立ち上がり／立ち下がり時の送信電力は、送信バースト
有効区間内の平均電力に対して、−６０ｄＢに抑えるこ
とが可能となり、送信スペクトラムの広がりが抑えら
れ、安定した送信特性が得られる。

【０００３】図３および図４は従来のバースト送信出力
制御回路を示すブロック図である。図３および図４にお
いて、１は送信データ入力端子、２はシリアル・パラレ
ル変換器、３は送信波形データＲＯＭ、４はクロック生
成部、５はカウンタ、６はデジタル・アナログ変換器、
７は送信バースト波形出力端子、８はランプ波形記憶Ｒ
ＯＭ、９は送信波形データ生成部、１０はセレクタ、１
１はセレクタ制御部である。

【０００４】従来の第１のバースト送信出力制御回路
は、図３に示すように、送信データ入力端子１と、送信
データ入力端子１に接続されたシリアル・パラレル変換
器２と、シリアル・パラレル変換器２に接続された送信
波形データＲＯＭ３と、送信波形データＲＯＭ３に接続
されたデジタル・アナログ変換器６と、デジタル・アナ
ログ変換器６に接続された送信バースト波形出力端子７
と、送信波形データＲＯＭ３に接続されたカウンタ５
と、カウンタ５に接続されたクロック生成部４とで構成
される（特開平０５−２６８２７９号公報参照）。

【０００５】以上のように構成されたバースト送信出力
制御回路の動作を以下に示す。送信データ入力端子１か
ら入力された送信シリアルデータがシリアル・パラレル
変換器２にてパラレルデータに変換される。そして、送
信波形データＲＯＭ３をアドレス制御するために、変換
されたパラレルデータが送信波形データＲＯＭ３へアド
レスデータとして入力される。これによって、送信波形
データＲＯＭ３から送信波形データが読み出される。上
記送信波形データＲＯＭ３には、バースト有効区間の波
形データだけでなく、その前後のランピングアップ区間
およびランピングダウン区間の波形データも記憶されて
いる。

【０００６】送信波形データＲＯＭ３から読み出された
波形データは、カウンタ５からの制御クロック信号によ
って出力制御される。出力される波形データは、デジタ
ル・アナログ変換器６にて、アナログ波形信号に変換さ
れ、送信バースト波形出力端子７からバースト送信波形
データとして出力される。

【０００７】なお、カウンタ５からの制御クロック信号
とは、デジタル・アナログ変換器へのＲＯＭからの出力
タイミングを制御する信号である。この制御クロック信
号によりレジスタ（フリップフロップ）からパラレル信
号として出力される。また、制御クロック信号は、あく
までも、タイミング制御だけで、出力のオン／オフ制御
はあるアドレスに無出力用のデータを格納していること
で制御される。

【０００８】また、従来の第２のバースト送信出力制御
回路は、図４に示すように、送信データ入力端子１と、
送信データ入力端子１に接続されたシリアル・パラレル
変換器２と、シリアル・パラレル変換器２に接続された
ランプ波形記憶ＲＯＭ８と、送信データ入力端子１に接
続された送信波形データ生成部９と、ランプ波形記憶Ｒ
ＯＭ８および送信波形データ生成部９に接続されたセレ
クタ１０と、セレクタ１０に接続されたデジタル・アナ
ログ変換器６と、デジタル・アナログ変換器６に接続さ
れた送信バースト波形出力端子７と、ランプ波形記憶Ｒ
ＯＭ８に接続されたカウンタ５と、カウンタ５に接続さ
れたクロック生成部４と、カウンタ５とセレクタ１０と
に接続されたセレクタ制御部１１とで構成される（特許
第２６７５４６８号参照）。

【０００９】以上のように構成されたバースト送信出力
制御回路の動作を以下に示す。送信データ入力端子１よ
り入力された送信シリアルデータがシリアル・パラレル
変換器２にてパラレルデータに変換される。そして、ラ
ンプ波形記憶ＲＯＭ８をアドレス制御するために、変換
されたパラレルデータがアドレスデータとして入力され
る。これによって、ランプ波形記憶ＲＯＭ８からランピ
ングアップ区間およびランピングダウン区間の送信波形
データがカウンタ５からの出力制御信号により出力され
る。送信区間の前後に滑らかな波形を出力するために、
ランピングアップ区間およびランピングダウン区間を設
けてあり、それに対応したＲＯＭデータが、カウンタ５
からの制御クロック信号に同期して出力されている。

【００１０】また、上記の送信シリアルデータが送信波
形データ生成部９へ与えられることで、送信波形データ
生成部９において、バースト有効期間における送信シリ
アルデータに対応した送信波形データが生成される。

【００１１】ランピングアップ区間およびランピングダ
ウン区間では、シリアル・パラレル変換器２から与えら
れるパラレルデータおよびカウンタ５の出力に基づいて
ランプ波形記憶ＲＯＭ８から、ランピングアップ区間お
よびランピングダウン区間のランプ波形データが読み出
される。このとき、セレクタ制御部１１は、ランプ波形
ＲＯＭ８から読み出されたランプ波形データを選択する
ように、セレクタ１０を制御する。つまり、ランプ波形
記憶ＲＯＭ８より読み出されたランプ波形データがセレ
クタ１０から選択的に出力される。クロック生成部４は
カウンタ５に対してクロック信号を与える。

【００１２】また、バースト有効区間では、送信データ
入力端子１より入力された送信シリアルデータに基づい
て、例えば畳み込み演算を行うことにより送信波形デー
タ生成部９にて送信波形データが生成される。このと
き、セレクタ制御部１１は、送信波形データ生成部９に
て生成された送信波形データを選択するように、セレク
タ１０を制御する。つまり、送信波形データ生成部９よ
り生成された送信波形データがセレクタ１０から選択的
に出力される。

【００１３】上記セレクタ１０にて選択された送信デー
タは、デジタル・アナログ変換器６にてアナログ波形信
号に変換され、送信バースト波形として送信バースト波
形出力端子７より出力される。

【００１４】

【発明が解決しようとする課題】しかしながら、上記の
第１および第２の従来例の構成には以下に述べるような
問題があった。図３の場合には、バースト有効区間、ラ
ンピングアップ区間およびランピングダウン区間の全送
信データを送信波形データＲＯＭ３に記憶させているた
め、送信波形データＲＯＭ３として、容量の大きいもの
が必要である。

【００１５】また、図４の場合には、バースト有効区間
の波形データは記憶する必要はないが、ランピングアッ
プ区間およびランピングダウン区間における８ビット分
の全送信波形データをランプ波形記憶ＲＯＭ８に記憶さ
せているため、図３の送信波形データＲＯＭ３に比べて
容量は少なくて済むものの、ランプ波形記憶ＲＯＭ８と
しては、容量の大きいものが必要である。

【００１６】また、図４では、送信データの出力制御を
セレクタ１０により行うため、制御処理系回路が複雑に
なり、かつデータ処理系が複数になるため、回路規模が
大きくなるという問題もあった。

【００１７】したがって、本発明の目的は、ＲＯＭ容量
を小さくでき、かつ回路規模を小さくでき、しかもラン
ピング処理を最適に行うことができるバースト送信出力
制御回路を提供するである。

【００１８】

【課題を解決するための手段】この目的を達成するため
に、本発明の請求項１記載のバースト送信出力制御回路
は、送信シリアルデータをパラレルデータに変換するシ
リアル・パラレル変換器と、シリアル・パラレル変換器
から出力されるパラレルデータを基にしてバースト有効
区間の送信波形データを生成する送信波形データ生成部
と、バースト有効区間の前後に配置されるランピングア
ップ区間およびランピングダウン区間の立ち上がり／立
ち下がり特性を規定する係数データを記憶するランピン
グ係数ＲＯＭと、ランピング係数ＲＯＭのデータ出力制
御を行うデータ出力制御部と、送信波形データ生成部の
出力データとランピング係数ＲＯＭの出力データとを乗
算する乗算器と、乗算器から出力されるデジタルデータ
をアナログデータに変換して送信バースト波形として出
力するデジタル・アナログ変換器とを備えている。

【００１９】この構成によれば、送信波形データ生成部
で生成される送信波形データとランピング係数ＲＯＭか
ら出力される係数データとを乗算器で乗算することによ
り、バースト有効区間およびその前後のランピングアッ
プ区間およびランピングダウン区間のバースト送信波形
を生成するため、バースト有効区間の前後にランピング
アップ区間およびランピングダウン区間が配置された最
適なバースト送信波形を生成するのに、ＲＯＭとして
は、小容量のランピング係数ＲＯＭを設けるのみでよい
ため、回路に占めるＲＯＭの大きさを小さくでき、また
送信波形データの出力制御が、ランピング係数ＲＯＭと
乗算器とによって単一のデータ処理系で容易に実現で
き、回路規模も削減できる。

【００２０】また、本発明の請求項２記載のバースト送
信出力制御回路は、送信シリアルデータをパラレルデー
タに変換するシリアル・パラレル変換器と、シリアル・
パラレル変換器から出力されるパラレルデータを基にし
てバースト有効区間の送信波形データを生成する送信波
形データ生成部と、バースト有効区間の前後に配置され
るランピングアップ区間およびランピングダウン区間の
立ち上がり／立ち下がり特性を規定する係数データを記
憶するランピング係数ＲＯＭと、ランピング係数ＲＯＭ
のデータ出力制御を行うデータ出力制御部と、送信波形
データ生成部の出力データとランピング係数ＲＯＭの出
力データとを乗算する乗算器と、ランピングアップ区間
およびランピングダウン区間における乗算器の出力デー
タを補間するデータ補間部と、データ補間部から出力さ
れるデジタルデータをアナログデータに変換して送信バ
ースト波形として出力するデジタル・アナログ変換器と
を備えている。

【００２１】この構成によれば、請求項１記載のバース
ト送信出力制御回路と同様の作用を有する他、変調特性
に関係のないランピングアップ区間およびランピングダ
ウン区間における乗算器の出力データを補間するデータ
補間部を設け、データ補間部から出力されるデジタルデ
ータをデジタル・アナログ変換器でアナログデータに変
換しているので、ランピング係数ＲＯＭの容量の削減が
可能となる。

【００２２】

【発明の実施の形態】［第１の実施の形態］以下、本発
明の請求項１に記載の発明の実施の形態について、図面
を参照しながら説明する。

【００２３】図１は請求項１に記載のバースト送信出力
制御回路を示すものである。このバースト送信出力制御
回路は、図１に示すように、送信データ入力端子１から
入力された送信シリアルデータをパラレルデータに変換
するシリアル・パラレル変換器２と、シリアル・パラレ
ル変換器２から出力されるパラレルデータを基にしてバ
ースト有効区間の送信波形データを生成する送信波形デ
ータ生成部９と、バースト有効区間の前後に配置される
ランピングアップ区間およびランピングダウン区間の立
ち上がり／立ち下がり特性を規定する係数データを記憶
するランピング係数ＲＯＭ１２と、カウント出力に従っ
てランピング係数ＲＯＭのデータ出力制御を行うカウン
タ５と、カウンタ５がカウント動作を行うためのクロッ
ク信号を生成するクロック生成部４と、送信波形データ
生成部９の出力データとランピング係数ＲＯＭ１２の出
力データとを乗算する乗算器１３と、乗算器１３から出
力されるデジタルデータをアナログデータに変換して送
信バースト波形として送信バースト波形出力端子７より
出力するデジタル・アナログ変換器６とを備えている。
上記のカウンタ５とクロック生成部４とでデータ出力制
御部を構成している。

【００２４】以上のように構成されたバースト送信制御
回路について、以下にその動作を説明する。

【００２５】送信入力端子１から入力された送信シリア
ルデータは、シリアル・パラレル変換器２にてパラレル
データに変換される。変換されたパラレルデータによっ
て送信波形データ生成部９で送信波形データが生成さ
れ、乗算器１３にてランピング係数ＲＯＭ１２の出力デ
ータと乗算される。

【００２６】上記の送信波形データ生成部９は、予め波
形データを格納しているＲＯＭとは異なり、入力される
パラレルデータに対応したインパルス応答波形の畳み込
み積分を行うことで、ＲＯＭの波形データに相当する波
形データを生成している。ＲＯＭのように波形データを
そのまま出力する形式とは異なり、送信波形データ生成
部９にて入力パラレルデータを論理演算して出力してい
る。

【００２７】ランピング係数ＲＯＭ１２は、係数データ
として係数０から最大出力係数値１まで記憶されている
ので、送信波形データの送信出力を行わない場合には、
係数０を乗算する。ランピングアップ区間には、係数０
から最大出力係数値１まで順に各係数データを送信波形
データと乗算し、ランピングダウン区間では、係数１か
ら係数０まで順に各係数データを送信波形データと乗算
することで、ランピング区間の立ち上がり／立ち下がり
特性を実現する。バースト有効区間は、係数１を乗算し
続けることで送信波形データを乗算器１３からそのまま
出力する。乗算器１３の出力は、デジタル・アナログ変
換器６にてアナログデータに変換され、送信バースト出
力端子７から送信バースト波形が出力される。

【００２８】ランピング係数ＲＯＭ１２のアドレスとし
ては、現行、６４アドレス／１２ビットの係数データと
して記憶されており、その係数データの刻みは特に等間
隔である必要はなく、出力される送信波形の送信電力が
滑らかに変化するように決められる。

【００２９】なお、ランピング区間（バースト有効区間
の前後の区間）では、送信波形データ生成部９は、入力
されるパラレルデータから畳み込み積分した形のデータ
を出力している。

【００３０】図５にバースト送信時のタイムチャートを
示す。図５において、ＢＳＴはバースト信号である。Ｒ
ＯＭ出力は例えば１２ビット、乗算結果は１４ビットで
ある。

【００３１】この実施の形態のバースト送信出力制御回
路によれば、送信波形データ生成部９で生成される送信
波形データとランピング係数ＲＯＭ１２から出力される
係数データとを乗算器１３で乗算することにより、バー
スト有効区間およびその前後のランピングアップ区間お
よびランピングダウン区間のバースト送信波形を生成す
るため、バースト有効区間の前後にランピングアップ区
間およびランピングダウン区間が配置された最適なバー
スト送信波形を生成するのに、ＲＯＭとしては、小容量
のランピング係数ＲＯＭ１２を設けるのみでよいため、
回路に占めるＲＯＭの大きさを小さくでき、また送信波
形データの出力制御が、ランピング係数ＲＯＭ１２と乗
算器１１３とによって単一のデータ処理系で容易に実現
でき、回路規模も削減できる。

【００３２】［第２の実施の形態］つぎに、本発明の請
求項２に記載の発明の実施の形態について、図面を参照
しながら説明する。

【００３３】図２は請求項２に記載のバースト送信出力
制御回路を示すものである。このバースト送信出力制御
回路は、図２に示すように、ランピングアップ区間およ
びランピングダウン区間における乗算器１３の出力デー
タを補間するデータ補間部１４を設け、データ補間部１
４から出力されるデジタルデータをデジタル・アナログ
変換器６でアナログデータに変換して送信バースト波形
として送信バースト波形出力端子７より出力するように
している。

【００３４】この実施の形態では、送信特性に関係がな
く、かつスペクトラムの広がりを抑えるためのランピン
グアップ区間およびランピングダウン区間には、乗算器
１３の出力データをデータ補間部１４にて補間演算し
て、立ち上がり／立ち上がり特性を実現する。データ補
間部１４からの出力データは、デジタル・アナログ変換
器６にてアナログデータに変換され、送信バースト出力
端子７から出力される。

【００３５】その他の構成および動作は第１の実施の形
態と同様である。

【００３６】この構成によれば、第１の実施の形態のバ
ースト送信出力制御回路と同様の作用効果を奏する他、
変調特性に関係のないランピングアップ区間およびラン
ピングダウン区間における乗算器１３の出力データを補
間するデータ補間部１４を設け、データ補間部１４から
出力されるデジタルデータをデジタル・アナログ変換器
６でアナログデータに変換しているので、ランピング係
数ＲＯＭ１２の容量の削減が可能となる。

【００３７】データ補間部１４における補間動作として
は、例えば図６に示すような直線補間、もしくはゼロ補
間動作を行う。

【００３８】また、カウンタ５からの出力タイミング信
号について、ランピングＲＯＭ１２へ出力するクロック
に対して、データ補間部１４へのクロックは補間動作を
するため、２倍の周期になっている。また、バースト有
効区間も、ランピング区間同様に、補間動作を行ってい
るが、デジタル・アナログ変換への出力部のクロックが
１／２の周期になっているので、出力データとしては、
補間されていないデータのみ出力される。

【００３９】

【発明の効果】本発明の請求項１記載のバースト送信出
力制御回路によれば、送信波形データ生成部で生成され
る送信波形データとランピング係数ＲＯＭから出力され
る係数データとを乗算器で乗算することにより、バース
ト有効区間およびその前後のランピングアップ区間およ
びランピングダウン区間のバースト送信波形を生成する
ため、バースト有効区間の前後にランピングアップ区間
およびランピングダウン区間が配置された最適なバース
ト送信波形を生成するのに、ＲＯＭとしては、小容量の
ランピング係数ＲＯＭを設けるのみでよいため、回路に
占めるＲＯＭの大きさを小さくでき、また送信波形デー
タの出力制御が、ランピング係数ＲＯＭと乗算器とによ
って単一のデータ処理系で容易に実現でき、回路規模も
削減できる。

【００４０】また、本発明の請求項２記載のバースト送
信出力制御回路によれば、請求項１記載のバースト送信
出力制御回路と同様の効果を奏する他、変調特性に関係
のないランピングアップ区間およびランピングダウン区
間における乗算器の出力データを補間するデータ補間部
を設け、データ補間部から出力されるデジタルデータを
デジタル・アナログ変換器でアナログデータに変換して
いるので、ランピング係数ＲＯＭの容量の削減が可能と
なる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態のバースト送信出力
制御回路の構成を示すブロック図である。

【図２】本発明の第２の実施の形態のバースト送信出力
制御回路の構成を示すブロック図である。

【図３】従来の第１のバースト送信出力制御回路の構成
を示すブロック図である。

【図４】従来の第２のバースト送信出力制御回路の構成
を示すブロック図である。

【図５】バースト送信時のタイムチャートである。

【図６】補間動作（直線補間）のタイミングチャートで
ある。

【符号の説明】

１送信データ入力端子２シリアル・パラレル変換器３送信波形データＲＯＭ４クロック生成部５カウンタ６デジタル・アナログ変換器７送信バースト波形出力端子８ランプ波形記憶ＲＯＭ９送信波形データ生成部１０セレクタ１１セレクタ制御部１２ランピング係数ＲＯＭ１３乗算器１４データ補間部

Claims

【特許請求の範囲】

【請求項１】送信シリアルデータをパラレルデータに
変換するシリアル・パラレル変換器と、前記シリアル・パラレル変換器から出力されるパラレル
データを基にしてバースト有効区間の送信波形データを
生成する送信波形データ生成部と、前記バースト有効区間の前後に配置されるランピングア
ップ区間およびランピングダウン区間の立ち上がり／立
ち下がり特性を規定する係数データを記憶するランピン
グ係数ＲＯＭと、前記ランピング係数ＲＯＭのデータ出力制御を行うデー
タ出力制御部と、前記送信波形データ生成部の出力データと前記ランピン
グ係数ＲＯＭの出力データとを乗算する乗算器と、前記乗算器から出力されるデジタルデータをアナログデ
ータに変換して送信バースト波形として出力するデジタ
ル・アナログ変換器とを備えたバースト送信出力制御回
路。
【請求項２】送信シリアルデータをパラレルデータに
変換するシリアル・パラレル変換器と、前記シリアル・パラレル変換器から出力されるパラレル
データを基にしてバースト有効区間の送信波形データを
生成する送信波形データ生成部と、前記バースト有効区間の前後に配置されるランピングア
ップ区間およびランピングダウン区間の立ち上がり／立
ち下がり特性を規定する係数データを記憶するランピン
グ係数ＲＯＭと、前記ランピング係数ＲＯＭのデータ出力制御を行うデー
タ出力制御部と、前記送信波形データ生成部の出力データと前記ランピン
グ係数ＲＯＭの出力データとを乗算する乗算器と、ランピングアップ区間およびランピングダウン区間にお
ける前記乗算器の出力データを補間するデータ補間部
と、前記データ補間部から出力されるデジタルデータをアナ
ログデータに変換して送信バースト波形として出力する
デジタル・アナログ変換器とを備えたバースト送信出力
制御回路。