JP2003051449A - シリコンターゲットを製造するシステムとその方法 - Google Patents
シリコンターゲットを製造するシステムとその方法Info
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Abstract
(57)【要約】
【課題】 アモルファスシリコン膜をスパッタリング堆
積する際に、不純物が最小となるシリコンターゲットを
提供すること。 【解決手段】 集積回路（ＩＣ）用のスパッタリング堆
積されたシリコン膜の製造におけるシリコン（Ｓｉ）タ
ーゲットタイルを形成する方法は、シリコンタイルを成
形する工程と、不純物粒子の生成を最小にするためにシ
リコンタイルの辺を処理する工程とを包含する。これに
より、スパッタリング堆積時に不純物および粒子の形成
を最小にすることができる。
積する際に、不純物が最小となるシリコンターゲットを
提供すること。 【解決手段】 集積回路（ＩＣ）用のスパッタリング堆
積されたシリコン膜の製造におけるシリコン（Ｓｉ）タ
ーゲットタイルを形成する方法は、シリコンタイルを成
形する工程と、不純物粒子の生成を最小にするためにシ
リコンタイルの辺を処理する工程とを包含する。これに
より、スパッタリング堆積時に不純物および粒子の形成
を最小にすることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、概して、集積回路
（ＩＣ）の製造に関し、より詳細には、スパッタリング
堆積プロセスで使用するシリコンターゲットを形成する
システムおよびその方法に関する。
（ＩＣ）の製造に関し、より詳細には、スパッタリング
堆積プロセスで使用するシリコンターゲットを形成する
システムおよびその方法に関する。
【０００２】
【従来の技術】アモルファスシリコン（ａ−Ｓｉ）膜を
アニーリングして多結晶シリコン（ｐ−Ｓｉ）膜を製造
する方法の研究が続けられている。多結晶膜は、トラン
ジスタのソース領域、ドレイン領域およびゲート領域等
のＩＣ活性領域の形成に用いられる。１つの特定の用途
として、アクティブマトリクス（ＡＭ）液晶ディスプレ
イ（ＬＣＤ）の製造に用いられる薄膜トランジスタ（Ｔ
ＦＴ）の形成がある。
アニーリングして多結晶シリコン（ｐ−Ｓｉ）膜を製造
する方法の研究が続けられている。多結晶膜は、トラン
ジスタのソース領域、ドレイン領域およびゲート領域等
のＩＣ活性領域の形成に用いられる。１つの特定の用途
として、アクティブマトリクス（ＡＭ）液晶ディスプレ
イ（ＬＣＤ）の製造に用いられる薄膜トランジスタ（Ｔ
ＦＴ）の形成がある。
【０００３】アモルファスシリコン膜を形成するための
比較的最近のアプローチの１つは、シリコン（Ｓｉ）ス
パッタリング堆積である。マイクロエレクトロニクス
（すなわち、ＴＦＴ）にシリコンを堆積するためにスパ
ッタリング法を適用することそのものが最新のことなの
で、この分野の従来技術は少ない。本発明の用途とは異
なるが、光学コーティング（ＳｉＯ2、ＳｉＮx）をスパ
ッタリングするためにシリコンターゲットを用いること
が基本である。光学コーティングは、特に、電気特性で
はなくて、光学特性が重要視されている。これらの光学
コーティング用のターゲットは、得られる膜の導電率を
上げるために高濃度にドーピングされる場合がある。し
かしながら、高濃度にドーピングされたシリコン膜を形
成して、トランジスタの活性領域にすることは不可能で
ある。さらに、これらの光学コーティングは、連続した
１枚の膜であり、それゆえ、粒径および粒の均一性には
あまり注意が払われない。しかしながら、トランジスタ
の活性領域用のシリコン膜は、微小な幾何学的形状にパ
ターニングされる場合が多い。従って、１枚の光学コー
ティング膜ではあまり注意を払われない粒子の組成が、
トランジスタ用のシリコン膜の形成では重要となる。
比較的最近のアプローチの１つは、シリコン（Ｓｉ）ス
パッタリング堆積である。マイクロエレクトロニクス
（すなわち、ＴＦＴ）にシリコンを堆積するためにスパ
ッタリング法を適用することそのものが最新のことなの
で、この分野の従来技術は少ない。本発明の用途とは異
なるが、光学コーティング（ＳｉＯ2、ＳｉＮx）をスパ
ッタリングするためにシリコンターゲットを用いること
が基本である。光学コーティングは、特に、電気特性で
はなくて、光学特性が重要視されている。これらの光学
コーティング用のターゲットは、得られる膜の導電率を
上げるために高濃度にドーピングされる場合がある。し
かしながら、高濃度にドーピングされたシリコン膜を形
成して、トランジスタの活性領域にすることは不可能で
ある。さらに、これらの光学コーティングは、連続した
１枚の膜であり、それゆえ、粒径および粒の均一性には
あまり注意が払われない。しかしながら、トランジスタ
の活性領域用のシリコン膜は、微小な幾何学的形状にパ
ターニングされる場合が多い。従って、１枚の光学コー
ティング膜ではあまり注意を払われない粒子の組成が、
トランジスタ用のシリコン膜の形成では重要となる。
【０００４】図１ａ〜１ｅは、従来技術による上部ゲー
トＴＦＴ構造の製造を示す部分断面図（従来技術）であ
る。Ｐｏｌｙ−Ｓｉ（多結晶Ｓｉ）ＴＦＴは、複数のプ
ロセスを経て作製される。多くの多結晶シリコンＴＦＴ
ＬＣＤ用途に、いわゆる上部ゲート多結晶シリコンＴ
ＦＴ構造が用いられる。典型的には、プラズマ促進化学
気相成長法（ＰＥ−ＣＶＤ）または低圧ＣＶＤ（ＬＰＣ
ＶＤ）が、アモルファスシリコン前駆体を堆積するため
に用いられる。シリコン膜の形成に物理気相成長法（Ｐ
ＶＤ）またはスパッタリングを用いた場合にはいくつか
の利点がある。このような利点は、脱水素化を行う必要
がないことによるプロセス工程数の減少、装置コストの
低下、有毒／発火性のガスが不要なことによるプロセス
の安全性の向上である。
トＴＦＴ構造の製造を示す部分断面図（従来技術）であ
る。Ｐｏｌｙ−Ｓｉ（多結晶Ｓｉ）ＴＦＴは、複数のプ
ロセスを経て作製される。多くの多結晶シリコンＴＦＴ
ＬＣＤ用途に、いわゆる上部ゲート多結晶シリコンＴ
ＦＴ構造が用いられる。典型的には、プラズマ促進化学
気相成長法（ＰＥ−ＣＶＤ）または低圧ＣＶＤ（ＬＰＣ
ＶＤ）が、アモルファスシリコン前駆体を堆積するため
に用いられる。シリコン膜の形成に物理気相成長法（Ｐ
ＶＤ）またはスパッタリングを用いた場合にはいくつか
の利点がある。このような利点は、脱水素化を行う必要
がないことによるプロセス工程数の減少、装置コストの
低下、有毒／発火性のガスが不要なことによるプロセス
の安全性の向上である。
【０００５】図１ａにおいて、基板１２上にバリア層１
０を堆積する。アモルファスシリコンをそのバリア層１
０上に堆積し、例えばエキシマレーザを用いてアニーリ
ングを行って、多結晶シリコン層１４を形成する。
０を堆積する。アモルファスシリコンをそのバリア層１
０上に堆積し、例えばエキシマレーザを用いてアニーリ
ングを行って、多結晶シリコン層１４を形成する。
【０００６】図１ｂにおいて、多結晶シリコン層１４を
パターニングして、ドライエッチングを行う。
パターニングして、ドライエッチングを行う。
【０００７】図１ｃにおいて、多結晶シリコン層１４上
にゲート絶縁層１６を形成する。そのゲート絶縁層１６
上にゲート１８を形成し、ソース領域２０とドレイン領
域２２とにＰ材料を注入する。
にゲート絶縁層１６を形成する。そのゲート絶縁層１６
上にゲート１８を形成し、ソース領域２０とドレイン領
域２２とにＰ材料を注入する。
【０００８】図１ｄにおいて、中間層誘電体２４を等方
的に堆積する。
的に堆積する。
【０００９】図１ｅにおいて、中間層誘電体２４に選択
エッチングを施し、ソース領域２０とドレイン領域２２
とにバイアを形成する。ソースコンタクト２６とドレイ
ンコンタクト２８とを堆積し、パターニングをする。本
発明は、多結晶シリコン層１４（図１ａ）を形成するた
めに用いられるアモルファスシリコンのスパッタリング
堆積に関する。
エッチングを施し、ソース領域２０とドレイン領域２２
とにバイアを形成する。ソースコンタクト２６とドレイ
ンコンタクト２８とを堆積し、パターニングをする。本
発明は、多結晶シリコン層１４（図１ａ）を形成するた
めに用いられるアモルファスシリコンのスパッタリング
堆積に関する。
【００１０】図２は、典型的なＤＣマグネトロンスパッ
タリングチャンバの部分断面図（従来技術）である。シ
リコンスパッタリングプロセスの主要な局面の１つは、
「ターゲット」の組成である。ターゲットは、堆積され
る材料の塊であり、適切な金属裏板上に設置される。こ
のターゲットの位置は、膜が堆積される基板と対向して
配置される。プラズマが、ターゲットと基板との間の隙
間で発生される。ターゲット裏板上を走査する磁石を用
いて、プラズマを増強し、増強したプラズマを磁場によ
って規定される領域内に閉じ込める。磁石を走査するこ
とによって、プラズマがターゲット表面上を動いて、タ
ーゲットと対向する基板上に膜が堆積される。プラズマ
は、ターゲットと基板との間の領域を流れる不活性ガス
（典型的には、Ａｒ、または、Ｈｅ、Ｎｅ、Ｋｒまたは
それらの混合気）に高電圧を印加して発生される。特定
の用途では、他のガスをスパッタリングガス（例えば、
Ｈ 2、Ｏ2、Ｎ2等）に混合して、スパッタリングされた
膜の組成および／または特性を変えることができる。
タリングチャンバの部分断面図（従来技術）である。シ
リコンスパッタリングプロセスの主要な局面の１つは、
「ターゲット」の組成である。ターゲットは、堆積され
る材料の塊であり、適切な金属裏板上に設置される。こ
のターゲットの位置は、膜が堆積される基板と対向して
配置される。プラズマが、ターゲットと基板との間の隙
間で発生される。ターゲット裏板上を走査する磁石を用
いて、プラズマを増強し、増強したプラズマを磁場によ
って規定される領域内に閉じ込める。磁石を走査するこ
とによって、プラズマがターゲット表面上を動いて、タ
ーゲットと対向する基板上に膜が堆積される。プラズマ
は、ターゲットと基板との間の領域を流れる不活性ガス
（典型的には、Ａｒ、または、Ｈｅ、Ｎｅ、Ｋｒまたは
それらの混合気）に高電圧を印加して発生される。特定
の用途では、他のガスをスパッタリングガス（例えば、
Ｈ 2、Ｏ2、Ｎ2等）に混合して、スパッタリングされた
膜の組成および／または特性を変えることができる。
【００１１】
【発明が解決しようとする課題】ターゲットは、スパッ
タリングプロセスの重要な要素である。なぜなら、この
ターゲットによって膜中の不純物レベルおよび堆積プロ
セス時に生成する粒子レベルが影響されるためである。
粒子は、プロセス時にターゲット材料から離れたシリコ
ン材料の一部である。粒子が約５ミクロンを超えると、
ＴＦＴプロセスの膜には不向きとなる。従って、ターゲ
ットの製造は、製造されたターゲットから堆積された膜
中の不純物レベルが低くなり、かつ、粒子レベルが低く
なり得るように進められる必要がある。粒子レベルが高
いと歩留まりが低下し、チャンバ洗浄を頻繁に必要とす
るため、装置使用可能時間を短くすることになる。電子
デバイスの製造に適用可能な膜を得るためには、膜中の
不純物は、許容可能なレベル以下に下げられる必要があ
る。
タリングプロセスの重要な要素である。なぜなら、この
ターゲットによって膜中の不純物レベルおよび堆積プロ
セス時に生成する粒子レベルが影響されるためである。
粒子は、プロセス時にターゲット材料から離れたシリコ
ン材料の一部である。粒子が約５ミクロンを超えると、
ＴＦＴプロセスの膜には不向きとなる。従って、ターゲ
ットの製造は、製造されたターゲットから堆積された膜
中の不純物レベルが低くなり、かつ、粒子レベルが低く
なり得るように進められる必要がある。粒子レベルが高
いと歩留まりが低下し、チャンバ洗浄を頻繁に必要とす
るため、装置使用可能時間を短くすることになる。電子
デバイスの製造に適用可能な膜を得るためには、膜中の
不純物は、許容可能なレベル以下に下げられる必要があ
る。
【００１２】粒子の問題は、特に、以下の２つの理由か
らシリコンターゲットには深刻な問題となっている。
（１）ターゲットはタイル状の集合体である（すなわ
ち、１個とは限らない）。これは、タイルの辺を適切に
調整しない場合に、タイルの辺が粒子を生成し得るとい
うことを意味する。（２）ターゲット材料は、堆積され
た膜の純度要件の結果として、一般的に低抵抗率（完全
に導電性でなくてもよい）である。従って、材料は、電
荷を蓄積しやすく、特に、ターゲットの表面が適切に調
整されていない場合にはアーク放電が起こり得る。アー
ク放電が起こると、特に、Ａｌ、Ｎｉまたはそれに等価
な金属からなるチャンバおよび内部構成要素の材料によ
って膜中の不純物が増えてしまうかもしれない。
らシリコンターゲットには深刻な問題となっている。
（１）ターゲットはタイル状の集合体である（すなわ
ち、１個とは限らない）。これは、タイルの辺を適切に
調整しない場合に、タイルの辺が粒子を生成し得るとい
うことを意味する。（２）ターゲット材料は、堆積され
た膜の純度要件の結果として、一般的に低抵抗率（完全
に導電性でなくてもよい）である。従って、材料は、電
荷を蓄積しやすく、特に、ターゲットの表面が適切に調
整されていない場合にはアーク放電が起こり得る。アー
ク放電が起こると、特に、Ａｌ、Ｎｉまたはそれに等価
な金属からなるチャンバおよび内部構成要素の材料によ
って膜中の不純物が増えてしまうかもしれない。
【００１３】アモルファスシリコン膜を形成するための
効率的にシリコンをスパッタリングするプロセスがあれ
ば有利である。
効率的にシリコンをスパッタリングするプロセスがあれ
ば有利である。
【００１４】アモルファスシリコン膜が、粒子の不純物
を含むことなくスパッタリング堆積されれば有利であ
る。
を含むことなくスパッタリング堆積されれば有利であ
る。
【００１５】アモルファスシリコン膜をスパッタリング
堆積する時に、不純物が最小であるシリコンターゲット
があれば、有利である。
堆積する時に、不純物が最小であるシリコンターゲット
があれば、有利である。
【００１６】
【課題を解決するための手段】本発明による集積回路
（ＩＣ）用のスパッタリング堆積されたシリコン膜の製
造におけるシリコン（Ｓｉ）ターゲットタイルを形成す
る方法は、シリコンタイルを成形する工程と、不純物粒
子の生成を最小にするために該シリコンタイルの辺を処
理する工程とを包含し、これにより上記目的を達成す
る。
（ＩＣ）用のスパッタリング堆積されたシリコン膜の製
造におけるシリコン（Ｓｉ）ターゲットタイルを形成す
る方法は、シリコンタイルを成形する工程と、不純物粒
子の生成を最小にするために該シリコンタイルの辺を処
理する工程とを包含し、これにより上記目的を達成す
る。
【００１７】前記シリコンタイルを成形する工程は、鋸
切断、レーザ切断、高圧水切断、および、ルータ切断か
らなる群から選択される方法を用いてシリコンインゴッ
トからタイルを切断する工程を包含してもよい。
切断、レーザ切断、高圧水切断、および、ルータ切断か
らなる群から選択される方法を用いてシリコンインゴッ
トからタイルを切断する工程を包含してもよい。
【００１８】前記シリコンタイルを成形する工程は、７
ミリメートル（ｍｍ）〜１０ｍｍの範囲の厚さに該シリ
コンタイルを切断する工程を包含してもよい。
ミリメートル（ｍｍ）〜１０ｍｍの範囲の厚さに該シリ
コンタイルを切断する工程を包含してもよい。
【００１９】前記シリコンタイルを処理する工程は、該
シリコンタイルの上部表面の辺と下部表面の辺とに面取
りおよび丸み付けからなる群から選択される処理を施す
工程を包含してもよい。
シリコンタイルの上部表面の辺と下部表面の辺とに面取
りおよび丸み付けからなる群から選択される処理を施す
工程を包含してもよい。
【００２０】前記シリコンタイルの上部表面の辺は、１
ｍｍ〜５ｍｍの範囲内で面取りされてもよい。
ｍｍ〜５ｍｍの範囲内で面取りされてもよい。
【００２１】前記シリコンタイルの上部表面の辺は、３
ｍｍ〜１０ｍｍの範囲内で丸み付けされてもよい。
ｍｍ〜１０ｍｍの範囲内で丸み付けされてもよい。
【００２２】前記シリコンタイルの下部表面の辺は、約
１．５ｍｍ面取りされてもよい。
１．５ｍｍ面取りされてもよい。
【００２３】前記シリコンタイルを処理する工程は、該
シリコンタイルの角に面取りおよび丸み付けからなる群
から選択される処理を施す工程を包含してもよい。
シリコンタイルの角に面取りおよび丸み付けからなる群
から選択される処理を施す工程を包含してもよい。
【００２４】前記シリコンタイルの角は、約１．５ｍｍ
面取りされてもよい。
面取りされてもよい。
【００２５】前記シリコンタイルを成形する工程は、単
結晶シリコン（ｃ−Ｓｉ）および多結晶シリコン（ｐ−
Ｓｉ）からなる群から選択される材料から該シリコンタ
イルを成形する工程を包含してもよい。
結晶シリコン（ｃ−Ｓｉ）および多結晶シリコン（ｐ−
Ｓｉ）からなる群から選択される材料から該シリコンタ
イルを成形する工程を包含してもよい。
【００２６】前記シリコンタイルを成形する工程は、ｐ
型ドーパントをドーピングしたシリコン材料から該シリ
コンタイルを成形する工程を包含し、該シリコン材料の
抵抗率は、０．５〜５０Ω／ｃｍの範囲であってもよ
い。
型ドーパントをドーピングしたシリコン材料から該シリ
コンタイルを成形する工程を包含し、該シリコン材料の
抵抗率は、０．５〜５０Ω／ｃｍの範囲であってもよ
い。
【００２７】前記シリコンタイルの辺の処理を行った
後、該シリコンタイルの表面を化学エッチングする工程
をさらに包含してもよい。
後、該シリコンタイルの表面を化学エッチングする工程
をさらに包含してもよい。
【００２８】前記シリコンタイルの表面を化学エッチン
グする工程は、５０ミクロン（μｍ）〜５００μｍの範
囲内のシリコン材料を除去する工程を包含してもよい。
グする工程は、５０ミクロン（μｍ）〜５００μｍの範
囲内のシリコン材料を除去する工程を包含してもよい。
【００２９】前記シリコンタイルの表面を化学エッチン
グする工程は、ＨＮＯ3／ＨＦ／ＣＨ3ＣＯＯＨ（４：
１：３）およびＨＦ／ＨＮＯ3（１．６：１．８）から
なる群から選択される溶液中に該シリコンタイルを浸漬
させる工程を包含してもよい。
グする工程は、ＨＮＯ3／ＨＦ／ＣＨ3ＣＯＯＨ（４：
１：３）およびＨＦ／ＨＮＯ3（１．６：１．８）から
なる群から選択される溶液中に該シリコンタイルを浸漬
させる工程を包含してもよい。
【００３０】前記シリコンタイルの表面を化学エッチン
グする工程は、ＣＨ3ＣＯＯＨを少量含むＨＮＯ3とＨＦ
との混合物である溶液中に該シリコンタイルを浸漬させ
る工程を包含してもよい。
グする工程は、ＣＨ3ＣＯＯＨを少量含むＨＮＯ3とＨＦ
との混合物である溶液中に該シリコンタイルを浸漬させ
る工程を包含してもよい。
【００３１】前記シリコンタイルを化学エッチングした
後、該シリコンタイルの上部表面と下部表面とを所定の
平坦性が得られるまで研磨する工程をさらに包含しても
よい。
後、該シリコンタイルの上部表面と下部表面とを所定の
平坦性が得られるまで研磨する工程をさらに包含しても
よい。
【００３２】前記シリコンタイルの上部表面と下部表面
とを研磨する工程は、細かい紙やすりを用いたサンダー
仕上げおよびＳｉＯ2スラリーを用いた化学的機械的研
磨（ＣＭＰ）からなる群から選択されるプロセスによっ
て該上部表面と該下部表面とを研磨する工程を包含して
もよい。
とを研磨する工程は、細かい紙やすりを用いたサンダー
仕上げおよびＳｉＯ2スラリーを用いた化学的機械的研
磨（ＣＭＰ）からなる群から選択されるプロセスによっ
て該上部表面と該下部表面とを研磨する工程を包含して
もよい。
【００３３】前記シリコンタイルの上部表面と下部表面
とを研磨する工程は、該上部表面と該下部表面とを５μ
ｍ〜１０μｍの範囲内の平坦性が得られるまで研磨する
工程を包含してもよい。
とを研磨する工程は、該上部表面と該下部表面とを５μ
ｍ〜１０μｍの範囲内の平坦性が得られるまで研磨する
工程を包含してもよい。
【００３４】前記シリコンタイルの上部表面と下部表面
とを研磨する工程は、該上部表面と該下部表面とを１μ
ｍ〜６μｍの範囲内の平坦性が得られるまで研磨する工
程を包含してもよい。
とを研磨する工程は、該上部表面と該下部表面とを１μ
ｍ〜６μｍの範囲内の平坦性が得られるまで研磨する工
程を包含してもよい。
【００３５】前記シリコンタイルの上部表面と下部表面
とを研磨する工程は、該上部表面と該下部表面とを０．
１μｍ〜１μｍの範囲内の平坦性が得られるまで研磨す
る工程を包含してもよい。
とを研磨する工程は、該上部表面と該下部表面とを０．
１μｍ〜１μｍの範囲内の平坦性が得られるまで研磨す
る工程を包含してもよい。
【００３６】前記シリコンタイルを研磨した後、裏板に
複数の該シリコンタイルを取り付けて、シリコンターゲ
ットを完成させる工程をさらに包含してもよい。
複数の該シリコンタイルを取り付けて、シリコンターゲ
ットを完成させる工程をさらに包含してもよい。
【００３７】前記裏板に複数のシリコンタイルを取り付
けて、シリコンターゲットを完成させる工程は、約６５
０ｍｍ×５５０ｍｍの表面積を有する該シリコンターゲ
ットを形成する工程を包含してもよい。
けて、シリコンターゲットを完成させる工程は、約６５
０ｍｍ×５５０ｍｍの表面積を有する該シリコンターゲ
ットを形成する工程を包含してもよい。
【００３８】前記シリコンタイルを成形する工程は、多
結晶シリコン材料から該タイルを成形する工程を包含
し、前記裏板に複数のシリコンタイルを取り付ける工程
は、４つの多結晶シリコンタイルを取り付ける工程を包
含してもよい。
結晶シリコン材料から該タイルを成形する工程を包含
し、前記裏板に複数のシリコンタイルを取り付ける工程
は、４つの多結晶シリコンタイルを取り付ける工程を包
含してもよい。
【００３９】前記シリコンタイルを成形する工程は、単
結晶シリコン材料から該タイルを成形する工程を包含
し、前記裏板に複数のシリコンタイルを取り付ける工程
は、２０の単結晶シリコンタイルを取り付ける工程を包
含してもよい。
結晶シリコン材料から該タイルを成形する工程を包含
し、前記裏板に複数のシリコンタイルを取り付ける工程
は、２０の単結晶シリコンタイルを取り付ける工程を包
含してもよい。
【００４０】前記裏板に複数のシリコンタイルを取り付
ける工程は、該シリコンタイルの下部表面に配置された
接着剤によって各シリコンタイルを該下部表面の辺に沿
って取り付け、内部に配置されたインジウムによって接
着境界を形成する工程を包含してもよい。
ける工程は、該シリコンタイルの下部表面に配置された
接着剤によって各シリコンタイルを該下部表面の辺に沿
って取り付け、内部に配置されたインジウムによって接
着境界を形成する工程を包含してもよい。
【００４１】前記シリコンタイルを成形する工程は、
（１００）方位を有する該シリコンタイルを成形する工
程を包含してもよい。
（１００）方位を有する該シリコンタイルを成形する工
程を包含してもよい。
【００４２】本発明による集積回路（ＩＣ）用のスパッ
タリング堆積されたシリコン膜の製造において、シリコ
ン（Ｓｉ）ターゲットを形成する方法は、シリコンタイ
ルを７ミリメートル（ｍｍ）〜１０ｍｍの範囲の厚さに
切断する工程と、該シリコンタイルの上部表面の辺と下
部表面の辺とに面取りおよび丸み付けからなる群から選
択される処理を施す工程と、該シリコンタイルの角を約
１．５ｍｍ面取りする工程と、該シリコンタイルの上部
表面と下部表面とを化学エッチングして、５０ミクロン
（μｍ）〜５００μｍの範囲内のシリコン材料を除去す
る工程と、該シリコンタイルの上部表面と下部表面とを
０．１μｍ〜１０μｍの範囲内の所定の平坦性が得られ
るまで研磨する工程と、裏板に複数の該シリコンタイル
を取り付けて、シリコンターゲットを完成させる工程と
を包含し、これにより上記目的を達成する。
タリング堆積されたシリコン膜の製造において、シリコ
ン（Ｓｉ）ターゲットを形成する方法は、シリコンタイ
ルを７ミリメートル（ｍｍ）〜１０ｍｍの範囲の厚さに
切断する工程と、該シリコンタイルの上部表面の辺と下
部表面の辺とに面取りおよび丸み付けからなる群から選
択される処理を施す工程と、該シリコンタイルの角を約
１．５ｍｍ面取りする工程と、該シリコンタイルの上部
表面と下部表面とを化学エッチングして、５０ミクロン
（μｍ）〜５００μｍの範囲内のシリコン材料を除去す
る工程と、該シリコンタイルの上部表面と下部表面とを
０．１μｍ〜１０μｍの範囲内の所定の平坦性が得られ
るまで研磨する工程と、裏板に複数の該シリコンタイル
を取り付けて、シリコンターゲットを完成させる工程と
を包含し、これにより上記目的を達成する。
【００４３】前記シリコンタイルの上部表面の辺に処理
を施す工程は、該上部表面の辺を１ｍｍ〜５ｍｍの範囲
内で面取りを行う工程を包含してもよい。
を施す工程は、該上部表面の辺を１ｍｍ〜５ｍｍの範囲
内で面取りを行う工程を包含してもよい。
【００４４】前記シリコンタイルの上部表面の辺に処理
を施す工程は、該上部表面の辺を３ｍｍ〜１０ｍｍの範
囲内で丸み付けする工程を包含してもよい。
を施す工程は、該上部表面の辺を３ｍｍ〜１０ｍｍの範
囲内で丸み付けする工程を包含してもよい。
【００４５】前記シリコンタイルの下部表面の辺に処理
を施す工程は、該下部表面の辺を約１．５ｍｍ面取りを
行う工程を包含してもよい。
を施す工程は、該下部表面の辺を約１．５ｍｍ面取りを
行う工程を包含してもよい。
【００４６】前記シリコンタイルの表面を化学エッチン
グする工程は、ＣＨ3ＣＯＯＨを少量含むＨＮＯ3とＨＦ
との混合物である溶液中に該シリコンタイルを浸漬させ
る工程を包含してもよい。
グする工程は、ＣＨ3ＣＯＯＨを少量含むＨＮＯ3とＨＦ
との混合物である溶液中に該シリコンタイルを浸漬させ
る工程を包含してもよい。
【００４７】前記裏板に複数のシリコンタイルを取り付
けて、シリコンターゲットを完成させる工程は、約６５
０ｍｍ×５５０ｍｍの表面積を有する該シリコンターゲ
ットを形成する工程を包含してもよい。
けて、シリコンターゲットを完成させる工程は、約６５
０ｍｍ×５５０ｍｍの表面積を有する該シリコンターゲ
ットを形成する工程を包含してもよい。
【００４８】本発明による集積回路（ＩＣ）用のスパッ
タリング堆積されたシリコン膜の製造におけるシリコン
（Ｓｉ）ターゲットタイルは、所定の厚さを有するシリ
コンタイルと、該シリコンタイルの処理された上部表面
の辺と下部表面の辺と、該シリコンタイルの処理された
角と、該シリコンタイルの該上部表面および下部表面全
体にわたる所定の平坦性とを備え、これにより上記目的
を達成する。
タリング堆積されたシリコン膜の製造におけるシリコン
（Ｓｉ）ターゲットタイルは、所定の厚さを有するシリ
コンタイルと、該シリコンタイルの処理された上部表面
の辺と下部表面の辺と、該シリコンタイルの処理された
角と、該シリコンタイルの該上部表面および下部表面全
体にわたる所定の平坦性とを備え、これにより上記目的
を達成する。
【００４９】前記シリコンタイルの厚さは、７ミリメー
トル（ｍｍ）〜１０ｍｍの範囲であってもよい。
トル（ｍｍ）〜１０ｍｍの範囲であってもよい。
【００５０】前記シリコンタイルの処理された上部表面
の辺は、１ｍｍ〜５ｍｍの範囲内で面取りされてもよ
い。
の辺は、１ｍｍ〜５ｍｍの範囲内で面取りされてもよ
い。
【００５１】前記シリコンタイルの処理された上部表面
の辺は、３ｍｍ〜１０ｍｍの範囲内で丸み付けされても
よい。
の辺は、３ｍｍ〜１０ｍｍの範囲内で丸み付けされても
よい。
【００５２】前記シリコンタイルの処理された下部表面
の辺は、約１．５ｍｍ面取りされてもよい。
の辺は、約１．５ｍｍ面取りされてもよい。
【００５３】前記シリコンタイルの処理された角は、約
１．５ｍｍ面取りされてもよい。
１．５ｍｍ面取りされてもよい。
【００５４】前記シリコンタイルは、単結晶シリコン
（ｃ−Ｓｉ）および多結晶シリコン（ｐ−Ｓｉ）からな
る群から選択される材料であってもよい。
（ｃ−Ｓｉ）および多結晶シリコン（ｐ−Ｓｉ）からな
る群から選択される材料であってもよい。
【００５５】前記シリコンタイルは、ｐ型ドーパントが
ドーピングされたシリコン材料であり、該シリコン材料
の抵抗率は、０．５〜５０Ω／ｃｍの範囲であってもよ
い。
ドーピングされたシリコン材料であり、該シリコン材料
の抵抗率は、０．５〜５０Ω／ｃｍの範囲であってもよ
い。
【００５６】前記シリコンタイルの上部表面および下部
表面の平坦性は、５ミクロン（μｍ）〜１０μｍの範囲
であってもよい。
表面の平坦性は、５ミクロン（μｍ）〜１０μｍの範囲
であってもよい。
【００５７】前記シリコンタイルの上部表面および下部
表面の平坦性は、１μｍ〜６μｍの範囲であってもよ
い。
表面の平坦性は、１μｍ〜６μｍの範囲であってもよ
い。
【００５８】前記シリコンタイルの上部表面および下部
表面の平坦性は、０．１μｍ〜１μｍの範囲であっても
よい。
表面の平坦性は、０．１μｍ〜１μｍの範囲であっても
よい。
【００５９】前記シリコンタイルは（１００）結晶学的
方位を有してもよい。
方位を有してもよい。
【００６０】本発明による集積回路（ＩＣ）用のスパッ
タリング堆積されたシリコン膜の製造におけるシリコン
（Ｓｉ）ターゲットは、裏板と、該裏板に取り付けられ
た複数のシリコンタイルとを備え、各シリコンタイル
は、所定の厚さと、処理された上部表面の辺および下部
表面の辺と、処理された角と、該上部表面および下部表
面全体にわたる所定の平坦性とを有してもよい。
タリング堆積されたシリコン膜の製造におけるシリコン
（Ｓｉ）ターゲットは、裏板と、該裏板に取り付けられ
た複数のシリコンタイルとを備え、各シリコンタイル
は、所定の厚さと、処理された上部表面の辺および下部
表面の辺と、処理された角と、該上部表面および下部表
面全体にわたる所定の平坦性とを有してもよい。
【００６１】前記シリコンタイルの厚さは、７ミリメー
トル（ｍｍ）〜１０ｍｍの範囲であってもよい。
トル（ｍｍ）〜１０ｍｍの範囲であってもよい。
【００６２】前記シリコンタイルの処理された上部表面
の辺は、１ｍｍ〜５ｍｍの範囲内で面取りされてもよ
い。
の辺は、１ｍｍ〜５ｍｍの範囲内で面取りされてもよ
い。
【００６３】前記シリコンタイルの処理された上部表面
の辺は、３ｍｍ〜１０ｍｍの範囲内で丸み付けされても
よい。
の辺は、３ｍｍ〜１０ｍｍの範囲内で丸み付けされても
よい。
【００６４】前記シリコンタイルの処理された下部表面
の辺は、約１．５ｍｍ面取りされてもよい。
の辺は、約１．５ｍｍ面取りされてもよい。
【００６５】前記シリコンタイルの処理された角は、約
１．５ｍｍ面取りされてもよい。
１．５ｍｍ面取りされてもよい。
【００６６】前記シリコンタイルは、単結晶シリコン
（ｃ−Ｓｉ）および多結晶シリコン（ｐ−Ｓｉ）からな
る群から選択される材料であってもよい。
（ｃ−Ｓｉ）および多結晶シリコン（ｐ−Ｓｉ）からな
る群から選択される材料であってもよい。
【００６７】前記シリコンタイルは、ｐ型ドーパントが
ドーピングされたシリコン材料であり、該シリコン材料
の抵抗率は、０．５〜５０Ω／ｃｍの範囲であってもよ
い。
ドーピングされたシリコン材料であり、該シリコン材料
の抵抗率は、０．５〜５０Ω／ｃｍの範囲であってもよ
い。
【００６８】前記シリコンタイルの上部表面および下部
表面の平坦性は、５ミクロン（μｍ）〜１０μｍの範囲
であってもよい。
表面の平坦性は、５ミクロン（μｍ）〜１０μｍの範囲
であってもよい。
【００６９】前記シリコンタイルの上部表面および下部
表面の平坦性は、１μｍ〜６μｍの範囲であってもよ
い。
表面の平坦性は、１μｍ〜６μｍの範囲であってもよ
い。
【００７０】前記シリコンタイルの上部表面および下部
表面の平坦性は、０．１μｍ〜１μｍの範囲であっても
よい。
表面の平坦性は、０．１μｍ〜１μｍの範囲であっても
よい。
【００７１】前記シリコンタイルは（１００）結晶学的
方位を有してもよい。
方位を有してもよい。
【００７２】前記取り付けられた複数のシリコンタイル
は、約６５０ｍｍ×５５０ｍｍの表面積を有するシリコ
ンターゲットを形成してもよい。
は、約６５０ｍｍ×５５０ｍｍの表面積を有するシリコ
ンターゲットを形成してもよい。
【００７３】前記シリコンタイルは多結晶シリコン材料
であり、４つの多結晶シリコンタイルが前記裏板に取り
付けられてもよい。
であり、４つの多結晶シリコンタイルが前記裏板に取り
付けられてもよい。
【００７４】前記シリコンタイルは単結晶シリコン材料
であり、２０の前記シリコンタイルが前記裏板に取り付
けられてもよい。
であり、２０の前記シリコンタイルが前記裏板に取り付
けられてもよい。
【００７５】各シリコンタイルの下部表面上に該下部表
面の辺に沿って形成され、接着境界を形成するための接
着剤と、該接着境界の内側の各シリコンタイルの下部表
面上に配置されたインジウムとをさらに備えてもよい。
面の辺に沿って形成され、接着境界を形成するための接
着剤と、該接着境界の内側の各シリコンタイルの下部表
面上に配置されたインジウムとをさらに備えてもよい。
【００７６】前記複数のシリコンタイルは、０．５ｍｍ
〜１ｍｍの範囲の該シリコンタイル間の隙間によって分
けられていてもよい。
〜１ｍｍの範囲の該シリコンタイル間の隙間によって分
けられていてもよい。
【００７７】本発明は、微小電極、特に、多結晶シリコ
ンＴＦＴの製造において用いられるシリコンターゲット
を製造する手順を含む。シリコンタイルとそれによって
得られるターゲットは、優れた粒子特性と堆積された膜
中の低不純物レベルとを示す。
ンＴＦＴの製造において用いられるシリコンターゲット
を製造する手順を含む。シリコンタイルとそれによって
得られるターゲットは、優れた粒子特性と堆積された膜
中の低不純物レベルとを示す。
【００７８】従って、集積回路（ＩＣ）用のスパッタリ
ング堆積されたシリコン膜の製造におけるシリコンター
ゲットタイルを形成する方法を提供する。この方法は、
単結晶シリコンタイルまたは多結晶シリコンタイルのい
ずれかを７ミリメートル（ｍｍ）〜１０ｍｍの範囲の厚
さに切断する工程と、不純物粒子の生成を最小にするた
めにシリコンタイルの辺を処理する工程とを包含する。
シリコンタイルの処理は、シリコンタイルの上部表面の
辺と下部表面の辺とに面取り操作または丸み付け操作を
施す工程を包含する。シリコンタイルの上部表面の辺
は、１ｍｍ〜５ｍｍの範囲内で面取りされるか、また
は、３ｍｍ〜１０ｍｍの範囲内で丸み付けされる。シリ
コンタイルの下部表面の辺は、約１．５ｍｍ面取りされ
る。さらに、シリコンタイルの処理は、約１．５ｍｍシ
リコンタイルの角を面取りする工程を包含する。
ング堆積されたシリコン膜の製造におけるシリコンター
ゲットタイルを形成する方法を提供する。この方法は、
単結晶シリコンタイルまたは多結晶シリコンタイルのい
ずれかを７ミリメートル（ｍｍ）〜１０ｍｍの範囲の厚
さに切断する工程と、不純物粒子の生成を最小にするた
めにシリコンタイルの辺を処理する工程とを包含する。
シリコンタイルの処理は、シリコンタイルの上部表面の
辺と下部表面の辺とに面取り操作または丸み付け操作を
施す工程を包含する。シリコンタイルの上部表面の辺
は、１ｍｍ〜５ｍｍの範囲内で面取りされるか、また
は、３ｍｍ〜１０ｍｍの範囲内で丸み付けされる。シリ
コンタイルの下部表面の辺は、約１．５ｍｍ面取りされ
る。さらに、シリコンタイルの処理は、約１．５ｍｍシ
リコンタイルの角を面取りする工程を包含する。
【００７９】この方法は、さらに、シリコンタイルの表
面を化学エッチングして、５０ミクロン（μｍ）〜５０
０μｍの範囲内のシリコン材料を除去する工程と、シリ
コンタイルの上部表面と下部表面とを０．１μｍ〜１０
μｍの範囲内の所定の平坦性が得られるまで研磨する工
程と、裏板に複数の研磨されたシリコンタイルを取り付
けて、シリコンターゲットを完成させる工程とを包含す
る。
面を化学エッチングして、５０ミクロン（μｍ）〜５０
０μｍの範囲内のシリコン材料を除去する工程と、シリ
コンタイルの上部表面と下部表面とを０．１μｍ〜１０
μｍの範囲内の所定の平坦性が得られるまで研磨する工
程と、裏板に複数の研磨されたシリコンタイルを取り付
けて、シリコンターゲットを完成させる工程とを包含す
る。
【００８０】上述のシリコンタイルターゲットを製造す
る方法およびシリコンターゲットデバイスについてさら
に以降で詳述する。
る方法およびシリコンターゲットデバイスについてさら
に以降で詳述する。
【００８１】
【発明の実施の形態】本発明は、単結晶シリコン材料ま
たはポリシリコン材料のいずれかを用いたシリコンター
ゲットの製造について記載する。ターゲットの材料は、
最終的なターゲット中のタイル数を決定する際に重要で
ある。６５０ミリメートル（ｍｍ）×５５０ｍｍの表面
積を有するシリコンターゲットは、約２０の単結晶シリ
コン（ｃ−Ｓｉ）タイル（但し、ポリシリコン（ｐ−Ｓ
ｉ）タイルの場合には４個のタイルのみ）を必要とす
る。標準の（１００）結晶学的方位以外のシリコン材料
の方位が可能であれば、単結晶のタイル数を減らすこと
ができる。つまり、シリコンタイルは、シリコンインゴ
ットから縦方向に長く切断され得る。しかしながら、単
結晶材料から作製されるターゲットは、常に、多結晶シ
リコン材料から作製される同じようなサイズのターゲッ
トよりも多くのタイルを含むことが多い。タイルの数
は、タイル辺の全面積およびターゲットの表面全体にわ
たるタイル間の隙間数に影響する。この理由からターゲ
ット内のタイル間の隙間数を最小にすることが最も望ま
しい。
たはポリシリコン材料のいずれかを用いたシリコンター
ゲットの製造について記載する。ターゲットの材料は、
最終的なターゲット中のタイル数を決定する際に重要で
ある。６５０ミリメートル（ｍｍ）×５５０ｍｍの表面
積を有するシリコンターゲットは、約２０の単結晶シリ
コン（ｃ−Ｓｉ）タイル（但し、ポリシリコン（ｐ−Ｓ
ｉ）タイルの場合には４個のタイルのみ）を必要とす
る。標準の（１００）結晶学的方位以外のシリコン材料
の方位が可能であれば、単結晶のタイル数を減らすこと
ができる。つまり、シリコンタイルは、シリコンインゴ
ットから縦方向に長く切断され得る。しかしながら、単
結晶材料から作製されるターゲットは、常に、多結晶シ
リコン材料から作製される同じようなサイズのターゲッ
トよりも多くのタイルを含むことが多い。タイルの数
は、タイル辺の全面積およびターゲットの表面全体にわ
たるタイル間の隙間数に影響する。この理由からターゲ
ット内のタイル間の隙間数を最小にすることが最も望ま
しい。
【００８２】図３は、ＩＣ用のスパッタリング堆積され
たシリコン膜の製造に用いられる本発明のシリコンター
ゲットの斜視図である。ターゲット３００は、裏板３０
２とその裏板３０２に取り付けられた複数のシリコンタ
イル３０４とを含む。シリコンタイル３０４が多結晶シ
リコン材料である場合には、図示されるように、４つの
多結晶シリコンタイル３０４が裏板３０２に取付けられ
る。あるいは、図示しないが、シリコンタイル３０４が
単結晶シリコン材料である場合には、２０の単結晶シリ
コンタイル３０４が裏板３０２に取り付けられる。ター
ゲットを形成するために必要なタイル数は、上述のタイ
ル数よりも少ないことが好ましい。取り付けられた複数
のシリコンタイル３０４は、約６５０ｍｍ×５５０ｍｍ
の表面積を有するシリコンターゲット３００を形成す
る。つまり、ａ＝６５０ｍｍ、ｂ＝５５０ｍｍである。
しかしながら他のターゲットサイズも可能である。
たシリコン膜の製造に用いられる本発明のシリコンター
ゲットの斜視図である。ターゲット３００は、裏板３０
２とその裏板３０２に取り付けられた複数のシリコンタ
イル３０４とを含む。シリコンタイル３０４が多結晶シ
リコン材料である場合には、図示されるように、４つの
多結晶シリコンタイル３０４が裏板３０２に取付けられ
る。あるいは、図示しないが、シリコンタイル３０４が
単結晶シリコン材料である場合には、２０の単結晶シリ
コンタイル３０４が裏板３０２に取り付けられる。ター
ゲットを形成するために必要なタイル数は、上述のタイ
ル数よりも少ないことが好ましい。取り付けられた複数
のシリコンタイル３０４は、約６５０ｍｍ×５５０ｍｍ
の表面積を有するシリコンターゲット３００を形成す
る。つまり、ａ＝６５０ｍｍ、ｂ＝５５０ｍｍである。
しかしながら他のターゲットサイズも可能である。
【００８３】タイルは、適切な材料の塊から適切なサイ
ズに切断され成形される。これは、機械ダメージが極力
最小となるプロセスによって行われる必要がある。切断
によるダメージにより、残差応力が残ることになり、こ
れによって粒子を形成し、材料がスパッタリングチャン
バ内で用いられる場合にはアーク放電スポットが生成さ
れる可能性がある。タイルを切断するために異なる方法
が用いられる。このような異なる方法には、例えば、鋸
切断、レーザ切断、高圧水切断、ルータ切断等である。
粗く切断した後にイオンミリングを用いて、そのタイル
を仕様サイズまで正確に切断することができる。残差ダ
メージを最小にする１つの方法には、鋸切断の後にイオ
ンミリングを行うことである。行う作業が大変であり、
用いられる切断手順にもかかわらず、切断を行った後に
残る残差ダメージをすべて取り除く必要がある。そうし
ないと、粒子がタイルの表面から生成する。
ズに切断され成形される。これは、機械ダメージが極力
最小となるプロセスによって行われる必要がある。切断
によるダメージにより、残差応力が残ることになり、こ
れによって粒子を形成し、材料がスパッタリングチャン
バ内で用いられる場合にはアーク放電スポットが生成さ
れる可能性がある。タイルを切断するために異なる方法
が用いられる。このような異なる方法には、例えば、鋸
切断、レーザ切断、高圧水切断、ルータ切断等である。
粗く切断した後にイオンミリングを用いて、そのタイル
を仕様サイズまで正確に切断することができる。残差ダ
メージを最小にする１つの方法には、鋸切断の後にイオ
ンミリングを行うことである。行う作業が大変であり、
用いられる切断手順にもかかわらず、切断を行った後に
残る残差ダメージをすべて取り除く必要がある。そうし
ないと、粒子がタイルの表面から生成する。
【００８４】タイル辺の調整および処理は、以下の図面
を用いて説明する。タイル辺は、最初に、１〜５ミリメ
ートル（ｍｍ）の範囲で面取りが行われる。１ｍｍ未満
の面取りでは不十分と思われるが、５ｍｍの面取りを行
えば十分な結果が得られる。あるいは、辺に丸みを付け
てもよい。効果的な丸みを付けるためには、１ｍｍを超
える半径を必要とする。約１．５ｍｍの小さな面取りを
タイルの下部に施し、タイル間の隙間に入る可能性のあ
る不純物を封じて排除する。スパッタリング堆積中にタ
ーゲットがすり減り、タイルの上部表面と下部表面との
間の距離が小さくなるにつれて、この特徴がより重要と
なる。タイルの下部辺を面取りしない場合には、元の面
取りサイズとタイルの厚さに応じて、実際に、プラズマ
が、タイル間の隙間の下部まで達して、不純物が広がる
可能性がある。
を用いて説明する。タイル辺は、最初に、１〜５ミリメ
ートル（ｍｍ）の範囲で面取りが行われる。１ｍｍ未満
の面取りでは不十分と思われるが、５ｍｍの面取りを行
えば十分な結果が得られる。あるいは、辺に丸みを付け
てもよい。効果的な丸みを付けるためには、１ｍｍを超
える半径を必要とする。約１．５ｍｍの小さな面取りを
タイルの下部に施し、タイル間の隙間に入る可能性のあ
る不純物を封じて排除する。スパッタリング堆積中にタ
ーゲットがすり減り、タイルの上部表面と下部表面との
間の距離が小さくなるにつれて、この特徴がより重要と
なる。タイルの下部辺を面取りしない場合には、元の面
取りサイズとタイルの厚さに応じて、実際に、プラズマ
が、タイル間の隙間の下部まで達して、不純物が広がる
可能性がある。
【００８５】タイルを化学エッチングする前に、タイル
の角もまた面取りされる。尖った辺は、滑らかな辺に比
べてより大きな応力を受けているので、角を面取りする
ことは、応力をなくすという観点から望ましい。タイル
の角が欠けないように、各タイルの４角について少しだ
け角を切り落とす。約１．５ｍｍ切り落として面取りさ
れる。ターゲットタイルが裏板に取付けられているた
め、この特徴によってターゲットのタイルの処理が容易
になり得る。角を切り落とせば、処理中に角が欠けるこ
とも防がれる。欠けた角は、スパッタリング堆積中に粒
子が生成するサイトを作る。
の角もまた面取りされる。尖った辺は、滑らかな辺に比
べてより大きな応力を受けているので、角を面取りする
ことは、応力をなくすという観点から望ましい。タイル
の角が欠けないように、各タイルの４角について少しだ
け角を切り落とす。約１．５ｍｍ切り落として面取りさ
れる。ターゲットタイルが裏板に取付けられているた
め、この特徴によってターゲットのタイルの処理が容易
になり得る。角を切り落とせば、処理中に角が欠けるこ
とも防がれる。欠けた角は、スパッタリング堆積中に粒
子が生成するサイトを作る。
【００８６】成形（切断）または処理（面取り）プロセ
スの結果として生じるダメージはすべて、タイルを化学
エッチングをして、ダメージを受けた表面層を除去する
ことによって対処される。シリコン材料の少なくとも５
０ミクロン（μｍ）を除去することが必要であり、ミリ
ング後にダメージを受けた層を効果的に除去するために
は、より典型的には、１００〜２００μｍが除去され
る。このエッチングプロセスは、ＨＮＯ3／ＨＦ／ＣＨ3
ＣＯＯＨ（４：１：３）溶液中に浸漬させることによっ
て行われる。別の化学種は、ＨＦ／ＨＮＯ3溶液（１．
６：１．８）を含む。エッチング中に攪拌してより均一
にすることが重要である。シリコン材料の表面からエッ
チャントを素早く除去するために、不純物すすぎ洗いを
用い、エッチングプロセスを停止する。
スの結果として生じるダメージはすべて、タイルを化学
エッチングをして、ダメージを受けた表面層を除去する
ことによって対処される。シリコン材料の少なくとも５
０ミクロン（μｍ）を除去することが必要であり、ミリ
ング後にダメージを受けた層を効果的に除去するために
は、より典型的には、１００〜２００μｍが除去され
る。このエッチングプロセスは、ＨＮＯ3／ＨＦ／ＣＨ3
ＣＯＯＨ（４：１：３）溶液中に浸漬させることによっ
て行われる。別の化学種は、ＨＦ／ＨＮＯ3溶液（１．
６：１．８）を含む。エッチング中に攪拌してより均一
にすることが重要である。シリコン材料の表面からエッ
チャントを素早く除去するために、不純物すすぎ洗いを
用い、エッチングプロセスを停止する。
【００８７】タイルは、表面平坦性をよくするために研
磨される。研磨は、紙やすりを用いて表面をラップ仕上
げすることで達成される。あるいは、例えば、ＳｉＯ2
スラリーを用いた化学的機械的研磨（ＣＭＰ）法によっ
ても研磨を達成することができる。等価なスラリーを用
いてもよい。
磨される。研磨は、紙やすりを用いて表面をラップ仕上
げすることで達成される。あるいは、例えば、ＳｉＯ2
スラリーを用いた化学的機械的研磨（ＣＭＰ）法によっ
ても研磨を達成することができる。等価なスラリーを用
いてもよい。
【００８８】図４ａ〜４ｇは、図３のシリコンタイル３
０４の詳細な局面を示す。図４ａは、シリコンタイル３
０４の部分断面図である。各シリコンタイル３０４は、
７ｍｍ〜１０ｍｍの範囲の所定の厚さ４００を有する。
タイル３０４はまた、処理された上部表面の辺４０２と
処理された下部表面の辺４０４とを有する。タイル３０
４は、上部表面４０６と裏板（図３を参照）に取付けら
れる下部表面４０８とを有する。
０４の詳細な局面を示す。図４ａは、シリコンタイル３
０４の部分断面図である。各シリコンタイル３０４は、
７ｍｍ〜１０ｍｍの範囲の所定の厚さ４００を有する。
タイル３０４はまた、処理された上部表面の辺４０２と
処理された下部表面の辺４０４とを有する。タイル３０
４は、上部表面４０６と裏板（図３を参照）に取付けら
れる下部表面４０８とを有する。
【００８９】図４ｂは、シリコンタイル３０４の上部表
面４０６の平面図である。４つの上部表面の辺４０２が
示されている。ここでは図示しないが（図５を参照）、
タイルの下部表面の平面図にも上部表面の辺４０２と同
じ並びで４つの下部表面の辺が示される。タイル３０４
はまた処理された角４１０を有する。
面４０６の平面図である。４つの上部表面の辺４０２が
示されている。ここでは図示しないが（図５を参照）、
タイルの下部表面の平面図にも上部表面の辺４０２と同
じ並びで４つの下部表面の辺が示される。タイル３０４
はまた処理された角４１０を有する。
【００９０】図４ｃは、シリコンタイルの上部表面４０
６の部分断面図の詳細である。上部表面は所定の平坦性
４１２を有する。図示しないが、タイルの下部表面も同
様に所定の平坦性を有する。本発明のいくつかの局面に
おいて、平坦性４１２は５ミクロン（μｍ）〜１０μｍ
の範囲である。他の局面では、平坦性４１２は１μｍ〜
６μｍの範囲である。さらに他の局面では、平坦性４１
２は０．１μｍ〜１μｍの範囲である。これら平坦性の
異なる仕様は、プロセスコストと堆積されたシリコン膜
の品質との間のトレードオフを含んでいる。
６の部分断面図の詳細である。上部表面は所定の平坦性
４１２を有する。図示しないが、タイルの下部表面も同
様に所定の平坦性を有する。本発明のいくつかの局面に
おいて、平坦性４１２は５ミクロン（μｍ）〜１０μｍ
の範囲である。他の局面では、平坦性４１２は１μｍ〜
６μｍの範囲である。さらに他の局面では、平坦性４１
２は０．１μｍ〜１μｍの範囲である。これら平坦性の
異なる仕様は、プロセスコストと堆積されたシリコン膜
の品質との間のトレードオフを含んでいる。
【００９１】図４ｄは、図４ａの上部表面の辺４０２を
面取りした詳細図である。シリコンタイルの処理された
上部表面の辺４０２は、１ｍｍ〜５ｍｍの範囲内で面取
りされる。つまり、ｂは１〜５ｍｍの範囲である。
面取りした詳細図である。シリコンタイルの処理された
上部表面の辺４０２は、１ｍｍ〜５ｍｍの範囲内で面取
りされる。つまり、ｂは１〜５ｍｍの範囲である。
【００９２】図４ｅは、図４ａの上部表面の辺４０２に
丸みをつけた詳細図である。シリコンタイルの処理され
た上部表面の辺４０２は、３ｍｍ〜１０ｍｍの範囲内で
丸み付けされる。つまり、ｒは３〜１０ｍｍの範囲であ
る。
丸みをつけた詳細図である。シリコンタイルの処理され
た上部表面の辺４０２は、３ｍｍ〜１０ｍｍの範囲内で
丸み付けされる。つまり、ｒは３〜１０ｍｍの範囲であ
る。
【００９３】図４ｆは、図４ａの下部表面の辺４０４を
面取りした詳細図である。シリコンタイルの処理された
下部表面の辺４０４は、約１．５ｍｍ面取りされる。つ
まり、ｂは約１．５ｍｍである。
面取りした詳細図である。シリコンタイルの処理された
下部表面の辺４０４は、約１．５ｍｍ面取りされる。つ
まり、ｂは約１．５ｍｍである。
【００９４】図４ｇは、図４ｂの処理された角４１０の
詳細図である。シリコンタイルの処理された角４１０
は、約１．５ｍｍ面取りされる。つまり、ｂは約１．５
ｍｍである。
詳細図である。シリコンタイルの処理された角４１０
は、約１．５ｍｍ面取りされる。つまり、ｂは約１．５
ｍｍである。
【００９５】上述のように、シリコンタイル３０４は、
単結晶シリコン（ｃ−Ｓｉ）および多結晶シリコン（ｐ
−Ｓｉ）からなる群から選択される材料である。本発明
のいくつかの局面において、シリコンタイル３０４は、
ｐ型ドーパントをドーピングしたシリコン材料であり、
その抵抗率は０．５〜５０Ω／ｃｍの範囲である。典型
的に切断される場合には、シリコンタイル３０４は、
（１００）結晶学的方位を有する。
単結晶シリコン（ｃ−Ｓｉ）および多結晶シリコン（ｐ
−Ｓｉ）からなる群から選択される材料である。本発明
のいくつかの局面において、シリコンタイル３０４は、
ｐ型ドーパントをドーピングしたシリコン材料であり、
その抵抗率は０．５〜５０Ω／ｃｍの範囲である。典型
的に切断される場合には、シリコンタイル３０４は、
（１００）結晶学的方位を有する。
【００９６】図５は、図４ａのシリコンタイルの下部表
面４０８に裏板を取り付けた詳細図である。接着剤を下
部表面の辺４０４に沿って各シリコンタイルの下部表面
４０８上に形成して、接着境界５００を形成する。斜線
で示されるインジウム５０２が、接着境界５００の内側
にある各シリコンタイルの下部表面４０８に配置され
る。インジウムは、図示されるように内部領域に一様に
付与してもよいし、または、あるパターン状に付与して
もよい。接着境界５００によってタイル３０４の下でイ
ンジウム５０２を固定して、堆積プロセス中にインジウ
ムが不純物となるのを防ぐ。
面４０８に裏板を取り付けた詳細図である。接着剤を下
部表面の辺４０４に沿って各シリコンタイルの下部表面
４０８上に形成して、接着境界５００を形成する。斜線
で示されるインジウム５０２が、接着境界５００の内側
にある各シリコンタイルの下部表面４０８に配置され
る。インジウムは、図示されるように内部領域に一様に
付与してもよいし、または、あるパターン状に付与して
もよい。接着境界５００によってタイル３０４の下でイ
ンジウム５０２を固定して、堆積プロセス中にインジウ
ムが不純物となるのを防ぐ。
【００９７】図６は、シリコンタイル３０４間のタイル
の隙間を示す図３の部分断面図である。シリコンタイル
３０４は、０．５ｍｍ〜１ｍｍの範囲のタイル間の隙間
６００によって分かれている。
の隙間を示す図３の部分断面図である。シリコンタイル
３０４は、０．５ｍｍ〜１ｍｍの範囲のタイル間の隙間
６００によって分かれている。
【００９８】図７は、集積回路（ＩＣ）用のスパッタリ
ング堆積されたシリコン膜の製造におけるシリコンター
ゲットタイルを形成する方法を示すフローチャートであ
る。説明を簡単にするために番号が昇順に付された工程
からなる方法を示すが、明示的に説明しないとしても、
順番とは異なる順序で行ってもよい。この方法は工程７
００で開始する。工程７０２においてシリコンタイルを
成形する。シリコンタイルを成形する工程は、鋸切断、
レーザ切断、高圧水切断およびルータ切断からなる群か
ら選択された方法を用いてシリコンインゴットまたはシ
リコン塊からタイルを切断する工程を包含する。シリコ
ンタイルは、通常、一般的な（１００）方位を有するよ
うに成形されるが、他の結晶方位を有するように成形す
ることも可能である。シリコンタイルを成形する工程
は、シリコンタイルを７ミリメートル（ｍｍ）〜１０ｍ
ｍの範囲の厚さに切断する工程を包含する。
ング堆積されたシリコン膜の製造におけるシリコンター
ゲットタイルを形成する方法を示すフローチャートであ
る。説明を簡単にするために番号が昇順に付された工程
からなる方法を示すが、明示的に説明しないとしても、
順番とは異なる順序で行ってもよい。この方法は工程７
００で開始する。工程７０２においてシリコンタイルを
成形する。シリコンタイルを成形する工程は、鋸切断、
レーザ切断、高圧水切断およびルータ切断からなる群か
ら選択された方法を用いてシリコンインゴットまたはシ
リコン塊からタイルを切断する工程を包含する。シリコ
ンタイルは、通常、一般的な（１００）方位を有するよ
うに成形されるが、他の結晶方位を有するように成形す
ることも可能である。シリコンタイルを成形する工程
は、シリコンタイルを７ミリメートル（ｍｍ）〜１０ｍ
ｍの範囲の厚さに切断する工程を包含する。
【００９９】工程７０２におけるシリコンタイルを成形
する工程は、単結晶シリコン（ｃ−Ｓｉ）および多結晶
シリコン（ｐ−Ｓｉ）からなる群から選択される材料か
らシリコンタイルを成形する工程を包含する。いくつか
の局面では、シリコンタイルは、ｐ型ドーパントをドー
ピングしたシリコン材料から形成され、その抵抗率は
０．５〜５０Ω／ｃｍの範囲である。
する工程は、単結晶シリコン（ｃ−Ｓｉ）および多結晶
シリコン（ｐ−Ｓｉ）からなる群から選択される材料か
らシリコンタイルを成形する工程を包含する。いくつか
の局面では、シリコンタイルは、ｐ型ドーパントをドー
ピングしたシリコン材料から形成され、その抵抗率は
０．５〜５０Ω／ｃｍの範囲である。
【０１００】工程７０４において、不純物粒子の生成が
最小となるようにシリコンタイルの辺を処理する。工程
７０４では、シリコンタイルの上部表面の辺と下部表面
の辺とに面取りおよび丸み付けからなる群から選択され
る処理を施して、シリコンタイルを処理する。工程７０
４ａでは、シリコンタイルの上部表面の辺を１ｍｍ〜５
ｍｍの範囲内で面取りする。あるいは、シリコンタイル
の上部表面の辺を３ｍｍ〜１０ｍｍの範囲内で丸み付け
する。工程７０４ｂでは、シリコンタイルの下部辺を約
１．５ｍｍ面取りする。
最小となるようにシリコンタイルの辺を処理する。工程
７０４では、シリコンタイルの上部表面の辺と下部表面
の辺とに面取りおよび丸み付けからなる群から選択され
る処理を施して、シリコンタイルを処理する。工程７０
４ａでは、シリコンタイルの上部表面の辺を１ｍｍ〜５
ｍｍの範囲内で面取りする。あるいは、シリコンタイル
の上部表面の辺を３ｍｍ〜１０ｍｍの範囲内で丸み付け
する。工程７０４ｂでは、シリコンタイルの下部辺を約
１．５ｍｍ面取りする。
【０１０１】工程７０４ｃは、シリコンタイルの角に面
取りおよび丸み付けからなる群から選択される処理を施
す工程を包含する。１局面では、シリコンタイルの角が
約１．５ｍｍだけ面取りされる。
取りおよび丸み付けからなる群から選択される処理を施
す工程を包含する。１局面では、シリコンタイルの角が
約１．５ｍｍだけ面取りされる。
【０１０２】工程７０４においてシリコンタイルの辺の
処理を行った後、工程７０６においてシリコンタイルの
表面を化学エッチングする。シリコンタイルの表面を化
学エッチングする工程は、５０ミクロン（μｍ）〜５０
０μｍの範囲内でシリコン材料を除去する工程を包含す
る。いくつかの局面において、シリコンタイルの表面を
化学エッチングする工程は、ＨＮＯ3／ＨＦ／ＣＨ3ＣＯ
ＯＨ（４：１：３）およびＨＦ／ＨＮＯ3（１．６：
１．８）からなる群から選択される溶液中にシリタイル
を浸漬させる工程を包含する。あるいは、工程７０６に
おけるシリコンタイルの表面を化学エッチングする工程
は、ＣＨ3ＣＯＯＨを少量含むＨＮＯ3とＨＦとの混合物
である溶液中にシリコンタイルを浸漬させる工程を包含
する。
処理を行った後、工程７０６においてシリコンタイルの
表面を化学エッチングする。シリコンタイルの表面を化
学エッチングする工程は、５０ミクロン（μｍ）〜５０
０μｍの範囲内でシリコン材料を除去する工程を包含す
る。いくつかの局面において、シリコンタイルの表面を
化学エッチングする工程は、ＨＮＯ3／ＨＦ／ＣＨ3ＣＯ
ＯＨ（４：１：３）およびＨＦ／ＨＮＯ3（１．６：
１．８）からなる群から選択される溶液中にシリタイル
を浸漬させる工程を包含する。あるいは、工程７０６に
おけるシリコンタイルの表面を化学エッチングする工程
は、ＣＨ3ＣＯＯＨを少量含むＨＮＯ3とＨＦとの混合物
である溶液中にシリコンタイルを浸漬させる工程を包含
する。
【０１０３】工程７０６においてシリコンタイルに化学
エッチングを行った後に、工程７０８において、シリコ
ンタイルの上部表面と下部表面とを所定の平坦性が得ら
れるまで研磨する。シリコンタイルの上部表面と下部表
面とを研磨する工程は、細かい紙やすりを用いたサンダ
ー仕上げおよびＳｉＯ2スラリーを用いた化学的機械的
研磨（ＣＭＰ）からなる群から選択されるプロセスによ
って表面を研磨する工程を包含する。いくつかの局面で
は、工程７０８におけるシリコンタイルの上部表面と下
部表面とを研磨する工程は、５μｍ〜１０μｍの範囲の
平坦性が得られるまで表面を研磨する工程を包含する。
あるいは、平坦性の範囲は、１μｍ〜６μｍであるか、
または、０．１μｍ〜１μｍである。
エッチングを行った後に、工程７０８において、シリコ
ンタイルの上部表面と下部表面とを所定の平坦性が得ら
れるまで研磨する。シリコンタイルの上部表面と下部表
面とを研磨する工程は、細かい紙やすりを用いたサンダ
ー仕上げおよびＳｉＯ2スラリーを用いた化学的機械的
研磨（ＣＭＰ）からなる群から選択されるプロセスによ
って表面を研磨する工程を包含する。いくつかの局面で
は、工程７０８におけるシリコンタイルの上部表面と下
部表面とを研磨する工程は、５μｍ〜１０μｍの範囲の
平坦性が得られるまで表面を研磨する工程を包含する。
あるいは、平坦性の範囲は、１μｍ〜６μｍであるか、
または、０．１μｍ〜１μｍである。
【０１０４】工程７０８においてシリコンタイルの研磨
を行った後に、工程７１０において、裏板に複数のシリ
コンタイルを取り付けて、シリコンターゲットを完成さ
せる。裏板に複数のシリコンタイルを取り付けて、シリ
コンターゲットを完成させる工程は、約６５０ｍｍ×５
５０ｍｍの表面積を有するシリコンターゲットを形成す
る工程を包含する。工程７０２において、シリコンタイ
ルを多結晶シリコン材料から成形する場合には、典型的
に裏板に取り付けられる多結晶シリコンのタイルは４個
である。シリコンタイルを単結晶シリコン材料から成形
する場合には、２０の単結晶シリコンタイルが裏板に取
り付けられる。
を行った後に、工程７１０において、裏板に複数のシリ
コンタイルを取り付けて、シリコンターゲットを完成さ
せる。裏板に複数のシリコンタイルを取り付けて、シリ
コンターゲットを完成させる工程は、約６５０ｍｍ×５
５０ｍｍの表面積を有するシリコンターゲットを形成す
る工程を包含する。工程７０２において、シリコンタイ
ルを多結晶シリコン材料から成形する場合には、典型的
に裏板に取り付けられる多結晶シリコンのタイルは４個
である。シリコンタイルを単結晶シリコン材料から成形
する場合には、２０の単結晶シリコンタイルが裏板に取
り付けられる。
【０１０５】いくつかの局面において、工程７１０にお
ける裏板に複数のシリコンタイルを取り付ける工程は、
シリコンタイルの下部表面上に配置された接着剤によっ
て下部表面の辺に沿って各タイルを取り付けて、内部に
インジウムが配置された接着境界を形成する工程を包含
する。
ける裏板に複数のシリコンタイルを取り付ける工程は、
シリコンタイルの下部表面上に配置された接着剤によっ
て下部表面の辺に沿って各タイルを取り付けて、内部に
インジウムが配置された接着境界を形成する工程を包含
する。
【０１０６】図８は、ＩＣ用のスパッタリング堆積され
たシリコン膜の製造においてシリコンターゲットを形成
する別の方法を示すフローチャートである。この方法は
工程８００から開始する。工程８０２において、７ｍｍ
〜１０ｍｍの範囲の厚さにシリコンタイルを切断する。
工程８０４において、シリコンタイルの上部表面の辺と
下部表面の辺とに面取りおよび丸み付けからなる群から
選択される処理を施す。工程８０６において、シリコン
タイルの角を約１．５ｍｍ面取りする。工程８０８にお
いて、シリコンタイルの表面を化学エッチングし、５０
ミクロン（μｍ）〜５００μｍの範囲内のシリコン材料
を除去する。工程８１０において、シリコンタイルの上
部表面と下部表面とを０．１μｍ〜１０μｍの範囲内の
所定の平坦性が得られるまで研磨する。工程８１２にお
いて、裏板に複数のシリコンタイルを取り付けて、シリ
コンターゲットを完成させる。工程８１２における裏板
に複数のシリコンタイルを取り付けて、シリコンターゲ
ットを完成させる工程は、約６５０ｍｍ×５５０ｍｍの
表面積を有するシリコンターゲットを形成する工程を包
含する。
たシリコン膜の製造においてシリコンターゲットを形成
する別の方法を示すフローチャートである。この方法は
工程８００から開始する。工程８０２において、７ｍｍ
〜１０ｍｍの範囲の厚さにシリコンタイルを切断する。
工程８０４において、シリコンタイルの上部表面の辺と
下部表面の辺とに面取りおよび丸み付けからなる群から
選択される処理を施す。工程８０６において、シリコン
タイルの角を約１．５ｍｍ面取りする。工程８０８にお
いて、シリコンタイルの表面を化学エッチングし、５０
ミクロン（μｍ）〜５００μｍの範囲内のシリコン材料
を除去する。工程８１０において、シリコンタイルの上
部表面と下部表面とを０．１μｍ〜１０μｍの範囲内の
所定の平坦性が得られるまで研磨する。工程８１２にお
いて、裏板に複数のシリコンタイルを取り付けて、シリ
コンターゲットを完成させる。工程８１２における裏板
に複数のシリコンタイルを取り付けて、シリコンターゲ
ットを完成させる工程は、約６５０ｍｍ×５５０ｍｍの
表面積を有するシリコンターゲットを形成する工程を包
含する。
【０１０７】いくつかの局面では、工程８０４は、１ｍ
ｍ〜５ｍｍの範囲内でシリコンタイルの上部表面の辺を
面取りする工程を包含する。あるいは、シリコンタイル
の上部表面の辺に３ｍｍ〜１０ｍｍの範囲内で丸み付け
する。工程８０４はまた、シリコンタイルの下部表面の
辺を約１．５ｍｍ面取りする工程を包含する。
ｍ〜５ｍｍの範囲内でシリコンタイルの上部表面の辺を
面取りする工程を包含する。あるいは、シリコンタイル
の上部表面の辺に３ｍｍ〜１０ｍｍの範囲内で丸み付け
する。工程８０４はまた、シリコンタイルの下部表面の
辺を約１．５ｍｍ面取りする工程を包含する。
【０１０８】本発明のいくつかの局面では、工程８０８
において、ＣＨ3ＣＯＯＨを少量含むＨＮＯ3とＨＦとの
混合物である溶液中にシリコンタイルを浸漬させること
によって、シリコンタイルの表面を化学的エッチングす
る。
において、ＣＨ3ＣＯＯＨを少量含むＨＮＯ3とＨＦとの
混合物である溶液中にシリコンタイルを浸漬させること
によって、シリコンタイルの表面を化学的エッチングす
る。
【０１０９】本発明は、液晶ディスプレイ（ＬＣＤ）に
用いられ得るようなポリシリコン薄膜トランジスタ（Ｔ
ＦＴ）の製造に適用可能である。しかしながら、ＴＦＴ
の製造における改良点はまた、Ｘ線撮像技術、センサア
レイ等のＩＣ技術の他の分野、および、シートコンピュ
ータ、シート電話、シートレコーダ等の特定の製品また
は製品コンセプトにも適用可能である。当業者であれ
ば、上述の発明の他の変形例および実施形態を想起す
る。
用いられ得るようなポリシリコン薄膜トランジスタ（Ｔ
ＦＴ）の製造に適用可能である。しかしながら、ＴＦＴ
の製造における改良点はまた、Ｘ線撮像技術、センサア
レイ等のＩＣ技術の他の分野、および、シートコンピュ
ータ、シート電話、シートレコーダ等の特定の製品また
は製品コンセプトにも適用可能である。当業者であれ
ば、上述の発明の他の変形例および実施形態を想起す
る。
【０１１０】
【発明の効果】上述してきたように、薄膜トランジスタ
（ＴＦＴ）用のシリコン膜のスパッタリング堆積で用い
られ得るような、シリコンタイルおよびシリコンタイル
ターゲットを製造する方法を提供してきた。この方法
は、タイルを切断する工程と、そのタイルの辺を面取り
する工程と、そのタイルをエッチングしてタイルの切断
によって生じる残差ダメージを最小にする工程と、その
タイルを所定の平坦性が得られるまで研磨する工程と、
そのタイルを裏板に取り付ける工程とを包含する。ター
ゲットをスパッタリング堆積に用いる際に、これらすべ
てのプロセスを行えば、不純物および粒子の形成を最小
にすることができる。
（ＴＦＴ）用のシリコン膜のスパッタリング堆積で用い
られ得るような、シリコンタイルおよびシリコンタイル
ターゲットを製造する方法を提供してきた。この方法
は、タイルを切断する工程と、そのタイルの辺を面取り
する工程と、そのタイルをエッチングしてタイルの切断
によって生じる残差ダメージを最小にする工程と、その
タイルを所定の平坦性が得られるまで研磨する工程と、
そのタイルを裏板に取り付ける工程とを包含する。ター
ゲットをスパッタリング堆積に用いる際に、これらすべ
てのプロセスを行えば、不純物および粒子の形成を最小
にすることができる。
【図１ａ】図１ａは、従来の上部ゲートＴＦＴ構造の製
造を示す部分断面図である（従来技術）。
造を示す部分断面図である（従来技術）。
【図１ｂ】図１ｂは、従来の上部ゲートＴＦＴ構造の製
造を示す部分断面図である（従来技術）。
造を示す部分断面図である（従来技術）。
【図１ｃ】図１ｃは、従来の上部ゲートＴＦＴ構造の製
造を示す部分断面図である（従来技術）。
造を示す部分断面図である（従来技術）。
【図１ｄ】図１ｄは、従来の上部ゲートＴＦＴ構造の製
造を示す部分断面図である（従来技術）。
造を示す部分断面図である（従来技術）。
【図１ｅ】図１ｅは、従来の上部ゲートＴＦＴ構造の製
造を示す部分断面図である（従来技術）。
造を示す部分断面図である（従来技術）。
【図２】図２は、典型的なＤＣマグネトロンスパッタリ
ングチャンバの部分断面図である（従来技術）。
ングチャンバの部分断面図である（従来技術）。
【図３】図３は、ＩＣ用のスパッタリング堆積されたシ
リコン膜の製造に用いられる本発明のシリコンターゲッ
トの斜視図である。
リコン膜の製造に用いられる本発明のシリコンターゲッ
トの斜視図である。
【図４ａ】図４ａは、図３のシリコンタイルの局面の詳
細図である。
細図である。
【図４ｂ】図４ｂは、図３のシリコンタイルの局面の詳
細図である。
細図である。
【図４ｃ】図４ｃは、図３のシリコンタイルの局面の詳
細図である。
細図である。
【図４ｄ】図４ｄは、図３のシリコンタイルの局面の詳
細図である。
細図である。
【図４ｅ】図４ｅは、図３のシリコンタイルの局面の詳
細図である。
細図である。
【図４ｆ】図４ｆは、図３のシリコンタイルの局面の詳
細図である。
細図である。
【図４ｇ】図４ｇは、図３のシリコンタイルの局面の詳
細図である。
細図である。
【図５】図５は、図４ａのシリコンタイルの下部表面を
裏板に取り付けた詳細図である。
裏板に取り付けた詳細図である。
【図６】図６は、シリコンタイル間にあるタイルの隙間
を示す図３の部分断面図である。
を示す図３の部分断面図である。
【図７】図７は、集積回路（ＩＣ）用のスパッタリング
堆積されたシリコン膜の製造におけるシリコンターゲッ
トタイルを形成する方法を示すフローチャートである。
堆積されたシリコン膜の製造におけるシリコンターゲッ
トタイルを形成する方法を示すフローチャートである。
【図８】図８は、ＩＣ用のスパッタリング堆積されたシ
リコン膜の製造におけるシリコンターゲットタイルを形
成する別の方法を示すフローチャートである。
リコン膜の製造におけるシリコンターゲットタイルを形
成する別の方法を示すフローチャートである。
３００ ターゲット
３０２ 裏板
３０４ シリコンタイル
４０２ 上部表面の辺
４０４ 下部表面の辺
４０６ 上部表面
４０８ 下部表面
４１０ 角
５００ 接着境界
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 ジョン ハーツェル
アメリカ合衆国 ワシントン 98607，
ケイマス， エヌダブリュー コロンビア
サミット ドライブ 2026
Ｆターム(参考） 4K029 BA35 BB10 BD01 CA05 DC03
DC12
5F103 AA08 DD16 GG03 HH04 JJ01
LL13 RR04
Claims (61)
- 【請求項１】 集積回路（ＩＣ）用のスパッタリング堆
積されたシリコン膜の製造におけるシリコン（Ｓｉ）タ
ーゲットタイルを形成する方法であって、該方法は、 シリコンタイルを成形する工程と、 不純物粒子の生成を最小にするために該シリコンタイル
の辺を処理する工程とを包含する、方法。 - 【請求項２】 前記シリコンタイルを成形する工程は、
鋸切断、レーザ切断、高圧水切断、および、ルータ切断
からなる群から選択される方法を用いてシリコンインゴ
ットからタイルを切断する工程を包含する、請求項１に
記載の方法。 - 【請求項３】 前記シリコンタイルを成形する工程は、
７ミリメートル（ｍｍ）〜１０ｍｍの範囲の厚さに該シ
リコンタイルを切断する工程を包含する、請求項１に記
載の方法。 - 【請求項４】 前記シリコンタイルを処理する工程は、
該シリコンタイルの上部表面の辺と下部表面の辺とに面
取りおよび丸み付けからなる群から選択される処理を施
す工程を包含する、請求項１に記載の方法。 - 【請求項５】 前記シリコンタイルの上部表面の辺は、
１ｍｍ〜５ｍｍの範囲内で面取りされる、請求項４に記
載の方法。 - 【請求項６】 前記シリコンタイルの上部表面の辺は、
３ｍｍ〜１０ｍｍの範囲内で丸み付けされる、請求項４
に記載の方法。 - 【請求項７】 前記シリコンタイルの下部表面の辺は、
約１．５ｍｍ面取りされる、請求項４に記載の方法。 - 【請求項８】 前記シリコンタイルを処理する工程は、
該シリコンタイルの角に面取りおよび丸み付けからなる
群から選択される処理を施す工程を包含する、請求項１
に記載の方法。 - 【請求項９】 前記シリコンタイルの角は、約１．５ｍ
ｍ面取りされる、請求項８に記載の方法。 - 【請求項１０】 前記シリコンタイルを成形する工程
は、単結晶シリコン（ｃ−Ｓｉ）および多結晶シリコン
（ｐ−Ｓｉ）からなる群から選択される材料から該シリ
コンタイルを成形する工程を包含する、請求項１に記載
の方法。 - 【請求項１１】 前記シリコンタイルを成形する工程
は、ｐ型ドーパントをドーピングしたシリコン材料から
該シリコンタイルを成形する工程を包含し、該シリコン
材料の抵抗率は、０．５〜５０Ω／ｃｍの範囲である、
請求項１に記載の方法。 - 【請求項１２】 前記シリコンタイルの辺の処理を行っ
た後、該シリコンタイルの表面を化学エッチングする工
程をさらに包含する、請求項１に記載の方法。 - 【請求項１３】 前記シリコンタイルの表面を化学エッ
チングする工程は、５０ミクロン（μｍ）〜５００μｍ
の範囲内のシリコン材料を除去する工程を包含する、請
求項１２に記載の方法。 - 【請求項１４】 前記シリコンタイルの表面を化学エッ
チングする工程は、ＨＮＯ3／ＨＦ／ＣＨ3ＣＯＯＨ
（４：１：３）およびＨＦ／ＨＮＯ3（１．６：１．
８）からなる群から選択される溶液中に該シリコンタイ
ルを浸漬させる工程を包含する、請求項１２に記載の方
法。 - 【請求項１５】 前記シリコンタイルの表面を化学エッ
チングする工程は、ＣＨ3ＣＯＯＨを少量含むＨＮＯ3と
ＨＦとの混合物である溶液中に該シリコンタイルを浸漬
させる工程を包含する、請求項１２に記載の方法。 - 【請求項１６】 前記シリコンタイルを化学エッチング
した後、該シリコンタイルの上部表面と下部表面とを所
定の平坦性が得られるまで研磨する工程をさらに包含す
る、請求項１２に記載の方法。 - 【請求項１７】 前記シリコンタイルの上部表面と下部
表面とを研磨する工程は、細かい紙やすりを用いたサン
ダー仕上げおよびＳｉＯ2スラリーを用いた化学的機械
的研磨（ＣＭＰ）からなる群から選択されるプロセスに
よって該上部表面と該下部表面とを研磨する工程を包含
する、請求項１６に記載の方法。 - 【請求項１８】 前記シリコンタイルの上部表面と下部
表面とを研磨する工程は、該上部表面と該下部表面とを
５μｍ〜１０μｍの範囲内の平坦性が得られるまで研磨
する工程を包含する、請求項１６に記載の方法。 - 【請求項１９】 前記シリコンタイルの上部表面と下部
表面とを研磨する工程は、該上部表面と該下部表面とを
１μｍ〜６μｍの範囲内の平坦性が得られるまで研磨す
る工程を包含する、請求項１６に記載の方法。 - 【請求項２０】 前記シリコンタイルの上部表面と下部
表面とを研磨する工程は、該上部表面と該下部表面とを
０．１μｍ〜１μｍの範囲内の平坦性が得られるまで研
磨する工程を包含する、請求項１６に記載の方法。 - 【請求項２１】 前記シリコンタイルを研磨した後、裏
板に複数の該シリコンタイルを取り付けて、シリコンタ
ーゲットを完成させる工程をさらに包含する、請求項１
６に記載の方法。 - 【請求項２２】 前記裏板に複数のシリコンタイルを取
り付けて、シリコンターゲットを完成させる工程は、約
６５０ｍｍ×５５０ｍｍの表面積を有する該シリコンタ
ーゲットを形成する工程を包含する、請求項２１に記載
の方法。 - 【請求項２３】 前記シリコンタイルを成形する工程
は、多結晶シリコン材料から該タイルを成形する工程を
包含し、前記裏板に複数のシリコンタイルを取り付ける
工程は、４つの多結晶シリコンタイルを取り付ける工程
を包含する、請求項２２に記載の方法。 - 【請求項２４】 前記シリコンタイルを成形する工程
は、単結晶シリコン材料から該タイルを成形する工程を
包含し、前記裏板に複数のシリコンタイルを取り付ける
工程は、２０の単結晶シリコンタイルを取り付ける工程
を包含する、請求項２２に記載の方法。 - 【請求項２５】 前記裏板に複数のシリコンタイルを取
り付ける工程は、該シリコンタイルの下部表面に配置さ
れた接着剤によって各シリコンタイルを該下部表面の辺
に沿って取り付け、内部に配置されたインジウムによっ
て接着境界を形成する工程を包含する、請求項２１に記
載の方法。 - 【請求項２６】 前記シリコンタイルを成形する工程
は、（１００）方位を有する該シリコンタイルを成形す
る工程を包含する、請求項１に記載の方法。 - 【請求項２７】 集積回路（ＩＣ）用のスパッタリング
堆積されたシリコン膜の製造において、シリコン（Ｓ
ｉ）ターゲットを形成する方法であって、該方法は、 シリコンタイルを７ミリメートル（ｍｍ）〜１０ｍｍの
範囲の厚さに切断する工程と、 該シリコンタイルの上部表面の辺と下部表面の辺とに面
取りおよび丸み付けからなる群から選択される処理を施
す工程と、 該シリコンタイルの角を約１．５ｍｍ面取りする工程
と、 該シリコンタイルの上部表面と下部表面とを化学エッチ
ングして、５０ミクロン（μｍ）〜５００μｍの範囲内
のシリコン材料を除去する工程と、 該シリコンタイルの上部表面と下部表面とを０．１μｍ
〜１０μｍの範囲内の所定の平坦性が得られるまで研磨
する工程と、 裏板に複数の該シリコンタイルを取り付けて、シリコン
ターゲットを完成させる工程とを包含する、方法。 - 【請求項２８】 前記シリコンタイルの上部表面の辺に
処理を施す工程は、該上部表面の辺を１ｍｍ〜５ｍｍの
範囲内で面取りを行う工程を包含する、請求項２７に記
載の方法。 - 【請求項２９】 前記シリコンタイルの上部表面の辺に
処理を施す工程は、該上部表面の辺を３ｍｍ〜１０ｍｍ
の範囲内で丸み付けする工程を包含する、請求項２７に
記載の方法。 - 【請求項３０】 前記シリコンタイルの下部表面の辺に
処理を施す工程は、該下部表面の辺を約１．５ｍｍ面取
りを行う工程を包含する、請求項２７に記載の方法。 - 【請求項３１】 前記シリコンタイルの表面を化学エッ
チングする工程は、ＣＨ3ＣＯＯＨを少量含むＨＮＯ3と
ＨＦとの混合物である溶液中に該シリコンタイルを浸漬
させる工程を包含する、請求項２７に記載の方法。 - 【請求項３２】 前記裏板に複数のシリコンタイルを取
り付けて、シリコンターゲットを完成させる工程は、約
６５０ｍｍ×５５０ｍｍの表面積を有する該シリコンタ
ーゲットを形成する工程を包含する、請求項２７に記載
の方法。 - 【請求項３３】 集積回路（ＩＣ）用のスパッタリング
堆積されたシリコン膜の製造におけるシリコン（Ｓｉ）
ターゲットタイルであって、 所定の厚さを有するシリコンタイルと、 該シリコンタイルの処理された上部表面の辺と下部表面
の辺と、 該シリコンタイルの処理された角と、 該シリコンタイルの該上部表面および下部表面全体にわ
たる所定の平坦性とを備える、シリコンターゲットタイ
ル。 - 【請求項３４】 前記シリコンタイルの厚さは、７ミリ
メートル（ｍｍ）〜１０ｍｍの範囲である、請求項３３
に記載のシリコンターゲットタイル。 - 【請求項３５】 前記シリコンタイルの処理された上部
表面の辺は、１ｍｍ〜５ｍｍの範囲内で面取りされる、
請求項３３に記載のシリコンターゲットタイル。 - 【請求項３６】 前記シリコンタイルの処理された上部
表面の辺は、３ｍｍ〜１０ｍｍの範囲内で丸み付けされ
る、請求項３３に記載のシリコンターゲットタイル。 - 【請求項３７】 前記シリコンタイルの処理された下部
表面の辺は、約１．５ｍｍ面取りされる、請求項３３に
記載のシリコンターゲットタイル。 - 【請求項３８】 前記シリコンタイルの処理された角
は、約１．５ｍｍ面取りされる、請求項３３に記載のシ
リコンターゲットタイル。 - 【請求項３９】 前記シリコンタイルは、単結晶シリコ
ン（ｃ−Ｓｉ）および多結晶シリコン（ｐ−Ｓｉ）から
なる群から選択される材料である、請求項３３に記載の
シリコンターゲットタイル。 - 【請求項４０】 前記シリコンタイルは、ｐ型ドーパン
トがドーピングされたシリコン材料であり、該シリコン
材料の抵抗率は、０．５〜５０Ω／ｃｍの範囲である、
請求項３３に記載のシリコンターゲットタイル。 - 【請求項４１】 前記シリコンタイルの上部表面および
下部表面の平坦性は、５ミクロン（μｍ）〜１０μｍの
範囲である、請求項３３に記載のシリコンターゲットタ
イル。 - 【請求項４２】 前記シリコンタイルの上部表面および
下部表面の平坦性は、１μｍ〜６μｍの範囲である、請
求項３３に記載のシリコンターゲットタイル。 - 【請求項４３】 前記シリコンタイルの上部表面および
下部表面の平坦性は、０．１μｍ〜１μｍの範囲であ
る、請求項３３に記載のシリコンターゲットタイル。 - 【請求項４４】 前記シリコンタイルは（１００）結晶
学的方位を有する、請求項３３に記載のシリコンターゲ
ットタイル。 - 【請求項４５】 集積回路（ＩＣ）用のスパッタリング
堆積されたシリコン膜の製造におけるシリコン（Ｓｉ）
ターゲットであって、 裏板と、 該裏板に取り付けられた複数のシリコンタイルと を備え、各シリコンタイルは、所定の厚さと、処理され
た上部表面の辺および下部表面の辺と、処理された角
と、該上部表面および下部表面全体にわたる所定の平坦
性とを有する、シリコンターゲット。 - 【請求項４６】 前記シリコンタイルの厚さは、７ミリ
メートル（ｍｍ）〜１０ｍｍの範囲である、請求項４５
に記載のシリコンターゲット。 - 【請求項４７】 前記シリコンタイルの処理された上部
表面の辺は、１ｍｍ〜５ｍｍの範囲内で面取りされる、
請求項４５に記載のシリコンターゲット。 - 【請求項４８】 前記シリコンタイルの処理された上部
表面の辺は、３ｍｍ〜１０ｍｍの範囲内で丸み付けされ
る、請求項４５に記載のシリコンターゲット。 - 【請求項４９】 前記シリコンタイルの処理された下部
表面の辺は、約１．５ｍｍ面取りされる、請求項４５に
記載のシリコンターゲット。 - 【請求項５０】 前記シリコンタイルの処理された角
は、約１．５ｍｍ面取りされる、請求項４５に記載のシ
リコンターゲット。 - 【請求項５１】 前記シリコンタイルは、単結晶シリコ
ン（ｃ−Ｓｉ）および多結晶シリコン（ｐ−Ｓｉ）から
なる群から選択される材料である、請求項４５に記載の
シリコンターゲット。 - 【請求項５２】 前記シリコンタイルは、ｐ型ドーパン
トがドーピングされたシリコン材料であり、該シリコン
材料の抵抗率は、０．５〜５０Ω／ｃｍの範囲である、
請求項４５に記載のシリコンターゲット。 - 【請求項５３】 前記シリコンタイルの上部表面および
下部表面の平坦性は、５ミクロン（μｍ）〜１０μｍの
範囲である、請求項４５に記載のシリコンターゲット。 - 【請求項５４】 前記シリコンタイルの上部表面および
下部表面の平坦性は、１μｍ〜６μｍの範囲である、請
求項４５に記載のシリコンターゲット。 - 【請求項５５】 前記シリコンタイルの上部表面および
下部表面の平坦性は、０．１μｍ〜１μｍの範囲であ
る、請求項４５に記載のシリコンターゲット。 - 【請求項５６】 前記シリコンタイルは（１００）結晶
学的方位を有する、請求項４５に記載のシリコンターゲ
ット。 - 【請求項５７】 前記取り付けられた複数のシリコンタ
イルは、約６５０ｍｍ×５５０ｍｍの表面積を有するシ
リコンターゲットを形成する、請求項４５に記載のシリ
コンターゲット。 - 【請求項５８】 前記シリコンタイルは多結晶シリコン
材料であり、 ４つの多結晶シリコンタイルが前記裏板に取り付けられ
る、請求項５７に記載のシリコンターゲット。 - 【請求項５９】 前記シリコンタイルは単結晶シリコン
材料であり、 ２０の前記シリコンタイルが前記裏板に取り付けられ
る、請求項５７に記載のシリコンターゲット。 - 【請求項６０】 各シリコンタイルの下部表面上に該下
部表面の辺に沿って形成され、接着境界を形成するため
の接着剤と、 該接着境界の内側の各シリコンタイルの下部表面上に配
置されたインジウムとをさらに備える、請求項４５に記
載のシリコンターゲット。 - 【請求項６１】 前記複数のシリコンタイルは、０．５
ｍｍ〜１ｍｍの範囲の該シリコンタイル間の隙間によっ
て分けられている、請求項４５に記載のシリコンターゲ
ット。
Applications Claiming Priority (2)
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|---|---|---|---|
| US09/862,107 | 2001-05-21 | ||
| US09/862,107 US6673220B2 (en) | 2001-05-21 | 2001-05-21 | System and method for fabricating silicon targets |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003051449A true JP2003051449A (ja) | 2003-02-21 |
Family
ID=25337676
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002145418A Withdrawn JP2003051449A (ja) | 2001-05-21 | 2002-05-20 | シリコンターゲットを製造するシステムとその方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6673220B2 (ja) |
| JP (1) | JP2003051449A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007514457A (ja) * | 2003-09-17 | 2007-06-07 | ベクトン・ディキンソン・アンド・カンパニー | シリコンおよびその他の結晶質材料にルータを用いて直線状および非直線状の溝を作成するシステムおよび方法 |
| WO2009069658A1 (ja) * | 2007-11-28 | 2009-06-04 | Mitsui Mining & Smelting Co., Ltd. | スパッタリングターゲット材およびこれから得られるスパッタリングターゲット |
| JP5626450B2 (ja) * | 2011-03-18 | 2014-11-19 | 富士通株式会社 | 電子部品の製造方法及びチップ集合体 |
| JP2015040142A (ja) * | 2013-08-21 | 2015-03-02 | 信越半導体株式会社 | シリコン単結晶材料の製造方法及びシリコン単結晶材料 |
| JP2018040060A (ja) * | 2011-11-08 | 2018-03-15 | トーソー エスエムディー，インク． | 特別な表面処理及び優れた粒子性能を有するシリコンスパッターターゲットの製造方法 |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003010080A1 (fr) * | 2001-07-23 | 2003-02-06 | Fuji Xerox Co.,Ltd | Dispositif distributeur, procede de distribution et dispositif de formation d'image |
| US7041578B2 (en) | 2003-07-02 | 2006-05-09 | Texas Instruments Incorporated | Method for reducing stress concentrations on a semiconductor wafer by surface laser treatment including the backside |
| KR100734460B1 (ko) * | 2003-09-26 | 2007-07-03 | 가부시끼가이샤 도시바 | 스퍼터링 타깃과 그것을 이용한 Ｓｉ 산화막의 제조 방법 |
| US8556681B2 (en) * | 2007-01-29 | 2013-10-15 | Tosoh Smd, Inc. | Ultra smooth face sputter targets and methods of producing same |
| JP5482020B2 (ja) * | 2008-09-25 | 2014-04-23 | 東ソー株式会社 | 円筒形スパッタリングターゲット及びその製造方法 |
| US8753921B2 (en) * | 2010-09-15 | 2014-06-17 | Sharp Kabushiki Kaisha | Manufacturing method for semiconductor device |
| CN103237916B (zh) * | 2010-12-03 | 2015-07-22 | 夏普株式会社 | 蒸镀装置和回收装置 |
| EP2471627B1 (de) | 2010-12-29 | 2014-01-08 | W. Blösch AG | Verfahren zur Herstellung von mechanischen Werkstücken aus einer Platte aus monokristallinem Silizium |
| US9412568B2 (en) * | 2011-09-29 | 2016-08-09 | H.C. Starck, Inc. | Large-area sputtering targets |
| CN106229347B (zh) * | 2016-08-24 | 2019-06-07 | 武汉华星光电技术有限公司 | 一种低温多晶硅薄膜晶体管及其制造方法 |
| US20180327897A1 (en) * | 2017-05-12 | 2018-11-15 | Applied Materials, Inc. | Re-deposition free sputtering system |
Family Cites Families (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3579060A (en) * | 1969-03-21 | 1971-05-18 | Gen Electric | Thyristor with improved current and voltage handling characteristics |
| US3800412A (en) * | 1972-04-05 | 1974-04-02 | Alpha Ind Inc | Process for producing surface-oriented semiconducting devices |
| US4200510A (en) * | 1979-03-19 | 1980-04-29 | Delbar Products, Inc. | Assembly and method to extend useful life of sputtering targets |
| DE3335623A1 (de) * | 1983-09-30 | 1985-04-11 | Siemens AG, 1000 Berlin und 8000 München | Verfahren zur herstellung einer kohlenstoff enthaltenden schicht, kohlenstoff enthaltende schicht, verwendung einer kohlenstoff enthaltenden schicht und vorrichtung zur durchfuehrung eines verfahrens zur herstellung einer kohlenstoff enthaltenden schicht |
| US4868617A (en) * | 1988-04-25 | 1989-09-19 | Elite Semiconductor & Sytems International, Inc. | Gate controllable lightly doped drain mosfet devices |
| US4993055A (en) * | 1988-11-23 | 1991-02-12 | Imatron, Inc. | Rotating X-ray tube with external bearings |
| DE4242079A1 (de) * | 1992-12-14 | 1994-06-16 | Leybold Ag | Target für eine in einer evakuierbaren mit einem Prozeßgas flutbaren Prozeßkammer angeordneten Kathode |
| US5965278A (en) * | 1993-04-02 | 1999-10-12 | Ppg Industries Ohio, Inc. | Method of making cathode targets comprising silicon |
| US6073830A (en) * | 1995-04-21 | 2000-06-13 | Praxair S.T. Technology, Inc. | Sputter target/backing plate assembly and method of making same |
| US5836506A (en) * | 1995-04-21 | 1998-11-17 | Sony Corporation | Sputter target/backing plate assembly and method of making same |
| US5873989A (en) * | 1997-02-06 | 1999-02-23 | Intevac, Inc. | Methods and apparatus for linear scan magnetron sputtering |
| KR100539612B1 (ko) * | 1997-02-28 | 2006-03-20 | 도소 가부시키가이샤 | 스퍼터링타겟제조방법 |
| JP4151799B2 (ja) * | 1997-05-09 | 2008-09-17 | ローム アンド ハース エレクトロニック マテリアルズ シーエムピー ホウルディングス インコーポレイテッド | モザイク研磨パッド及びこれに関連する方法 |
| US5827414A (en) * | 1997-07-25 | 1998-10-27 | International Business Machines Corporation | Single piece slotted ferromagnetic sputtering target and sputtering apparatus |
| US6581669B2 (en) * | 1998-03-10 | 2003-06-24 | W.C. Heraeus Gmbh & Co., Kg | Sputtering target for depositing silicon layers in their nitride or oxide form and a process for its preparation |
| JP3628554B2 (ja) * | 1999-07-15 | 2005-03-16 | 株式会社日鉱マテリアルズ | スパッタリングターゲット |
| US20020046945A1 (en) * | 1999-10-28 | 2002-04-25 | Applied Materials, Inc. | High performance magnetron for DC sputtering systems |
| US6432804B1 (en) * | 2000-05-22 | 2002-08-13 | Sharp Laboratories Of America, Inc. | Sputtered silicon target for fabrication of polysilicon thin film transistors |
| US6497797B1 (en) * | 2000-08-21 | 2002-12-24 | Honeywell International Inc. | Methods of forming sputtering targets, and sputtering targets formed thereby |
| US6503380B1 (en) * | 2000-10-13 | 2003-01-07 | Honeywell International Inc. | Physical vapor target constructions |
| US6533907B2 (en) * | 2001-01-19 | 2003-03-18 | Symmorphix, Inc. | Method of producing amorphous silicon for hard mask and waveguide applications |
| US6774009B1 (en) * | 2001-03-27 | 2004-08-10 | Academy Corporation | Silicon target assembly |
-
2001
- 2001-05-21 US US09/862,107 patent/US6673220B2/en not_active Expired - Lifetime
-
2002
- 2002-05-20 JP JP2002145418A patent/JP2003051449A/ja not_active Withdrawn
-
2003
- 2003-12-30 US US10/749,060 patent/US6878640B2/en not_active Expired - Lifetime
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007514457A (ja) * | 2003-09-17 | 2007-06-07 | ベクトン・ディキンソン・アンド・カンパニー | シリコンおよびその他の結晶質材料にルータを用いて直線状および非直線状の溝を作成するシステムおよび方法 |
| WO2009069658A1 (ja) * | 2007-11-28 | 2009-06-04 | Mitsui Mining & Smelting Co., Ltd. | スパッタリングターゲット材およびこれから得られるスパッタリングターゲット |
| JP2009127125A (ja) * | 2007-11-28 | 2009-06-11 | Mitsui Mining & Smelting Co Ltd | スパッタリングターゲット材およびこれから得られるスパッタリングターゲット |
| JP5626450B2 (ja) * | 2011-03-18 | 2014-11-19 | 富士通株式会社 | 電子部品の製造方法及びチップ集合体 |
| JP2018040060A (ja) * | 2011-11-08 | 2018-03-15 | トーソー エスエムディー，インク． | 特別な表面処理及び優れた粒子性能を有するシリコンスパッターターゲットの製造方法 |
| JP2015040142A (ja) * | 2013-08-21 | 2015-03-02 | 信越半導体株式会社 | シリコン単結晶材料の製造方法及びシリコン単結晶材料 |
Also Published As
| Publication number | Publication date |
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