JP2003022690A - Ｐｉｒｍメモリモジュールへの相互配線の数を低減するための方法と装置 - Google Patents

Abstract

(57)【要約】 【課題】メモリモシ゛ュール(20)とインターフェース回路(14)との間の相
互配線の数を低減するための方法と装置の提供。 【解決手段】該方法と装置は、複数のメモリ層(22)を有す
るメモリモシ゛ュール(20)とアト゛レス指定回路とからなり、メモリ層(2
2)はメモリエレメントのアレイからなる層として形成される。更
に、複数のメモリ層(22)の各々は、メモリアレイ回路(36)と変調
回路(28)とを含む。メモリアレイ回路(36)は交点メモリアレイ回路(3
6)である。変調回路(28)はアレイ(36)から送信された信号
を受信し、周波数スヘ゜クトルにわたって信号を拡散する。変
調回路(36)は、整流回路に結合されたハ゛ント゛ハ゜スフィルターで
ある。複数のメモリ層の各々は、多重化／逆多重化回路(2
4)に結合され、その回路(24)がメモリモシ゛ュールとインターフェース及
び制御回路(14)との間の必要な接続の数を更に低減す
る。

Description

【発明の詳細な説明】 【０００１】 【発明の属する技術分野】本発明はデジタルメモリ回路
の分野に関し、詳細には、メモリアレイとインターフェ
ース回路との間で必要な相互配線の数を低減するため
に、多重化および変調技術を用いることに関する。 【０００２】 【従来の技術】現在、多くの民生用装置は、益々多くの
デジタルデータを生成し、および／または利用するよう
に構成されている。たとえば、スチール写真および／ま
たは動画用のポータブルデジタルカメラは、画像を表す
大量のデジタルデータを生成する。各デジタル画像は、
数メガバイト（ＭＢ）までのデータ記憶装置を必要とす
る場合があり、そのような記憶装置がカメラにおいて利
用できなければならない。このタイプのデータ記憶の応
用形態を提供するために、記憶メモリは、約１０ＭＢ〜
１ギガバイト（ＧＢ）の十分な記憶容量を、比較的低コ
ストで実現しなければならない。また、記憶メモリは低
電力消費（たとえば、＜＜１Ｗ）で、比較的堅牢な物理
的特性を有し、持ち運び可能なバッテリ駆動による動作
環境に対処しなければならない。データ長期保存用記憶
装置の場合、データは一度だけメモリに書き込まれる必
要がある。メモリは短いアクセス時間（概ね数ｍｓｅｃ
程度）と、適度な転送速度（たとえば、２０Ｍｂ／ｓ）
を有することが好ましい。また、記憶メモリは、メモリ
スティックまたはコンパクトフラッシュ（Ｒ）カードの
ような業界標準インターフェースモジュールでパッケー
ジ化され得ることが好ましい。 【０００３】デジタルカメラのようなポータブル装置に
おいて、現時点で用いられる記憶装置の一形態はフラッ
シュメモリである。これは、上述のような所望の機械的
堅牢性、電力消費、転送およびアクセス速度特性を満足
させる。しかしながら、主な欠点は、フラッシュメモリ
は依然として比較的高価なことである（１ＭＢ当たり
１．５〜２ドル）。その価格のため、保存装置としてフ
ラッシュメモリ記憶装置を用いることは一般に妥当では
なく、そのため、データがフラッシュメモリから補助的
なデータ長期保存用記憶装置に転送される必要がある。 【０００４】磁気「ハードディスク」記憶装置は、ポー
タブル装置の場合であっても、データ長期保存用記憶装
置に使用され得る。ＩＢＭのマイクロドライブのような
ＰＣＭＣＩＡタイプIIIフォームファクタの場合、１Ｇ
Ｂまでの記憶容量を提供する小型のハードディスクドラ
イブを利用することができる。しかしながら、そのよう
なディスクドライブも依然として比較的高価であり（１
ＭＢ当たり０．５ドル）、それは少なくとも部分的に
は、ディスクコントローラ電子回路の固定費が比較的高
いことに起因する。小型ハードドライブは、フラッシュ
メモリと比較すると、機械的堅牢性が低い、電力消費が
大きい（〜２ないし４Ｗ）、アクセス時間が比較的長い
（〜１０ｍｓ）などの他の欠点を有する。 【０００５】書き込み可能な光記憶ディスクも同様に用
いることができ、取出し可能な光ディスクはハードディ
スクと比較すると１つの大きな利点を提供する。取出し
可能な光媒体は非常に安価であり、たとえば、ミニディ
スク媒体の場合、１ＭＢ当たり約０．０３ドルである。
しかしながら、大部分の他の態様では、光ディスク記憶
装置は、磁気ハードディスクと比較すると、電力消費が
相対的に大きく、機械的堅牢性が劣り、かさばり、アク
セス性能が劣るなどの問題がある。 【０００６】別の形態のデータ長期保存用記憶装置が、
２００１年６月５日に出願した「Write-Once Memory」
というタイトルの同時係属中の米国特許出願第０９／８
７５，３５６号に記載されている。その明細書に開示さ
れたメモリシステムは、データ長期保存用記憶装置のた
めの大容量のライトワンスメモリを低コストで提供する
ことを目的としている。これは、シリコン基板をなく
し、プロセスの複雑性を最小限に抑える、持ち運び可能
で廉価な堅牢なメモリシステム（portable,inexpensiv
e,rugged memory system：ＰＩＲＭ）を提供することに
より部分的に実現される。そのＰＩＲＭメモリシステム
は、プラスチック基板上に構成される集積回路層の積層
されたスタック（stack）から形成されるメモリモジュ
ールを含む。各層は交点ダイオードメモリアレイを含
み、そのアレイに格納されたデータのセンシングは、メ
モリモジュールから離れた別個の集積回路から実行され
る。ＰＩＲＭメモリシステムの予想される最も低コスト
の実施例は、コントローラおよび他の再使用できる電子
回路が、機器に組み込まれるか、またはメモリカードス
ロットに挿入されるアダプタ内に設けられるかのいずれ
かである。ＰＩＲＭメモリモジュールは、独自のインタ
ーフェースを介してコントローラに接続される。このア
プローチに伴う問題点は、コントローラとメモリモジュ
ールとの間で接続を行うことが、多数の接続部、約１２
０個以上の接続部を必要とすることである。 【０００７】 【発明が解決しようとする課題】多数の接続部に対応す
る、低コストで、コンパクトで、信頼性の高いコントロ
ーラを作成することが課題である。 【０００８】当業者であれば、添付の図面に関連して、
好適な実施形態の以下の詳細な説明を読むことにより、
本発明の種々の実施形態に関するこれらのおよび他の利
点と利益を理解するであろう。 【０００９】 【課題を解決するための手段】一態様において、本発明
はメモリ装置である。そのメモリ装置は複数のメモリ層
を含み、複数のメモリ層のそれぞれは、メモリアレイ
と、各メモリアレイに結合される複数の信号変調回路
と、複数のメモリ層のそれぞれに結合されるライン低減
回路とを含む。さらに、複数の信号変調回路はそれぞ
れ、整流回路に直列に結合されるバンドパスフィルタ回
路を含む。そのメモリ装置はさらに、インターフェース
接続を介してライン低減回路に結合されるインターフェ
ースおよび制御回路を含む。また、そのメモリアレイは
交点メモリアレイである。さらにライン低減回路は、多
重化／逆多重化回路である。またライン低減回路は、薄
い非半導体基板上に実装される。 【００１０】第２の態様において、本発明は、第１およ
び第２の組の横断電極およびアドレス指定回路を有する
交点メモリアレイと、直列に接続されたフィルタおよび
整流回路と、ライン低減回路とを含み、フィルタおよび
整流回路は、ある周波数スペクトルにわたって所定の信
号を拡散する。さらに、ライン低減回路はマルチプレク
サおよびデマルチプレクサ回路を含む。そのメモリ装置
は、電源に結合される、少なくとも１つのフィルタおよ
び整流回路を含む。フィルタはバンドパスフィルタであ
り、整流回路はダイオードを含む。そのメモリ装置は第
１および第２の組の横断電極を含み、その横断電極は、
第１および第２の組の電極の交点において形成された各
メモリエレメントと共に形成される。また、そのメモリ
は、第１の組内の各メモリアレイ電極を第１の組のアド
レス線の固有の各サブセットに結合する第１の接続部
と、第２の組内の各メモリアレイ電極を第２の組のメモ
リアレイ電極の固有の各サブセットに結合する第２の接
続部とを有する。そのメモリ装置はさらに、複数のメモ
リ層回路のそれぞれに結合されるインターフェース回路
を含む。 【００１１】第３の態様において、本発明は、メモリモ
ジュールとメモリコントローラとの間の相互配線の数を
低減するための方法であり、その方法は、第１および第
２の組の所定の線に所定の電気信号を加え、メモリエレ
メントの状態をイネーブルにすることにより、メモリア
レイ内のメモリエレメントをアドレス指定するステップ
と、所定の周波数スペクトルにわたって多数のメモリエ
レメントのアドレスを拡散することにより、メモリアレ
イからインターフェースおよび制御回路にアドレスを送
信するステップとを含む。その方法は、直列に接続され
たフィルタおよび整流回路を用いて実行される多数のメ
モリエレメントのアドレスを拡散するステップと、その
拡散されたアドレスを多重化するステップと、インター
フェースを介して、前記インターフェースおよび制御回
路にそのアドレスを送信するステップとを含む。 【００１２】当業者であれば、添付の図面に関連して、
好適な実施形態の以下の詳細な説明を読むことにより、
本発明の種々の実施形態に関するこれらのおよび他の利
点と利益を理解するであろう。 【００１３】 【発明の実施の形態】本発明は、添付の図面に関連し
て、その好適な実施形態の説明を通して単なる例示のた
めに以下にさらに詳細に説明される。 【００１４】以下の説明において、「データ」という用
語が参照される場合、そのような「データ」は、その文
脈に応じて種々の態様で表現され得ることは理解される
であろう。一例として、電圧レベル、磁気状態、または
電気抵抗のような物理的特性は、センシング回路に対す
る電圧または電流レベルあるいは変化のような測定可能
な作用を表しており、たとえば、メモリセル内の「デー
タ」を表すことができる。他方では、バス上または伝送
中、そのような「データ」は、電気回路信号または電圧
信号の形をとるかもしれない。さらに、ほとんどの場
合、本明細書の「データ」は主として二値であり、便宜
上、「０」および「１」の状態によって表されるものと
して参照され得るが、実際にはその二値状態は、相対的
に異なる電圧、電流、抵抗等によって表されることがで
き、一般には実際にどのような形で「０」または「１」
が表されるかは重要ではない。 【００１５】以下に詳細に説明されるような本発明の一
実施形態は、とりわけデジタルカメラおよびポータブル
デジタルオーディオ装置のような機器のデータ記憶のた
めに特に有用な、持ち運び可能で、廉価で、堅牢なメモ
リ（ＰＩＲＭ）システムを提供するが、そのメモリシス
テムおよびその種々の構成要素および態様が多くの他の
応用形態においても用いることができることは当業者に
は理解されるであろう。説明される実施形態において、
そのメモリシステムは、業界標準のコンパクトフラッシ
ュ（Ｒ）メモリに組み込まれる。 【００１６】図１には、メモリカード１０がブロック図
の形態で示される。メモリカード１０は、カード１０と
それが結合される装置２との間で通信を行うＩ／Ｏイン
ターフェースコネクタ１２を有する。インターフェース
コネクタ１２は、インターフェースおよび制御回路１４
に結合され、その回路１４は取出し可能なメモリモジュ
ール２０に接続される。メモリモジュール２０は、書込
み許可（write enabling）およびアドレス指定／センシ
ング機能を含む、ライトワンスデータ記憶装置のための
回路を提供する。インターフェースおよび制御回路１４
は、カードに収容される際の取出し可能な各メモリモジ
ュール２０のための制御、インターフェース、検出、お
よび誤り訂正符号（ＥＣＣ）のための回路を含む。メモ
リモジュール２０は、メモリカード１０内のコネクタ装
置に受容され、そのためそこから取り出され、別のメモ
リモジュール２０と置き換えられることができる。メモ
リカードに受容される際、メモリモジュール２０は、内
部インターフェース１６を介して、インターフェースお
よび制御回路１４に結合される。 【００１７】ライトワンスデータ記憶は、実質的に、そ
のメモリにデータを一度しか書き込むことができず、そ
れ以降、データは変更されないままであることを意味す
る。多くの形態のライトワンスメモリにおいて、内部に
格納されたデータが、最初に書き込まれた後に全く変更
できないということが厳密には当てはまらないが、一般
にはデータを任意に変更することができないことは当業
者には理解されるであろう。たとえば、大部分のライト
ワンスメモリは、各メモリセルが第１のバイナリ状態
（たとえば、バイナリデータ「０」を表す）で製作さ
れ、書込み処理中に、選択されたメモリセルが、第２の
バイナリ状態（たとえば、バイナリデータ「１」を表
す）に変更される。多くの場合、第１のバイナリ状態か
ら第２のバイナリ状態へのメモリセルの変化は不可逆的
であり、そのため一旦、データ「１」が書き込まれたな
ら、そのデータをデータ「０」に戻すことはできない。
これは、データがメモリに書き込まれた後に行うことが
できる、格納されたデータに対する変更を制限する。デ
ータは一度しか書き込まれることができず、それ以降、
たとえばデータ「０」はデータ「１」に変化することが
でき、逆に行うことはできない。 【００１８】メモリモジュール２０はライトワンスメモ
リを含むため、一旦格納されたなら、そのデータが保存
されるデータ長期保存用記憶装置に適している。これ
は、フィルム上に一度だけ写真が記録され、現像された
フィルムが永久的な記録として保持される、写真フィル
ムにやや似ている。それゆえ、一旦、メモリモジュール
２０が最大容量までデータで満たされたなら、さらにデ
ータを記憶するために別のモジュールが必要とされる。
装置２内のメモリカード１０をまるごと入れ替えること
はできるが、それは、インターフェースおよび制御回路
１４、ならびにメモリカード構造が、メモリモジュール
とともに保存されることを意味する。データ記憶コスト
を削減するために、メモリシステムの再使用できる、比
較的高価な構成要素が実際の記憶メモリに永久的に結合
されないことが望ましく、そのため、好適な実施形態で
は、メモリモジュール２０はメモリカード１０から取り
出すことができる。したがって、以下にさらに説明され
るように、メモリカード１０に挿入するためのメモリモ
ジュール２０は安価に製造される。 【００１９】制御／インターフェース回路１４は、誤り
訂正（ＥＣＣ）および欠陥管理機能、ならびにメモリモ
ジュール２０を動作させるために必要な機能をさらに含
む、「ＡＴ」式のディスクコントローラ回路と概して類
似している。これらの機能は、書込み電圧設定、書込み
許可線設定、および電源ストライピングの制御を含むメ
モリモジュールへの書込みと、論理アドレスを、物理的
な記憶場所にアクセスするために必要とされるアドレス
線パターンに変換することによるメモリのアドレス指定
と、センス線出力のデータ読出し処理とを含む。 【００２０】また、制御／インターフェース回路１４
は、データファイルの論理的削除等のような、書換え可
能なメモリカードのある機能をエミュレートするための
機能も提供することができる。インターフェース／制御
回路１４のそのような機能は、たとえば、カスタム集積
回路において難なく実現され得る。先に概説された必要
な機能の詳細は、メモリモジュール２０の構造および動
作に関する以下の説明から、より完全に理解されるよう
になるであろう。 【００２１】メモリカード１０においてインターフェー
ス／制御回路１４とメモリモジュール２０との間を結合
するために、内部インターフェース１６が設けられる。
内部インターフェース１６はメモリモジュールを受容
し、インターフェース／制御回路１４とメモリモジュー
ル２０との間の電気的接続を提供する。プラグおよびソ
ケット構成の適切な形態が用いられるが、最も適した構
造は、作成されるべき実際の接続数に大きく依存する。
メモリモジュール上の接続用コンタクトは、たとえば、
以下に説明されるように、エッジ接続方式またはランド
グリッドアレイ（ＬＧＡ）接続を可能にするために、メ
モリモジュールの外側表面上に形成されることができ
る。それほど難しくなく実装するための多くの種類の接
続方式が実現可能であることは当業者には理解されるで
あろう。 【００２２】図２には、インターフェースおよび制御回
路１４に結合されるメモリモジュール２０の概略的なブ
ロック図が示される。メモリモジュール２０の記憶容量
を最大にするために、モジュール２０は、積層された層
２２のスタックから構成される。各層２２は、（図３に
関してさらに詳細に説明されるように）データ記憶を行
うメモリエレメントのアレイ３６を有する。また、層２
２は、各メモリ層２２と、多重化／逆多重化回路２４と
に結合される変調回路２８も含む。変調回路２８は、所
定の乗法因子によって、層２２から出力されるアドレス
線およびセンス線の数を低減する。変調回路２８は、所
定の周波数スペクトルにわたって、アレイから出力され
るアドレス線およびセンス線を拡散する。したがって、
１つの信号線上で多数の信号を伝送することができる。
多重化／逆多重化回路２４は、メモリシステムインター
フェース１６を介して、組み合わせられた信号をインタ
ーフェースおよび制御回路１４に出力する。各層２２上
の変調回路２８によって、メモリモジュールの層間の相
互接続導体の数を低減することが可能になり、製造が容
易になり、ひいてはコストが低減される。多重化／逆多
重化回路２４は、当該技術分野でよく知られている態様
で、各線上で搬送される多数の信号を多重化することに
より、メモリモジュール２０とコントローラ１４との間
の相互接続の数を低減する。 【００２３】多重化／逆多重化回路２４は、各層２２の
メモリモジュールによって生じるアドレス線、センス線
および電源線（図示せず）を少数の線にまとめることが
できる電子回路の追加的な層である。配線数の低減を実
行するのに適した、いくつかの実現可能な技術がある。
たとえば、スクリーン印刷薄膜トランジスタ（ＴＦＴ）
（単数または複数）および静電リレーを用いて、そのよ
うな変換を実行することができる。そのような装置は、
先に引用された同時係属の特許出願「Write-Once Memor
y」にさらに説明される。しかしながら、本発明の好適
な実施形態は、抵抗およびコンデンサのような受動部品
を用いる。これらの部品はフレキシブル基板上に低コス
トで製作され得る。 【００２４】アドレス線は、その層２２上のセンス線
（単数または複数）によって状態が検出されるのが、メ
モリアレイ３６内のどのエレメントかを制御する。相互
接続の数を最小限に抑えるために、アドレス線は全ての
層２２にわたって並列に接続されるが、各層２２は少な
くとも１つのセンス線を含まなければならない。アレイ
３６内にはおそらく２つ以上のセンス線が存在するであ
ろう。また、それぞれ共通のアドレス線および独立した
センス線を有する各層２２には、多数のメモリアレイ３
６が存在できる。書込みプロセス中、センス線は書込み
許可線として機能し、別個のデータが共通にアドレス指
定された一連のビット上に書き込まれることを可能にす
る。アドレス指定方式およびセンシング方式は、２００
１年６月５日に出願の「Addressing and Sensing a Cro
ss-Point Diode Memory Array」というタイトルの同時
係属中の米国特許出願第０９／８７５，４９６号に記載
されている。 【００２５】インターフェースおよび制御回路１４は、
薄いプリント回路基板内の凹部にタブ接着され、メモリ
モジュール層２２およびライン低減回路（多重化／逆多
重化回路）２４に取り付けられる。多重化／逆多重化回
路層２４は、コストを削減するために、フレキシブル基
板上に製作される。 【００２６】図３は、メモリモジュールアレイ３０の好
適な実施形態を示す。メモリエレメントのアレイ３０
は、メモリモジュール２０内の層２２のそれぞれに形成
される。メモリモジュールアレイ３０は、アドレス指定
およびセンシング回路を有する交点ダイオードアレイで
ある。図示のように、アレイ３０は、３つのグループに
分離された列電極３２および行電極３４を有する。５０
を付された箱（Ｆ１〜Ｆ６）およびRect.（Rectifier）
４８はそれぞれ、ＲＣバンドパスフィルタ網および整流
回路を示す。ＲＣバンドパスフィルタ網および整流回路
は変調回路２８である。 【００２７】ダイオードは、電極の交差部に形成され、
交点ダイオードメモリアレイ３６を形成する。図面で
は、無傷のダイオードエレメントは各交差部において
「Ｏ」で示されており、溶断されたダイオードエレメン
トは「Ｘ」で示される。図示された交点メモリアレイ３
６はデータを格納しておらず、そのダイオードは全て無
傷である。本発明の好適な実施形態では、各メモリエレ
メントは、ダイオードエレメント（図示せず）に直列に
結合されたヒューズエレメント（図示せず）を含む。そ
のヒューズエレメントはメモリエレメントの実際のデー
タ記憶作用を提供し、一方ダイオードは、読出しおよび
書込みプロセス中に、交点メモリアレイ内で互いからメ
モリエレメントを容易に分離できるようにする。ヒュー
ズエレメントは、クリティカルな電流が流れる際に回路
を開くことになる独立したエレメントとして実現され得
るか、またはダイオード内に組み込まれ得る。直列に接
続されたダイオードおよびアンチヒューズを、メモリエ
レメントとして用いることができることも当業者には理
解されるであろう。 【００２８】行および列電極（３２、３４）は交点アレ
イ３６から外側に延び、プルアップ／プルダウン抵抗３
８によって終端される。プルアップ／プルダウン抵抗の
グループは、共通に接続された自由端を有する。これら
のグループはストライプ（stripes）と呼ばれる。たと
えば、図３の各ストライプは３つの行または列を含む。
ストライプの目的は、アレイのサブセクションに電源を
加えることを容易にし、それにより全体的な電力消費を
低減することである。行電極に関して、行ストライプは
対応する整流回路４８に結合され、次いで、整流回路４
８はＲＣバンドパスフィルタＦ４〜Ｆ６にそれぞれ結合
される。列電極に関して、プルダウン抵抗３８が対応す
るＲＣバンドパス回路網Ｆ１〜Ｆ３にそれぞれ結合され
る。メモリモジュールアレイの各ストライプは、電源Ｖ
または−Ｖに別個に接続される。交点アレイ３６と終端
抵抗３８との間の列電極３４は、複数の列アドレス線４
０および少なくとも１つの列センス線４２と交差する。
列アドレス線４０および列センス線４２（単数または複
数）は、行電極と同じ導電層上に形成され、それらが列
電極と交差する場所において、それらの間にダイオード
接合が形成されるようにする。列アドレス線エレメント
のうちの選択されたエレメントを溶断し、所望のダイオ
ード接続を無傷のままにしておくことにより、上述のア
ドレス線グループ／ノード配列が形成される。アドレス
指定回路のこのプログラミングは、回路製造後に仕上げ
られ得ることは当業者には理解されるであろう。 【００２９】行アドレス線４４と、図３では最低限のも
のとして１つしか示されていない行センス線４６とが、
同様に行電極３４と交差する。行アドレス線４４および
行センス線４６は、列電極と同じ導電層上に形成され、
行アドレスダイオードおよび行センスダイオード（図示
せず）を形成する。 【００３０】フィルタＦ１〜Ｆ６は、簡単なバンドパス
フィルタであることが好ましい。図４は、変調回路２８
を構成するバンドパスフィルタＦｎおよび整流回路４８
を示す。またその図は、３つの点、すなわち入力４２
と、バンドパスフィルタの出力４４と、整流器４８の出
力とにおける入力信号を示す３つの波形も示す。バンド
パスフィルタ回路５０は、電源Ｖに結合されたＲＣ部品
から構成される。整流回路４８は、バンドパスフィルタ
回路５０に直列に接続される。整流回路４８は、コンデ
ンサと直列に接続されたダイオードを含む。これがこの
回路網の多くの実現可能な実装形態のうちの１つにすぎ
ないことは、当業者には理解されるであろう。 【００３１】適切な周波数のＡＣ信号が入力４２に存在
するとき、出力４６において負のＤＣ電圧が生成され
る。他の場合には、出力のＤＣ信号は＋Ｖに駆動され、
整流回路内のダイオードに逆方向バイアスをかけるため
に役立つ。受動部品が、整流器または高いＱ（qualit
y）電気機械フィルタ、およびＲＣ回路網とすることが
できることは当業者には理解されるであろう。 【００３２】図３に戻ると、メモリモジュールアレイ３
０は、インターフェース回路１６とコントローラ１４と
の間で必要な接続を低減するように構成され得る。電源
が、バンドパスフィルタＦ１〜Ｆ６および整流器４８に
接続される。３つの行グループのうちの１つに電圧を印
加し、３つの列グループの１つに逆の電圧を印加し（た
とえば、Ｆ１およびＦ６）、および残りを開状態にして
おくと、交点アレイ３６内の９個のサブアレイのうちの
任意の１つのサブアレイを活性化することができる。Ｒ
ＣバンドパスフィルタＦ１〜Ｆ６（５０）のそれぞれが
異なる周波数に調整される場合、各バンドパスフィルタ
は選択的に励起され得る（周波数が十分に分離されてい
るものとする）。結果として、アドレス信号、センス信
号および電源信号を周波数スペクトルにわたって拡散さ
せることができ、それにより１つの信号線を用いて、多
数の信号を搬送することができる。そして、信号はライ
ン低減回路２４に加えられ、そのライン低減回路はその
信号を、インターフェースコネクタ１６を介して、イン
ターフェースおよび制御回路１４に伝送する。 【００３３】上述の方法は、センス線、アドレス線およ
び電源線に必要とされる相互配線の数を如何に低減する
ことができるかを示す。以下に記載されるのは、特に、
メモリモジュール２０内のセンス線４２を如何に低減す
ることができるかに関する方法である。 【００３４】バンドパスフィルタ／整流回路（５０／４
８）はメモリダイオードのカソードに結合され、バンド
パスフィルタ回路４８のみがアノードに結合される（メ
モリダイオードのカソードおよびアノードは示されな
い）。アクティブサブアレイ内のメモリダイオードがア
ドレス指定されるとき、そのダイオードにはＡＣ信号が
加えられる。 【００３５】無傷のデータダイオードが連続的に導通状
態のままになり、データダイオードのベースカソードが
グランド未満に保持されるように、ダイオードにバイア
スがかけられる。センスダイオード（列／行のいずれか
のセンス線上のダイオード）はデータダイオードのアノ
ードに接続され、そのダイオードのカソードは有効にグ
ランドに接続される。 【００３６】データダイオードが無傷である場合、セン
スダイオードには電流が流れない。データダイオードが
溶断された場合、センスダイオードに半波整流された電
流信号が流れる。種々の物理層２２からのセンス線が接
続される場合（または、その行および列線が交差部を含
まない、すなわちデータダイオードＡの行線がデータダ
イオードＢの列線と交差せず、データダイオードＡの列
線がデータダイオードＢの行線とも交差しない任意のア
ドレス指定されるダイオードからのセンス線が接続され
る場合であり、この条件はアレイのバイアスを無効にす
る）、種々の溶断されたダイオードからの電流が共通の
センス線上に合計される。共通センス線上の電流を用い
て、必要とされるセンス線接続の数を低減することがで
きる。 【００３７】図５は、共通上側センス線に接続される２
つの溶断された、アドレス指定されたダイオードに関す
る多数の電流５０の図を示す。それらの合計された電流
５０とともに個々の電流波形が示される。共通センス線
上の全てのアドレス指定されたダイオードが異なる周波
数で駆動されるものと仮定する。そのセンス線上の全て
のアドレス指定されたダイオードの状態は判定され得
る。下側センス線と呼ばれる、同じ組のアドレス指定さ
れたデータダイオードのカソードに接続されるセンス線
は、そのセンスダイオードのカソードがデータダイオー
ドのカソードに接続され、そのセンスダイオードのアノ
ードが全て下側センス線に接続されるように配列され
る。次いで、グランドにバイアスされた下側センス線を
用いて、チェックサム情報を与えることができる。それ
は、溶断された各ダイオードのための１つのダイオード
電流を伝送する。無傷の各ダイオードも、データダイオ
ードに加えられた変調の周波数の「半波整流された」電
流を生成する。上側センス線によって供給されるＡＣ情
報と連係してこの情報を用いて、ダイオードの状態を検
証することができる。下側センス線だけからの情報で
は、ダイオードの状態を一意に判定するには不十分であ
ることに留意されたい。 【００３８】本発明の好適な実施形態に関する上述の説
明は、例示および説明の目的のために提供されてきた。
それは、本発明を網羅したり、本発明を開示されたその
ものずばりの形態に制限したりすることを意図している
わけではなく、修正形態および変形形態が、上述の教示
に鑑みて実現可能であるか、または本発明を実施するこ
とから得られるであろう。実施形態は、本発明の原理お
よびその実用的な用途を説明し、当業者が、種々の実施
形態において、および企図されている特定の用途に適す
るような種々の修正形態とともに本発明を利用できるよ
うにするために選択されて説明された。本発明の範囲
は、特許請求の範囲、およびそれらの等価物によって規
定されることが意図されている。 【００３９】以下においては、本発明の種々の構成要件
の組み合わせからなる例示的な実施形態を示す。 １．メモリ装置（20）であって、それぞれがメモリアレ
イ（36）を含む、複数のメモリ層（22）と、前記メモリ
アレイ（36）のそれぞれに結合される複数の信号変調回
路（28）と、前記複数のメモリ層（22）のそれぞれに結
合されるライン低減回路（24）とからなる、メモリ装置
(20)。 ２．前記複数の信号変調回路（28）のそれぞれが、整流
回路と直列に結合されたバンドパスフィルタ回路を含
む、上記１に記載のメモリ装置。 ３．インターフェース接続を介して、前記ライン低減回
路（24）に結合されたインターフェースおよび制御回路
（14）をさらに含む、上記１に記載のメモリ装置。 ４．前記メモリアレイが、交点メモリアレイ（30）であ
る、上記３に記載のメモリ装置。 ５．前記ライン低減回路（24）が、多重化／逆多重化回
路（24）である、上記１に記載のメモリ装置。 ６．前記ライン低減回路（24）が、薄い非半導体基板上
に実装される、上記１に記載のメモリ装置。 ７．メモリモジュールとメモリコントローラとの間で相
互配線の数を低減するための方法であって、第１および
第２の組の所定の線に所定の電気信号（Ｖ）を加え、メ
モリ装置（20）の状態をイネーブルにすることにより、
メモリアレイ（36）内のメモリエレメントをアドレス指
定するステップと、所定の周波数スペクトルにわたって
多数のメモリエレメントのアドレスを拡散すること（2
8）により、前記アドレスを前記メモリアレイ（36）か
らインターフェースおよび制御回路（14）に伝送するス
テップとからなる、方法。 ８．前記多数のメモリエレメントのアドレスを拡散する
ステップが、直列に接続されたフィルタおよび整流回路
（28）を用いて実行される、上記７に記載の方法。 ９．前記フィルタが、バンドパスフィルタである、上記
８に記載の方法。 １０．前記拡散されたアドレスを多重化し（24）、イン
ターフェースを介して、前記インターフェースおよび制
御回路に前記アドレスを伝送するステップをさらに含
む、上記７に記載の方法。 【００４０】 【発明の効果】上述のように、本発明によれば、多重化
および変調技術を用いて、メモリアレイとインターフェ
ース回路との間に必要とされる相互配線の数を低減する
ことができる。

【図面の簡単な説明】 【図１】本発明の一実施形態によるライトワンスメモリ
システムのブロック図である。 【図２】ライトワンスメモリシステムのメモリモジュー
ルの全体的な構造を示すライトワンスメモリシステムの
ブロック図である。 【図３】本発明の好適な実施形態に記載されるようなメ
モリモジュールのブロック図である。 【図４】整流回路に結合されたＲＣバンドパスフィルタ
回路網の図である。 【図５】アドレス指定回路から出力される波形の図であ
る。 【符号の説明】 10 メモリカード 14 インターフェースおよび制御回路 20 メモリモジュール 22 メモリ層 24 多重化／逆多重化回路 28 変調回路 36 メモリアレイ

Claims (1)

1. 【特許請求の範囲】 【請求項１】 メモリ装置（20）であって、 それぞれがメモリアレイ（36）を含む、複数のメモリ層
   （22）と、 前記メモリアレイ（36）のそれぞれに結合される複数の
   信号変調回路（28）と、 前記複数のメモリ層（22）のそれぞれに結合されるライ
   ン低減回路（24）とからなる、メモリ装置(20)。