JP2002537657A - 絶縁ゲート電界効果半導体デバイス - Google Patents

絶縁ゲート電界効果半導体デバイス

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JP2002537657A JP2000600310A JP2000600310A JP2002537657A JP 2002537657 A JP2002537657 A JP 2002537657A JP 2000600310 A JP2000600310 A JP 2000600310A JP 2000600310 A JP2000600310 A JP 2000600310A JP 2002537657 A JP2002537657 A JP 2002537657A
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semiconductor device
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semiconductor
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Abstract

(57)【要約】 絶縁ゲート電界効果半導体デバイス（好ましくはＳＯＩタイプ）は、半導体基板（１０）の第１の主表面において、半導体基体部分（１）内にソース（３）とドレイン（４）領域を有する。ゲート端子メタライゼーション（２５）は、基板（１０）の反対側の第２の主表面（１２）に存在する。ゲート接続部（１５，５５）がゲート電極（５）と基板（１０）との間に存在し、ゲート電極（５）をゲート端子メタライゼーション（２５）に接続する。この構成は、オン抵抗の不利益をもたらすことなく、基体部分（１）の上側の主表面（１１）において、ソース端子及びドレイン端子メタライゼーション並びにそれらの接続についてレイアウトエリアの利用を改善することができる。基板（１０）によって提供されるゲート接続部の一部は、デバイスを通るすなわちソース（３）とドレイン（４）との間の主電流経路のオン抵抗を増加させない。さらに、ｐ−ｎ接合ダイオードは、チャネル領域（２）とゲート接続部（１５，５５）との間に容易に集積化することができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、排他的ではないが特にいわゆる「ＳＯＩ」（semiconductor on ins
ulator）タイプの絶縁ゲート電界効果半導体デバイスに関し、更にそのような半
導体デバイスを製造する方法にも関する。
【０００２】
【従来の技術】
絶縁ゲート電界効果半導体デバイスは、半導体基板の第１の主表面の半導体基
体部分にソース領域及びドレイン領域を有するとともに、デバイスがオン状態の
ときソース領域とドレイン領域との間のチャネル領域における導通チャネルを制
御するために、ソース領域とドレイン領域との間のゲート誘電体層上にゲート電
極を有することが知られている。ゲート電極に電位を与えるために、ゲート端子
メタライゼーションがゲート電極に接続されている。ソース端子及びドレイン端
子メタライゼーションがそれぞれソース領域及びレイン領域に接続されている。
【０００３】 米国特許ＵＳ−Ａ−４，４０８，３８４（出願人整理番号：ＰＨＢ３２６５４
）の明細書には上記のような既知のデバイスが開示されており、その中では、ゲ
ート端子及びドレイン端子メタライゼーションが、基体部分の上側の主表面に存
在し、ソース端子メタライゼーションが、半導体基板の反対側の主表面に存在し
ている。ソース領域と半導体基板との間にソース接続が存在し、半導体基板を介
してソース領域をソース端子メタライゼーションに接続するようにしている。米
国特許ＵＳ−Ａ−４，４０８，３８４にはこのデバイスの製造方法が開示されて
おり、その中でソース接続は、エッチングされたＶ字形の溝の形状のトレンチに
より半導体基体部分の厚さを横切って基板に導かれている。米国特許ＵＳ−Ａ−
４，４０８，３８４のすべての内容が参考資料としてここに盛り込まれる。
【０００４】
【発明が解決しようとする課題】
半導体基板の反対側の主表面にソース端子メタライゼーションを設けることは
、基体部分の上側の主表面において、ゲート端子及びドレイン端子メタライゼー
ション並びにそれらの接続についてレイアウトエリアの利用を改善するという点
で有利である。導電性リードフレーム（又はデバイスパッケージの他の導体）上
に基板をマウントすることにより、半導体基板の反対側の主表面においてソース
端子メタライゼーションに簡単に接続することができる。しかしながら、このよ
うなソース端子メタライゼーション構成は、基板の厚さによる抵抗を増やすこと
になりデバイスのオン抵抗を増加させてしまう。基板を通してソース端子メタラ
イゼーションに至るまでの電気抵抗を低減するように基板を薄くする場合、デバ
イスの取り扱いの容易さが減少してしまう。
【０００５】
【課題を解決するための手段】
本発明に従って、半導体基板の第１の主表面の半導体基体部分にソース領域及
びドレイン領域が存在するとともに、半導体基板の反対側の第２の主表面にゲー
ト端子メタライゼーションが存在する絶縁ゲート電界効果半導体デバイスが提供
される。ゲート電極と半導体基板との間にゲート接続部が存在し、半導体基板を
介してゲート電極をゲート端子メタライゼーションに接続するようにしている。
【０００６】 ゲート端子メタライゼーションはゲート電極に電位を付与するのに役立つ。本
発明によるデバイスでは、基板によって提供されるゲート接続部の一部が、デバ
イスを通るすなわちソースとドレインとの間における主電流経路のオン抵抗を増
加させることがない。従って、半導体基板の反対側の主表面におけるゲート端子
メタライゼーション構成は、オン抵抗の不利益をもたらすことなく、基体部分の
上側の主表面におけるソース端子及びドレイン端子メタライゼーション（及びそ
れらの接続）に関してレイアウトエリアの利用を改善することができることが有
利である。導電性リードフレーム（又はデバイスパッケージの他の導体）上に基
板をマウントすることにより、半導体基板の反対側の主表面におけるゲート端子
メタライゼーションに簡単に接続することができる。
【０００７】 本発明は、半導体基板の第１の主表面の絶縁層上に半導体基体部分が存在する
ＳＯＩデバイス構成において特に有利でありうる。絶縁層は、ゲート接続された
基板自体が基体部分に隣接する第２の絶縁ゲートの働きをするのに十分な薄さで
あり、適当な誘電体でありうる。このような基板のゲート効果は、デバイスのタ
ーンオンを制御する際に実際のゲート電極の効果を高めることができる。特に有
利な形態では、基体部分内のトレンチによってゲート接続部を導くことができる
。トレンチが絶縁層を貫通して、ゲート接続部を基板に導くようにする。
【０００８】 ゲート電極と基板との間のゲート接続部は、ゲート電極自体を延長させること
により、および／または、追加の層又は領域を設けることにより形成することが
できる。この接続は、金属層及び／又は半導体領域を有していてもよい。この領
域は、例えば基体部分及び／又は基板のドープされた半導体領域でありうる。金
属層は、基板及び／又は基体部分の半導体エリアと接触することができる。金属
層は、例えば絶縁層上に延在することができる。絶縁層は、半導体基体部分上（
例えばその上側表面及び／又は側壁上）に、及び／又は、ゲート電極上に存在し
うる。ゲート接続部は、ゲート電極の下（例えば半導体基体部分のトレンチ内）
に埋め込むことができる。ゲート電極は、基体部分の上側表面のゲート誘電体層
上に延在していてもよい。別の形態では、ゲート電極は、半導体基体部分内のト
レンチ−ゲートでありうる。この場合、ゲート接続部は、第２のトレンチによっ
て、トレンチ−ゲートから半導体基体部分の残りの厚さを横切って基板に導かれ
る埋込み型の接続でありうる。
【０００９】 本発明の特に有利な特徴は、デバイスの絶縁ゲートと平行にｐ−ｎ接合保護ダ
イオードを集積化することを容易にすることである。ダイオードは、（レイアウ
トを変更することによって）デバイスの既存の領域から、および／または、追加
の領域又は追加のドーピングを与えることにより形成することができる。本発明
によるデバイスでは、半導体基体部分が更に、第１導電型のチャネル領域と、反
対の第２導電型のダイオード領域との間にｐ−ｎ接合ダイオードを有することが
できる。第２導電型のダイオード領域は、基板及び／又は基体部分内の高ドーピ
ング濃度の領域でありうる。このダイオード領域は、基体部分又は基板内にゲー
ト接続部の一部を形成することができ、および／または、例えば基体部分内でゲ
ート接続部を導くトレンチの側壁においてゲート接続部と接触することができる
。このように、第２導電型のダイオード領域は、ゲート接続部によってゲート電
極に容易に接続されることができる。実際に、ダイオードは、追加のプロセス工
程をなんら必要とすることなくマスクレイアウトの再設計によって提供すること
ができる。また、直列接続されたダイオードを形成することもできる。
【００１０】 本発明の上記及び他の特徴は、添付の図面を参照して例示としてここに記述さ
れる実施例において説明される。
【００１１】
【発明の実施の形態】
図１ないし図１１はすべて概略的に示されていることに注意すべきである。こ
れらの図の一部の相対的な寸法及び比率は、図面を分かり易くするために便宜上
サイズが誇張されて又は縮小されて示されている。図１及び図５の平面図におい
て、図１及び図５の図面の周辺部分に及ぶデバイスのそれぞれの部分は、これら
のデバイス部分を識別しやすくするために図面の周辺部分に隣接してそれぞれ異
なる位置で終端している。更に図１及び図５は、それぞれのデバイスレイアウト
の新しい部分のみを示しており、これらのデバイス部分は、図面の周辺部分を越
えて延在するものであるが実際の周辺の末端は図示されていないことに注意され
たい。更に、図１及び図５に示されるレイアウト部分は、例えば櫛状（interdig
itated）又は細胞状（cellular）のような多様なデバイスジオメトリに適した反
復的なレイアウトの基礎となることに注意すべきである。変形されたそれぞれの
実施例の対応する又は同様の機能に言及するために概して同じ参照符号が使用さ
れている。
【００１２】 図１ないし図１１のすべての実施例における絶縁ゲート電界効果半導体デバイ
スは、半導体基板１０の第１の主表面１１に半導体基体部分１を有する。基体部
分１にはソース領域３及びドレイン領域４が存在する。各デバイスの絶縁ゲート
は、ソース領域３とドレイン領域４との間のゲート誘電体層６上にゲート電極５
を有する。ゲート電極５は、ゲート誘電体層６を介して、ソース領域３とドレイ
ン領域４とを隔てるチャネル領域２に容量結合されている。ゲート電極５は、既
に知られているような電界効果作用によってチャネル領域２内の導通チャネル１
６を制御する働きをするとともに、デバイスがオン状態のときソース領域３とド
レイン領域４との間の電流を制御する。拡張チャネルデバイスでは、デバイスが
オン状態のとき、ゲート電極５に供給される電圧信号が導通チャネル１６を生じ
させるとともに、この導通チャネル１６内の電流を制御する。
【００１３】 ソース領域３及びドレイン領域４は、基体部分１上の絶縁層構造２６、２７内
のそれぞれのウィンドウ４３及び４４において、それぞれの電極２３及び２４に
よって接触される。これらの電極２３及び２４は、ソース領域３及びドレイン領
域４を、絶縁層構造２６、２７上のそれぞれのソース端子及びドレイン端子メタ
ライゼーションに接続する。ゲート端子メタライゼーション２５は、ゲート電圧
信号をゲート電極５に供給するためにゲート電極５に接続される。本発明によれ
ば、図１ないし図１１のすべてのデバイスのゲート端子メタライゼーション２５
が、半導体基板１０の反対側の第２の主表面１２に存在しており、典型的に表面
１２を被覆している。ゲート電極５と半導体基板１０との間にはゲート接続部１
５が存在しており、半導体基板１０を介してゲート電極５をゲート端子メタライ
ゼーション２５に接続している。
【００１４】 典型的に、半導体基板１０及び基体部分１は単結晶シリコンを含む。絶縁層構
造２６、２７は二酸化シリコンを含むことができ、ゲート電極５はドープされた
多結晶シリコンを含むことができる。典型的に、ソース電極２３及びドレイン電
極２４並びにそれらの端子メタライゼーションはアルミニウム合金を含み、パッ
ケージされたデバイスにおいてこのアルミニウム合金に接続ワイヤをボンディン
グすることができる。ゲート端子メタライゼーションは、例えばチタン−ニッケ
ル−銀のような他の合金を含むことができ、パッケージされたデバイスにおいて
基板１０をリードフレームにはんだ付けすることができる。ソース領域３及びド
レイン領域４は、拡張ｎチャネルデバイス内の（例えばヒ素又は燐でドープされ
た）ｎ導電型であってもよく、その場合、チャネル領域２が（例えばホウ素でド
ープされた）反対の導電型となる。領域３、２、４の間の寄生バイポーラトラン
ジスタを抑制するために、ソース電極２３は、典型的に、ソース領域３と、チャ
ネル１６から遠くにあるチャネル領域２の一部２２との両方に接触している。典
型的に、この接触された一部２２は、チャネル１６が生じるエリアと比べて高ド
ーピング濃度（ｐ＋）を有することができる。
【００１５】 図１ないし図４は、本発明の典型的なＳＯＩ実施例を示している。この例では
、基体部分１は、半導体基板１０の主表面１１の（典型的に二酸化シリコンから
なる）絶縁層２０上に存在する。基板１０は、ｎ型であってもｐ型であってもよ
い。これらのデバイスにおいて、基体部分１の元の（ｎ型）ドーピングは、ｐ型
ドープされたチャネル領域２を高ドープ（ｎ＋）されたドレイン領域４から隔て
るドレインドリフト領域１’を提供する。チャネル領域２とドレイン領域４との
間のドリフト領域１’には、絶縁層構造の厚いＬＯＣＯＳ（locally oxidised s
ilicon、局所酸化シリコン）部分２６が存在する。ドリフト領域１’は、絶縁層
２０により基板１０から絶縁されている。
【００１６】 ＳＯＩデバイス技術はこの分野において良く知られており、例えば米国特許Ｕ
Ｓ−Ａ−５，３８２，８１８（出願人整理番号：ＰＨＡ２１８５５）の明細書に
記述されている。このすべての内容が参照資料としてここに盛り込まれる。既知
のＳＯＩデバイスにおいて、基板（１０）は典型的に接地電位であり、ソース領
域（３）も同様である。米国特許ＵＳ−Ａ−５，３８２，８１８のＳＯＩデバイ
スでは、基板の表面（１１）に埋込み型ｐ−ｎ接合ダイオードが形成され、それ
がデバイスのドレイン領域（４）に接続されている。上記の括弧内の参照数字は
、本発明における同様のデバイス部分を既知のＳＯＩデバイス部分と関連付ける
ものである。
【００１７】 既知のＳＯＩデバイスと異なり、図１ないし図４のＳＯＩデバイスは、絶縁層
２０内のウィンドウ４０において基板１０に接続されるゲート電極５を有する。
絶縁層２０は、ゲート接続された基板１０自体が基体部分１に隣接する第２の絶
縁ゲートの働きをするに十分な薄さであり（例えば厚さ数μｍ）、適当な誘電体
（例えば二酸化シリコン）でありうる。このような基板１０のゲート効果は、デ
バイスのターンオンを制御する際に実際のゲート電極５の効果を高めることがで
きる。
【００１８】 図３に具体的に示す特定の実施例では、ゲート接続部１５は、絶縁層２７内の
ウィンドウ４５においてゲート電極５と接触する金属層（例えばアルミニウムか
らなる）を有する。この金属層１５は、絶縁層構造２６，２７をおおって基板１
０に達する。トレンチ３０は、基体部分１の厚さを横切って下にある絶縁層２０
を貫通し、上記のゲート接続部１５を基板１０まで導くようにしている。図３に
示すように、金属層１５は、トレンチ３０の側壁３１上の絶縁層２７上に存在す
るとともに、絶縁層構造２０，２６，２７内のウィンドウ４０を介してトレンチ
３０の底部で基板１０と接触する。図３の実施例では、絶縁層２７が、側壁３１
においてゲート接続部１５を基体部分１から絶縁している。図示した例では、基
体部分１のチャネル領域２の一部が、側壁３１に接している。
【００１９】 １つ又は複数のトレンチ３０における上記のようなゲート−基板接続方法は、
デバイスレイアウトエリア全体の中の相対的に小さいレイアウトエリアにおいて
実現することができる。大きいエリアのデバイスの場合、このような多くのゲー
ト−基板トレンチ接続をデバイスレイアウトエリア全体及びその周囲に分布させ
ることができ、デバイス全体にわたってゲート電極５の同時演算を確実にすると
ともにデバイスの一様なターンオン及びターンオフを確実にする。
【００２０】 図４は、このデバイスの絶縁ゲート構造５，６，２と平行に保護ｐ−ｎ接合ダ
イオード２２，３２を設けた側壁３１の変形した構成を示している。この変形例
では、半導体基体部分１は、ｐ型チャネル領域２と、反対の導電型（ｎチャネル
拡張デバイスの本例ではｎ型）のダイオード領域３２との間にｐ−ｎ接合ダイオ
ード２２，３２を有する。
【００２１】 図４のダイオード２２，３２は、実際に、基体部分１の厚さを横切って延在す
るチャネル領域２によって絶縁される基体部分１の絶縁エリア１ａに存在してい
る。ダイオード領域３２は、トレンチ３０の側壁３１に隣接しており、この側壁
３１において、ゲート接続部１５によりゲート電極５に接続されている。ダイオ
ード領域３２は、基体部分１の高ドーピング濃度（ｎ＋）の部分を含むことが好
ましい。ｐ−ｎ接合ダイオード２２，３２の降伏電圧を低減するために、チャネ
ル領域２は、ダイオード領域３２に隣接する領域２２の高ドーピング濃度（ｐ＋
）の部分を有することが好ましい。典型的に、ｐ−ｎ接合ダイオード２２，３２
は７ボルトないし２０ボルトの降伏電圧をもつことができる。このダイオードは
、静電気による損傷からゲート誘電体６を保護するツェナークランプとしての役
目を果たす。
【００２２】 図４において、これらのダイオード領域３２及び２２は浅い領域であり、ソー
ス領域３及びチャネル領域２のｐ＋接点と同じドーピング工程で形成することが
できる。本発明によるゲート−基板接続のこのようなダイオード変形例は、追加
のマスク工程又はプロセス工程をなんら必要とすることなく、上記の保護ダイオ
ード２２，３２がデバイスの非常にコンパクトなレイアウトに取り入れられるこ
とを可能にする。
【００２３】 上述したように、大きいエリアのデバイスは、デバイスレイアウトエリア全体
及びその周辺部分に分布する多数のゲート−基板トレンチ接続を有することがで
きる。これらの接続のいくつかは図４のような保護ｐ−ｎ接合ダイオード２２，
３２を有することができ、他のものは図３のような比較的簡単な接続であっても
よい。
【００２４】 本発明はＳＯＩデバイスに関して特に有利であるが、非ＳＯＩデバイスにおい
ても利用することができる。例えば図５ないし図８は、モノリシックデバイスの
実施例におけるゲート−基板接続の利用を示している。半導体基体部分１は、半
導体基板１０と共にｐ−ｎ接合２１を形成している。このｐ-ｎ接合２１は、基
体部分１を半導体基板１０から絶縁している。モノリシックデバイスのいくつか
の形態では、例えば基体部分１がある導電型のエピタキシャル層であるとともに
反対の導電型の基板１０上にあるとき、トレンチ３０を使用してゲート接続部１
５を基板１０に導くことができる。
【００２５】 図５ないし図８は、半導体基体部分１が半導体基板１０の局所的にオーバード
ープされた部分である実施例を示している。図示する例では、このｐ型のオーバ
ードープ部分１は、基板１０の主表面１１の一部にのみ隣接して形成されている
。従ってｐ−ｎ接合２１は、表面１１において終端する。このように、基板表面
１１は、ｐ型基体部分１と、その元のｎ型ドーピングをもつ（オーバードープさ
れていない）大部分の基板１０の周辺部分と局所的に隣接する上側表面をデバイ
スに与えている。このデバイス構成は、基板表面１１にゲート接続するためのト
レンチ３０を必要としない。
【００２６】 ゲート接続部は、絶縁層構造２７内のウィンドウ４５においてゲート電極５と
接触する金属層１５を有する。この金属層１５は、ウィンドウ４０において基板
１０と接触するように絶縁層構造２７上に延在している。金属層１５とｎ型基板
１０との間に良好なオーミックコンタクトを形成するために、ゲート接続部は更
に、表面１１において高ドープ（ｎ＋）された半導体領域１４を有する。図７に
示す構成において、接続領域１４は、反対の導電型（ｐ型）からなる基体部分１
から間隔をあけて設けられている。図５ないし図８のデバイスでは、この反対の
導電型の基体部分１が、拡張ｎチャネルデバイスのｐ型チャネル領域２を与えて
いる。
【００２７】 図８は、デバイスの絶縁ゲート構造５，６，２と平行にｐ−ｎ接合ダイオード
を有する図７の接続の変形例を示している。この変形例では、ｐ−ｎ接合ダイオ
ードは、ｐ−ｎ接合２１の局所的な変形であり、ｐ型チャネル領域２と、反対の
導電型（ｎ型）の高ドープされたダイオード領域３２との間に形成されている。
ダイオード領域３２は、基板１０の表面１１に隣接する高ドーピング濃度（ｎ＋
）であるとともに、ゲート接続層１５によって接触される基板１０の一部である
。図８の実施例では、このダイオード領域３２を形成するために、高ドープされ
た接点領域１４が、ｐ−ｎ接合１２の表面終端まで横方向に延長されている。ダ
イオードはパンチスルー型であってもよい。このようなタイプのダイオードは、
十分な逆バイアスがある場合、空乏層がダイオード領域３２，１４とソース領域
３との間の領域２をパンチスルーする際にターンオンする。代替として、ダイオ
ード領域３２，１４に隣接するエリア２２内のチャネル領域２のドーピング（ｐ
＋）を増加させて、ダイオード領域３２，１４によってツェナーダイオード接合
を形成するようにしてもよい。
【００２８】 本発明によるゲート−基板接続の図８の変形例は、追加のマスク工程又はプロ
セス工程をなんら必要とすることなく、保護ダイオードがデバイスの非常にコン
パクトなレイアウトに取り入れられることを可能とする。上述したように、大き
いエリアのデバイスでは、デバイスレイアウトエリア全体及びその周辺部分に分
布する多数のゲート−基板接続を有することができる。これらの接続のいくつか
は、図８に示すような保護ｐ−ｎ接合ダイオードを有することができ、他のもの
は、図７に示すような比較的簡単な接続であってもよい。
【００２９】 本発明に従って他の変形及びバリエーションが可能であることが明らかであろ
う。例えばチャネル領域２とゲート接続部１５との間に一連の保護ダイオードを
形成して、１つのダイオードより高い降伏電圧を達成するようにしてもよい。図
９は、基体部分１の２つの絶縁エリア１ａ及び１ｂを用いた上記のような直列の
ダイオードを有するＳＯＩの実施例を示している。これらのダイオードは、（１
ｂ内の）領域３２ｂ、（２ｂ内の）領域２２ｂ、（１ａ内の）領域３２及び（２
内の）領域２２のｎ−ｐ−ｎ−ｐシーケンスによって形成されている。
【００３０】 図１ないし図９の実施例では、ゲート接続部１５は、ゲート電極５を覆うよう
に延在し、ゲート電極上の絶縁層２７内のウィンドウ４５においてゲート電極５
と接触している。しかしながら、代替の形態では、ゲート接続部が、ゲート電極
５の下（例えば半導体基体部分１のトレンチ内）に埋め込まれていてもよい。図
１０は、ゲート電極５の延長部分として埋込みゲート接続部５５を設けた図３の
変形例を示している。図示する例では、絶縁層６が、トレンチ３０の側壁３１上
にも延在しており、トレンチ３０は、ゲート電極５を提供する導電材料（例えば
ドープされた多結晶シリコン）で充填されている。
【００３１】 図１ないし図１０の実施例では、接続トレンチ３０及びゲート接続部１５、５
５は、基体部分１の厚さ全体を横切って延在する。しかしながら、基体部分１の
厚さの一部だけを横切って延在する埋込み型のゲート接続部５５を有することも
可能である。図１１Ａ及び１１Ｂの実施例は、トレンチ−ゲートデバイスであり
、ゲート電極５が、トレンチ−ゲートとして半導体基体部分１の第１のトレンチ
５１内に存在している。ゲート接続部５５は、第１のトレンチ５１から半導体基
体部分１の残りの厚さを横切って基板１０に達する第２のトレンチ５２内に埋め
込まれている。ゲート接続部５５は、ゲート電極５と同じ材料（ドープされた多
結晶シリコン）で形成することができる。デバイスのチャネル領域２を提供する
基体部分１からゲート接続部５５を絶縁するために、絶縁層５６が下部トレンチ
５２の側壁上に存在しうる。ゲート誘電体層６は、接続５５が提供される部分を
除いて上部トレンチ５１の側壁及び底部上に存在する。従ってこの例では、ゲー
ト電極５上の絶縁層２７にゲート−接点ウィンドウを必要としない。埋込み型の
ゲート接続部５５は、基板１０の表面１１において、高ドープ（ｎ＋）された半
導体領域１４と接触することができる。
【００３２】 図１１Ａは、接続トレンチ５２の対向する側壁における基体部分１を示してい
る。図１及び図５に示したレイアウト部分が、例えば櫛状又は細胞状のようなデ
バイスレイアウト全体の基礎として繰り返されるとき、図１ないし図１０の能動
デバイスエリア内の接続トレンチ３０が、通常は、対向する側壁３１（基体部分
１を貫通する）を有することが明らかであろう。しかしながら、接続トレンチ３
０は、能動デバイスの実際の周辺部分の端部に存在することがあり、従って（ゲ
ート接続部１５、５５を有する）側壁３１が、能動デバイスの周囲の一部を形成
することもありうる。
【００３３】 ＭＯＳＦＥＴデバイスを提供するために、図１ないし図１１に示したすべての
実施例は、ソース領域１４と同じ導電型（これらの例ではｎ型）の高ドープされ
たドレイン領域４を有する。代替として、ＩＧＢＴデバイスを提供するために、
領域４は反対の導電型（これらの例ではｐ型）であってもよい。図１ないし図１
１には拡張ｎチャネルの実施例が示されているが、本発明は、例えば各種の半導
体領域、基体部分及び基板について導電型を逆にすることにより、拡張ｐチャネ
ルデバイスのゲート−基板接続（保護ダイオードを含む）のためにも利用するこ
とができる。更に、本発明は、空乏チャネル絶縁ゲート電界効果デバイスに関し
て利用することもできる。
【００３４】 本開示を読むことにより、当業者には他のバリエーション及び変形が明らかで
あろう。そのようなバリエーション及び変形は同等の機能及び他の機能を含むこ
とができる。そのような他の機能は、半導体デバイス及びその構成要素の設計、
製造及び使用において既に知られており、ここで既に述べた機能の代わりにまた
は追加として使用することができる。
【００３５】 本出願において請求項は、機能の特定の組合せに関して記載されているが、本
発明の開示範囲は、ここに明示的にまたは暗黙的に開示された新しい機能又は機
能の新しい組合せ及びその普遍化を含むものであり、それらは請求項に現在記載
されているのと同じ発明に関連するか否かによらず、また、本発明と同じく技術
的な問題のいずれか又はすべてを軽減するか否かによらないことを理解されたい
。
【００３６】 本出願人は、本出願を遂行する間又は本発明から導き出される他の出願を遂行
する間に上記のような機能及び／又はそれら機能の組合せに関して新しい請求項
を記載することがあることを述べておく。
【図面の簡単な説明】
【図１】本発明による絶縁ゲート電界効果半導体デバイスのＳＯＩ実施例の
一部の平面図。
【図２】ソース及びドレイン電極接続を示す、図１のラインII−IIの断面図
。
【図３】ゲート電極接続を示す、図１のラインIII−IIIの断面図。
【図４】ｐ−ｎ接合ダイオードと接触するゲート電極接続を示す図３と同様
の断面図。
【図５】本発明による絶縁ゲート電界効果半導体デバイスのモノリシック（
非ＳＯＩ）実施例の一部の平面図。
【図６】ソース及びドレイン電極接続を示す図５のラインVI−VIの断面図。
【図７】ゲート電極接続を示す図５のラインVII−VIIの断面図。
【図８】ｐ−ｎ接合ダイオードと接触するゲート電極接続を示す、図７と同
様の断面図。
【図９】本発明によるＳＯＩ実施例における直列ダイオードを有する変形例
を示す、図４のゲート接続エリアに対応する断面図。
【図１０】本発明によるＳＯＩ実施例における埋込み型ゲート接続部を有す
る変形例を示す、図３のゲート接続エリアに対応する断面図。
【図１１】本発明によるデバイスのトレンチ−ゲート実施例の一部の断面図
であり、１１Ａは、ラインＡ−Ａで切り取られたゲート電極接続を示し、１１Ｂ
は、ラインＢ−Ｂで切り取られたソース及びドレイン電極接続を示す図。
【符号の説明】
３ ソース領域 ４ ドレイン領域 ５ ゲート電極 １０ 半導体基板 １５,５５ ゲート接続部
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 Ｈ０１Ｌ 27/04 Ｈ 27/08 １０２Ｆ Ｆターム(参考） 5F038 AV06 BE07 BH05 BH13 EZ06 EZ20 5F048 AA02 AC06 AC10 BA16 BB01 BB05 BB19 BC03 BC12 BF03 BF11 BF16 BF19 BG12 CC04 CC06 CC08 CC11 CC13 CC18 5F110 AA03 AA22 AA30 BB12 CC02 DD05 DD13 DD22 DD24 EE09 EE22 EE37 EE38 FF12 GG02 GG12 GG32 HJ01 HL06 HM04 HM12 NN62 NN66 NN71 5F140 AA30 AA31 AA32 AA36 AA38 AB06 AC09 AC21 AC22 AC36 BA01 BC12 BD19 BF01 BF04 BF44 BF58 BH30 CB01 CB08

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】半導体基板の第１の主表面の半導体基体部分にソース領域及び
    ドレイン領域を有するとともに、オン状態のとき前記ソース領域と前記ドレイン
    領域との間のチャネル領域における導通チャネルを制御するために、該ソース領
    域と該ドレイン領域との間のゲート誘電体層上にゲート電極を有し、前記ゲート
    電極に電位を付与するために、該ゲート電極に接続されたゲート端子メタライゼ
    ーションを有する、絶縁ゲート電界効果半導体デバイスであって、 前記ゲート端子メタライゼーションが前記半導体基板の反対側の第２の主表面
    に存在し、ゲート接続部が前記ゲート電極と前記半導体基板との間に存在して、
    前記半導体基板を介して前記ゲート電極を前記ゲート端子メタライゼーションに
    接続していることを特徴とする、半導体デバイス。
  2. 【請求項２】前記ゲート接続部が、前記半導体基体部分の厚さを横切って前
    記半導体基板に達するトレンチによって導かれることを特徴とする、請求項１に
    記載の半導体デバイス。
  3. 【請求項３】前記半導体基体部分は、前記半導体基板の前記第１の主表面の
    絶縁層上に存在し、前記トレンチの底部のウィンドウが前記絶縁層を貫通して、
    前記ゲート接続部を前記半導体基板に導いていることを特徴とする、請求項２に
    記載の半導体デバイス。
  4. 【請求項４】前記半導体基体部分は更に、第１導電型の前記チャネル領域と
    、反対の第２導電型のダイオード領域との間にｐ-ｎ接合ダイオードを有し、前
    記ダイオード領域は、前記トレンチの側壁に隣接するとともに、該側壁において
    、前記ゲート接続部により前記ゲート電極に接続されることを特徴とする、請求
    項３に記載の半導体デバイス。
  5. 【請求項５】第１導電型の前記チャネル領域は、反対の第２導電型の前記ダ
    イオード領域に隣接して高ドーピング濃度を有することを特徴とする、請求項４
    に記載の半導体デバイス。
  6. 【請求項６】前記半導体基体部分は更に、第１導電型の前記チャネル領域と
    、反対の第２導電型の前記ダイオード領域との間にｐ-ｎ接合ダイオードを有し
    、前記ダイオード領域は、前記ゲート接続部により前記ゲート電極に接続される
    ことを特徴とする、請求項１に記載の半導体デバイス。
  7. 【請求項７】前記半導体基体部分は、前記半導体基板のオーバードープされ
    た部分であり、第２導電型の前記ダイオード領域は、前記半導体基板の前記第１
    の主表面に隣接する高ドーピング濃度の基板領域であることを特徴とする、請求
    項６に記載の半導体デバイス。
  8. 【請求項８】前記ゲート接続部が、前記ゲート電極の下から前記半導体基板
    に達するトレンチ内に埋め込まれていることを特徴とする、請求項１ないし請求
    項７のいずれか１項に記載の半導体デバイス。
  9. 【請求項９】前記ゲート接続部が、前記ゲート電極の拡張部分を有すること
    を特徴とする、請求項１ないし請求項８のいずれか１項に記載の半導体デバイス
    。
  10. 【請求項１０】前記ゲート接続部は、前記ゲート電極と接触するとともに、
    絶縁層構造をおおって前記半導体基板に達する金属層を有することを特徴とする
    、請求項１ないし請求項９のいずれか１項に記載の半導体デバイス。
  11. 【請求項１１】前記金属層は、前記半導体基体部分を横切って前記半導体基
    板に達するトレンチの側壁上の絶縁層構造上に存在し、前記金属層は、前記絶縁
    層構造内のウィンドウを介して前記トレンチの底部で前記半導体基板と接触する
    ことを特徴とする、請求項１０に記載の半導体デバイス。
  12. 【請求項１２】前記チャネル領域は第１導電型であり、前記ゲート接続部は
    第２導電型の半導体領域を有することを特徴とする、請求項１ないし請求項１１
    のいずれか１項に記載の半導体デバイス。
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