JP2002533968A - レベル・シフト回路 - Google Patents

レベル・シフト回路

Info

Publication number
JP2002533968A
JP2002533968A JP2000590290A JP2000590290A JP2002533968A JP 2002533968 A JP2002533968 A JP 2002533968A JP 2000590290 A JP2000590290 A JP 2000590290A JP 2000590290 A JP2000590290 A JP 2000590290A JP 2002533968 A JP2002533968 A JP 2002533968A
Authority
JP
Japan
Prior art keywords
output
circuit
input
signal
transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2000590290A
Other languages
English (en)
Inventor
トンプソン、ジョン
フィリッピ、レイモンド
バングス、ジョアキム
Original Assignee
テレフオンアクチーボラゲツト エル エム エリクソン（パブル）
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by テレフオンアクチーボラゲツト エル エム エリクソン（パブル） filed Critical テレフオンアクチーボラゲツト エル エム エリクソン（パブル）
Publication of JP2002533968A publication Critical patent/JP2002533968A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/018—Coupling arrangements; Interface arrangements using bipolar transistors only
    • H03K19/01806—Interface arrangements
    • H03K19/01812—Interface arrangements with at least one differential stage
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45479—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection

Abstract

(57)【要約】 入力信号を受信する差動入力及び入力信号から導出された出力信号を供給する差動出力を有するレベル・シフト回路が開示される。レベル・シフト回路は、制御レベル設定入力、及び出力信号のコモン・モード・レベルを制御レベル設定入力上に設定されたレベルに設定するフィードバック回路を更に含む。これは、出力コモン・モードを入力コモン・モードと無関係に正確に設定できるようにする。

Description

【発明の詳細な説明】
【０００１】 （発明の技術分野） この発明は、レベル・シフト回路、すなわち、入力信号のレベルを所望のコモ
ン・モード信号レベルへシフトする回路に関する。
【０００２】 （発明の背景） 電子回路は、信号のコモン・モード・レベルを変更できる回路を有することが
しばしば必要である。純粋に、例えば、電流モード論理（ｃｕｒｒｅｎｔ ｍｏ
ｄｅ ｌｏｇｉｃ； ＣＭＬ）回路では、電圧は典型的に最高正電源電圧に準拠
している。しかしながら、このようなディジタルＣＭＬ回路に接続されたアナロ
グ回路は、そのしきい電圧を負電源に準拠させる必要があるといえる。結果とし
て、ディジタル／アナログ・インタフェースにおいて、２つの電流供給レール間
で信号レベルをシフトする回路の必要がある。
【０００３】 より一般的には、信号のレベルを任意の固定又は制御可能レベルへシフトする
必要がある。
【０００４】 ＪＰ−Ａ−６−２６０９２５は、第１入力端子及び第２入力端子が差動入力電
圧を受信する差動入力を形成し、かつ第１及び第２ＮＰＮトランジスタのベース
に接続されているレベル・シフト回路を開示している。これらのトランジスタの
コレクタ端子は、一緒に接続され、かつエミッタ端子はそれぞれの出力端子に接
続されており、これらの出力端子が差動出力電圧を供給する。これらのトランジ
スタのエミッタは、それぞれの抵抗器を通して、電流ミラー回路のそれぞれ半分
に更に接続されている。出力信号のコモン・モード・レベル（すなわち、それら
の信号の平均）は、その回路内の構成要素の値、例えば、それらの抵抗器の抵抗
値によって決定される。
【０００５】 本発明の目的は、好適実施の形態では、電源電圧及び入力コモン・モード電圧
に無関係である固定出力コモン・モード・レベルを与えることができるレベル・
シフト回路を用意することである。
【０００６】 （発明の要約） 本発明の実施の形態に従って、入力信号を受信する差動入力及び入力信号から
導出された出力信号を供給する差動出力を有するレベル・シフト回路が用意され
る。レベル・シフト回路は、制御レベル設定入力、及び出力信号のコモン・モー
ド・レベルを制御レベル設定入力上に設定されたレベルに設定するフィードバッ
ク回路を更に含む。
【０００７】 （好適実施の形態の詳細な説明） 図１ａは、本発明に従うレベル・シフト回路の一般形式を示す。第１差動入力
信号ｉｎ＋及び第２差動入力信号ｉｎ−が差動入力回路２のそれぞれの入力に供
給される。これらの信号は、次いで、好適には制御可能利得を付けられて差動出
力回路４に供給され、差動出力回路は差動出力信号ｏｕｔ＋及びｏｕｔ−を供給
する。基準信号Ｒｅｆがフィードバック回路６に供給され、フィードバック回路
は差動出力信号ｏｕｔ＋及びｏｕｔ−のコモン・モード信号レベルを検出し、か
つこのレベルをフィードバック回路基準入力に入力される所望値になるように操
作する。
【０００８】 図１ｂは、図１ａに従う回路の１つの形式のブロック概略図である。差動入力
信号は入力差動利得段２の入力端子ＩＮに印加され、段２は、次いで、信号を共
通エミッタ差動出力段４に供給し、段４は回路出力端子ＯＵＴを有する。基準レ
ベル信号は、演算増幅器８の１つの端子の基準入力ＲＥＦに印加される。演算増
幅器の他の（フィードバック）入力は入力段２から供給され、及び演算増幅器の
出力は基準レベルを設定するために入力段２内へフィードバックされる。
【０００９】 図１ｃは、図１ａに従う回路の他の形式のブロック概略図である。差動入力信
号は入力差動利得段２の入力端子ＩＮに印加され、段２は、次いで、信号を共通
エミッタ差動出力段４に供給し、段４は回路出力端子ＯＵＴを有する。基準レベ
ル信号は、演算増幅器８の１つの端子の基準入力ＲＥＦに印加される。演算増幅
器の他の（フィードバック）入力は出力段４から供給され、及び演算増幅器の出
力は基準レベルを設定するために入力段２内へフィードバックされる。
【００１０】 図１ｄは、図１ａに従う回路の更に他の形式のブロック概略図である。差動入
力信号は入力差動利得段２の入力端子ＩＮに印加され、段２は、次いで、信号を
共通エミッタ差動出力段４に供給し、段４は回路出力端子ＯＵＴを有する。基準
レベル信号は、演算増幅器８の１つの端子の基準入力ＲＥＦに印加される。演算
増幅器の他の（フィードバック）入力は出力段４から供給され、及び演算増幅器
の出力は基準レベルを設定するために出力段４内へフィードバックされる。
【００１１】 図２は、図１ｂに示した一般形式について、本発明の実施の形態を実現する第
１回路を示す回路図である。図２の回路で、差動回路は２つの整合ＮＰＮトラン
ジスタ１２、１４を含み、かつ入力信号ｉｎ＋、ｉｎ−はそれらのトランジスタ
のベース端子に供給される。Ａとマークされた接続点におけるトランジスタ１２
のコレクタ端子は抵抗器１６を通して正供給レールに接続されており、かつＢと
マークされた接続点におけるトランジスタ１４のコレクタ端子は抵抗器１８を通
して正供給レールに接続されている。トランジスタ１２のエミッタ端子は抵抗器
２０に接続されており、かつトランジスタ１４のエミッタ端子は抵抗器２２に接
続されている。抵抗器２０、２２の他端は、電流ＩTを与える電流源を通して接
地されている。
【００１２】 トランジスタ１２、１４を通して引き出された電流及び抵抗器１６、１８の抵
抗値は、接続点Ａ及びＢの電圧レベルを決定する。それらの電圧は、この回路の
差動出力段内のそれぞれのＮＰＮトランジスタ２６、２８のベース端子にそれぞ
れ供給される。トランジスタ２６、２８は、それらのコレクタ端子を正電圧供給
レールに接続され、かつそれらのエミッタ端子を電流Ｉを供給するそれぞれの整
合電流源２７、２９を通して接地されている。更に、トランジスタ２８、２６の
エミッタ端子の電圧は、それぞれ、差動出力信号ｏｕｔ＋、ｏｕｔ−として取り
出される。
【００１３】 接続点Ａ及びＢは、等しい抵抗値を有する抵抗器３０、３２の対によって接続
されている。結果として、抵抗器３０、３２間の接続点３４の電圧は、接続点Ａ
の電圧と接続点Ｂの電圧の平均レベルにある。抵抗器３０、３２の抵抗値は、好
適には、抵抗器１６、１８の抵抗値よりもかなり高いものとする。
【００１４】 接続点３４は更に他のＮＰＮトランジスタ３６のベース端子にまた接続されて
おり、このトランジスタのコレクタは正電圧供給レールに接続されており、この
トランジスタのエミッタは、接続点Ｃで、電流Ｉを与える更に他の整合電流源３
８を通して接地されている。
【００１５】 それゆえ、接続点３４は、接続点Ａの電圧と接続点Ｂの電圧の平均にある。接
続点Ｃは、接続点３４の電圧よりも１つのトランジスタのベース・エミッタ電圧
Ｖｂｅだけ低い電圧にある。更に、出力電圧ｏｕｔ＋、ｏｕｔ−は、それぞれ接
続点Ｂの電圧及び接続点Ａの電圧よりも１つのトランジスタのベース・エミッタ
電圧Ｖｂｅだけ各々低い。したがって、接続点Ｃは、差動出力信号のコモン・モ
ード信号レベルにある。
【００１６】 図１の回路のフィードバック段は演算増幅器４０を含み、この演算増幅器はそ
の反転入力に基準信号Ｒｅｆを含む。接続点Ｃの電圧は演算増幅器４０の非反転
入力にフィードバックされ、かつこの演算増幅器の出力はＮＰＮトランジスタ４
２のベース端子に供給される。トランジスタ４２のコレクタ端子は正電圧供給レ
ールに接続されており、かつそのエミッタ端子は電流ミラー回路に接続されてお
り、この電流ミラー回路はダイオード結線ＮＰＮトランジスタ４４及び更に他の
ＮＰＮトランジスタ４６、４８を含む。トランジスタ４４のコレクタ端子はトラ
ンジスタ４２のエミッタ端子に接続されている。トランジスタ４４、４６、４８
のエミッタ端子は、図示したように抵抗器を通してか又は直接のどちらかで接地
されている。トランジスタ４６のコレクタ端子は接続点Ａに接続されており、及
びトランジスタ４８のコレクタ端子は接続点Ｂに接続されている。トランジスタ
４６、４８は整合しており、かつトランジスタ４４と同じエミッタ面積を有する
ことがあるので、トランジスタ４４内の電流を正確に鏡映する又は縮尺したエミ
ッタ面積を有することがあり、それであるからそれらのトランジスタを通る電流
はこの回路の利用可能な電圧ヘッドルーム（ｖｏｌｔａｇｅ ｈｅａｄｒｏｏｍ
）性又は必要電力消散性に照らしてより適当である。
【００１７】 図２の回路の使用中、差動入力信号がないとき、すなわち、ｉｎ＋＝ｉｎ−で
あるとき、入力トランジスタ１２、１４を通る電流は同じであり、かつ接続点Ａ
の電圧及びＢの電圧（互いに等しい出力電圧ｏｕｔ＋及びｏｕｔ−よりも高いＶ
ｂｅである）は等しく、かつ接続点３４の電圧にまた等しい。この電圧は接続点
Ｃの電圧より高いＶｂｅであって、演算増幅器４０の非反転入力へフィードバッ
クされる。フィードバック電圧が入力信号Ｒｅｆよりも高くなるならば、トラン
ジスタ４２を通して、それゆえトランジスタ４６及び４８を通して引き出された
電流は増大することになる。これらは、抵抗器１６及び１８を通して引き出され
た電流を増大させ、それゆえ接続点Ａ及びＢの電圧を下げ、それによって接続点
Ｃの電圧を入力信号Ｒｅｆへ向けてバックさせる。逆に、フィードバック電圧が
入力信号Ｒｅｆより低くなるならば、トランジスタ４２を通して、それゆえトラ
ンジスタ４６及び４８を通して引き出された電流は減少することになる。これら
は抵抗器１６及び１８を通して引き出された電流を減少させ、それゆえ接続点Ａ
及びＢの電圧を高め、それによって接続点Ｃの電圧を入力信号Ｒｅｆへ向けてバ
ックさせる。
【００１８】 差動信号が入力端子ｉｎ＋及びｉｎ−に印加されると、それぞれのトランジス
タ１２、１４を通る電流は異なってくるようになり、それゆえ、接続点Ａの電圧
とＢの電圧は異なってくる。これらの電圧間の差は出力電圧ｏｕｔ＋とｏｕｔ−
との間の差に等しい。差動入力電圧によって除すと、これはこの回路の利得と看
なすことができ、かつ回路値に依存する。特に、電流源２４及び抵抗器２０、２
２の抵抗値は、利得（又は減衰）をいずれかの所望値に設定するように選択する
ことができる。
【００１９】 しかしながら、差動信号が印加されるときでも、接続点Ａの電圧のいかなる上
昇又は降下でも接続点Ｂの電圧の相当する上昇又は降下と平衡する。それゆえ、
接続点３４の電圧、それゆえ、接続点Ｃの電圧、またそれゆえ出力コモン・モー
ド電圧は一定のままである。
【００２０】 図３は、図１ｃに示した一般形式について本発明の実施の形態を実現する第２
回路を示す回路図である。図２の回路の相当する構成要素と同じ機能を有するこ
の回路の構成要素は同じ参照符号で指示してあり、かつここでは更に説明しない
。
【００２１】 図３の回路で、接続点Ａ及びＢは、それぞれの抵抗器１６、１８を通してだけ
でなく、また更に他の抵抗器６０を通して正電圧供給レールに接続されている。
フィードバック回路で、この抵抗器を通る電流、それゆえ、接続点Ａ及びＢの電
圧は単一トランジスタ６２によって制御され、このトランジスタはダイオード結
線トランジスタ４４と電流ミラーを形成する。
【００２２】 また、フィードバック回路で、出力コモン・モード電圧は、図２におけるよう
に間接的でなく、回路出力で直接検出される。それゆえ、等しい値を持つ抵抗器
６４、６６の対が入力端子と出力端子との間に接続されている。それらの抵抗器
の間の接続点６８の電圧は、いかなるときにも出力の平均、すなわち、出力コモ
ン・モード電圧であり、かつこれが増幅器４０の非反転入力へフィードバックさ
れる。
【００２３】 図４は、図１ｃに示した一般形式について本発明の実施の形態を実現する第３
回路を示す回路図である。図２又は図３の回路の相当する構成要素と同じ機能を
有するこの回路の構成要素は同じ参照符号で指示してあり、かつここに更に説明
しない。
【００２４】 図４の回路で、抵抗器４６、４８によって引き出されたフィードバック電流は
、図２におけるように差動段抵抗器１６、１８を通過するだけでなく、また接続
点Ａとトランジスタ２６のベースとの間に接続された第１追加抵抗器７０及び接
続点Ｂとトランジスタ２８のベースとの間に接続された第２追加抵抗器７２を通
過する。これの効果は、トランジスタ１２、１４を飽和させる危険を伴わないで
これらのトランジスタにより多くのヘッドルームを許すことである。それゆえ、
この回路は、より大きな差動入力信号及びより高い入力コモン・モード電圧を取
り扱うことができる。
【００２５】 図５は、図１ｃに示した一般形式について本発明の実施の形態を実現する第４
回路を示す回路図である。図４の回路の相当する構成要素と同じ機能を有するこ
の回路の構成要素は同じ参照符号で指示してあり、かつここでは更に説明しない
。
【００２６】 図５の回路で、電流源よりはむしろ、抵抗器８０及び８２が、それぞれ出力端
子ｏｕｔ−及び出力端子ｏｕｔ＋と接地との間に接続されている。これは、出力
コモン・モード電圧がより低くなれるように、かつ負電圧供給レールに迫れるよ
うにする。
【００２７】 図６は、図１ｄに示した一般形式について本発明の実施の形態を実現する第５
回路を示す回路図である。図５の回路の相当する構成要素と同じ機能を有するこ
の回路の構成要素は同じ参照符号で指示してあり、かつここに更に説明しない。
【００２８】 図６の回路で、フィードバック回路は、図２におけるように差動段抵抗器１６
、１８を通してよりはむしろ、トランジスタ２６及び２８を通して電流を引き出
すように運動させられる。それゆえ、抵抗器９０はトランジスタ２６のエミッタ
と出力ｏｕｔ−との間に接続されており、後者はまたトランジスタ４６のコレク
タ端子に接続されている。更に、抵抗器９２はトランジスタ２８のエミッタと出
力ｏｕｔ＋との間に接続されており、後者はまたトランジスタ４８のコレクタ端
子に接続されている。これは、差動段トランジスタ２０、２２に利用可能なヘッ
ドルームを更に増す効果を有する。なぜならば差動段抵抗器１６、１８を通して
引き出されたフィードバック電流だけがトランジスタ２６、２８のベース電流で
あるからである。
【００２９】 図７及び８は、図１ｄに示した一般形式について本発明の実施の形態を実現す
る第６回路及び第７回路を示す回路図である。図６の回路の相当する構成要素と
同じ機能を有するこの回路の構成要素は同じ参照符号で指示してあり、かつここ
では更に説明しない。
【００３０】 図７の回路で、演算増幅器４０の出力は抵抗器９６に接続されており、この抵
抗器の他端はダイオード結線トランジスタ４４のベース端子及びコレクタ端子に
接続されている。
【００３１】 図８の回路で、増幅器４０の出力は、トランジスタ４６、４８のベース端子に
直接接続されている。
【００３２】 それゆえ、本発明の例示の実施の形態で、出力コモン・モード電圧は、入力コ
モン・モード電圧と完全に無関係であり、かつ回路のヘッドルーム要件と両立す
るかつ出力電圧によって駆動されている回路に適するいかなる所望値にも基準入
力信号Ｒｅｆによって設定され得る。
【００３３】 このレベルは固定されてもよく又は変動してもよい。例えば、出力コモン・モ
ード電圧は、既知の温度係数を有するように設定されてよい。更に、出力コモン
・モード電圧基準はＡＭ又はＦＭ信号源であってよく、又はこの基準自体をスイ
ッチすることもでき、それによってマルチコモン・モード・レベルを与えこのレ
ベルに入力データを重畳させることができる。
【００３４】 更に、本発明の異なった実施の形態で、出力コモン・モード電圧は、入力コモ
ン・モード電圧よりも正性又は負性であってよい。
【００３５】 その絶対電圧レベルは、選択されたモノリシック・プロセス技術が耐えること
ができるレベルへだけ限定される。それゆえ、本発明は、高電圧システム及び低
電圧システムの両方に応用可能である。
【００３６】 ここに例示した回路は、ＮＰＮトランジスタを使用して実現されるものであっ
て、高速レベル・シフティング速度を使用することができる利点を有する。しか
しながら、承知のように、この回路はＮＭＯＳトランジスタを使用して実現する
こともまたできる。なおまた、本発明は、周知のように、回路全体の極性を反転
することによって、ＰＮＰ又はＰＭＯＳ装置を使用して実施することもできる。
【図面の簡単な説明】
【図１ａ】 本発明に従うレベル・シフト回路のブロック概略図。
【図１ｂ】 本発明に従うレベル・シフト回路のブロック概略図。
【図１ｃ】 本発明に従うレベル・シフト回路のブロック概略図。
【図１ｄ】 本発明に従うレベル・シフト回路のブロック概略図。
【図２】 本発明の第１実施の形態に従うレベル・シフト回路の回路図である。
【図３】 本発明の第２実施の形態に従うレベル・シフト回路の回路図である。
【図４】 本発明の第３実施の形態に従うレベル・シフト回路の回路図である。
【図５】 本発明の第４実施の形態に従うレベル・シフト回路の回路図である。
【図６】 本発明の第５実施の形態に従うレベル・シフト回路の回路図である。
【図７】 本発明の第６実施の形態に従うレベル・シフト回路の回路図である。
【図８】 本発明の第７実施の形態に従うレベル・シフト回路の回路図である。
【手続補正書】特許協力条約第３４条補正の翻訳文提出書
【提出日】平成１２年１２月４日（２０００．１２．４）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項４】 請求項１記載のレベル・シフト回路において、前記レベル設
定入力信号は変調信号であるレベル・シフト回路。
【請求項５】 請求項１記載のレベル・シフト回路において、前記第１トラ
ンジスタの前記ベース端子と前記第２トランジスタの前記ベース端子とはそれぞ
れの抵抗器を通して前記差動入力回路の前記第１出力端子と前記第２出力端子と
に接続されているレベル・シフト回路。
【請求項８】 請求項６又は７記載のレベル・シフト回路において、前記差
動入力回路はそれぞれのベース端子に前記入力信号を受信しかつエミッタ端子を
一緒に接続されたバイポーラ・トランジスタの第１対を含むレベル・シフト回路
。
【請求項９】 請求項６又は７記載のレベル・シフト回路において、前記レ
ベル設定入力信号は変調信号であるレベル・シフト回路。
【請求項１０】 請求項６又は７記載のレベル・シフト回路であって、前記
差動出力回路の前記第１出力端子に現れる電圧信号と前記第２出力端子に現れる
電圧信号との平均レベルを表す前記信号を供給するために、前記差動出力回路の
前記出力端子間に接続された分圧器を含むレベル・シフト回路。
【請求項１１】 請求項６又は７記載のレベル・シフト回路であって、前記
差動出力回路の前記第１出力端子に現れる電圧信号と前記第２出力端子に現れる
電圧信号との平均レベルを表す前記信号を与えるために、前記差動入力回路の前
記出力端子間に接続された分圧器を含むレベル・シフト回路。
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ， ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ Ｅ，ＬＳ，ＭＷ，ＳＤ，ＳＬ，ＳＺ，ＴＺ，ＵＧ，ＺＷ )，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ， ＴＪ，ＴＭ)，ＡＥ，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ， ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，Ｃ Ｒ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＤＭ，ＥＥ，ＥＳ，ＦＩ ，ＧＢ，ＧＤ，ＧＥ，ＧＨ，ＧＭ，ＨＲ，ＨＵ，ＩＤ， ＩＬ，ＩＮ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，Ｋ Ｚ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＡ ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ， ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，Ｓ Ｋ，ＳＬ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＴＺ，ＵＡ，ＵＧ ，ＵＺ，ＶＮ，ＹＵ，ＺＡ，ＺＷ (72)発明者 バングス、ジョアキム イギリス国 ウィルトシャー、スウィンド ン、ミドルリーズ、 ライ クロース 14 Ｆターム(参考） 5H420 NA15 NA24 NB02 NB12 NB18 NB27 NB32 NC02 NC03 NC22 NC26 5J039 CC01 CC07 CC18 KK16 KK17 KK19 KK34 MM16 5J056 AA00 AA11 BB02 CC21 DD02 DD55 5J066 AA01 AA12 CA00 FA17 HA02 HA19 HA25 HA29 KA01 KA05 KA09 MA01 MA11 MA21 ND01 ND11 ND22 ND23 PD02 TA01 5J090 AA01 AA12 CA00 DN02 FA17 HA02 HA19 HA25 HA29 KA01 KA05 KA09 MA01 MA11 MA21 MN02 TA01

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 第１入力信号を受信する第１入力端子と第２入力信号を受信
    する第２入力端子と、第１出力端子と第２出力端子とを有し、かつ前記第１入力
    端子と前記第２入力端子とに印加された信号に利得を加える差動入力回路と、 差動出力回路であって、第１トランジスタと第２トランジスタのそれぞれのベ
    ース端子を前記差動入力回路のそれぞれ前記第１出力端子と前記第２出力端子と
    に接続される第１トランジスタと第２トランジスタとを含み、かつ前記第１トラ
    ンジスタのエミッタと前記第２トランジスタのエミッタとに前記差動出力回路の
    それぞれ第１出力端子と第２出力端子とを有するので、使用中、前記差動出力回
    路の前記第１出力端子と前記第２出力端子との間に現れる差動電圧信号が前記差
    動入力回路の前記第１入力端子と前記第２入力端子との間に現れる電圧信号に関
    連するようになっている前記差動出力回路と、 既知の値を有するレベル設定入力信号を受信する制御入力と、 第１入力と第２入力とを有する演算増幅器を含むフィードバック回路において
    、前記差動出力回路の前記第１出力端子に現れる電圧信号と前記第２出力端子に
    現れる電圧信号との平均レベルを表す信号が前記第１入力に印加され、前記レベ
    ル設定入力信号が前記第２入力に印加され、かつ前記差動出力回路の前記第１出
    力端子に現れる電圧信号と前記第２出力端子に現れる電圧信号との前記平均レベ
    ルを前記既知の値に維持するために前記演算増幅器からの出力が前記差動入力回
    路に印加される前記フィードバック回路と を含むレベル・シフト回路。
  2. 【請求項２】 請求項１記載のレベル・シフト回路において、前記差動入力
    回路はそれぞれのベース端子に前記入力信号を受信しかつエミッタ端子を一緒に
    接続されたバイポーラ・トランジスタの第１対を含むレベル・シフト回路。
  3. 【請求項３】 請求項１記載のレベル・シフト回路において、前記レベル設
    定入力信号は変調信号であるレベル・シフト回路。
  4. 【請求項４】 請求項１記載のレベル・シフト回路であって、前記差動出力
    回路の前記第１出力端子に現れる電圧信号と前記第２出力端子に現れる電圧信号
    との平均レベルを表す前記信号を供給するために、前記差動出力回路の前記出力
    端子間に接続された分圧器を含むレベル・シフト回路。
  5. 【請求項５】 請求項１記載のレベル・シフト回路であって、前記差動出力
    回路の前記第１出力端子に現れる電圧信号と前記第２出力端子に現れる電圧信号
    との平均レベルを表す前記信号を与えるために、前記差動入力回路の前記出力端
    子間に接続された分圧器を含むレベル・シフト回路。
  6. 【請求項６】 請求項１記載のレベル・シフト回路において、前記第１トラ
    ンジスタの前記ベース端子と前記第２トランジスタの前記ベース端子とはそれぞ
    れの抵抗器を通して前記差動入力回路の前記第１出力端子と前記第２出力端子と
    に接続されているレベル・シフト回路。
  7. 【請求項７】 （ａ） 第１電圧供給レールと第２電圧供給レールと、 （ｂ） 第１差動回路であって、 導電経路と制御端子とを有する第１トランジスタであって、前記第１トラン ジスタの前記導電経路の第１端が前記第１電圧供給レールに接続されており、 前記第１トランジスタの前記導電経路の第２端が前記第２電圧供給レールに接 続されており、かつ前記第１トランジスタの前記制御端子が第１入力電圧を受 けるように接続されている前記第１トランジスタと、 導電経路と制御端子とを有する第２トランジスタであって、前記第２トラン ジスタの前記導電経路の第１端が前記第１電圧供給レールに接続されており、 前記第２トランジスタの前記導電経路の第２端が前記第２電圧供給レールに接 続されており、かつ前記第２トランジスタの前記制御端子が第２入力電圧を受 けるように接続されている前記第２トランジスタと、 前記第１トランジスタの前記導電経路の前記第２端と、前記第２トランジス タの前記導電経路の前記第２端と、前記第２電圧供給レールとに接続された電 流源と 有する前記第１差動回路と、 （ｃ） 前記第１トランジスタの前記導電経路の電流に依存する第１出力信号
    を供給する第１出力端子であって、第１抵抗要素を通して前記第１電圧供給レー
    ルと前記第２電圧供給レールとの少なくとも１つに接続されている前記第１出力
    端子と、 （ｄ） 前記第２トランジスタの前記導電経路の電流に依存する第２出力信号
    を供給する第２出力端子であって、第２抵抗要素を通して前記第１電圧供給レー
    ルと前記第２電圧供給レールとの少なくとも１つに接続されている前記第２出力
    端子と、 （ｅ） 前記第１出力信号と前記第２出力信号との平均を検出し、かつフィー
    ドバック信号を与えるフィードバック回路と、 （ｆ） 演算増幅器の第１入力に制御信号を受信しかつ前記演算増幅器の第２
    入力に前記フィードバック信号を受信し、かつ増幅器出力信号を与える前記演算
    増幅器と、 （ｇ） 前記第１出力信号と前記第２出力信号との平均値を前記制御信号の値
    にもたらすために、前記増幅器出力信号に応答して、前記第１抵抗要素を通る電
    流と前記第２抵抗要素を通る電流とを、それゆえ、前記第１出力端子の電圧と前
    記第２出力端子の電圧とを制御する少なくとも１つの回路要素と を含むレベル・シフト回路。
  8. 【請求項８】 請求項７記載のレベル・シフト回路において、前記制御信号
    は変調信号であるレベル・シフト回路。
JP2000590290A 1998-12-18 1999-12-13 レベル・シフト回路 Pending JP2002533968A (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
GB9828052A GB2344902B (en) 1998-12-18 1998-12-18 Level shift circuit
GB9828052.2 1998-12-18
PCT/EP1999/009873 WO2000038315A1 (en) 1998-12-18 1999-12-13 Level shift circuit

Publications (1)

Publication Number Publication Date
JP2002533968A true JP2002533968A (ja) 2002-10-08

Family

ID=10844597

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000590290A Pending JP2002533968A (ja) 1998-12-18 1999-12-13 レベル・シフト回路

Country Status (12)

Country Link
US (1) US6292031B1 (ja)
EP (1) EP1147601B1 (ja)
JP (1) JP2002533968A (ja)
KR (1) KR20010082344A (ja)
CN (1) CN1169289C (ja)
AT (1) ATE264569T1 (ja)
AU (1) AU2283200A (ja)
CA (1) CA2355956A1 (ja)
DE (1) DE69916500T2 (ja)
GB (1) GB2344902B (ja)
TW (1) TW448624B (ja)
WO (1) WO2000038315A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010273009A (ja) * 2009-05-20 2010-12-02 Toshiba Corp 電圧変換回路および無線通信装置

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6459306B1 (en) * 1999-07-22 2002-10-01 Lucent Technologies Inc. Low power differential comparator with stable hysteresis
JP4573413B2 (ja) * 2000-09-07 2010-11-04 ルネサスエレクトロニクス株式会社 差動出力回路
WO2002023717A2 (en) * 2000-09-11 2002-03-21 Broadcom Corporation Linear buffer
US6411129B1 (en) * 2000-10-03 2002-06-25 Semiconductor Components Industries Llc Logic circuit with output high voltage boost and method of using
US6429700B1 (en) * 2001-04-17 2002-08-06 International Business Machines Corporation Driver circuit with output common mode voltage control
US6590980B1 (en) * 2001-09-24 2003-07-08 Micrel, Incorporated Low voltage, low power operational amplifier with rail to rail output
US6847232B2 (en) * 2001-11-08 2005-01-25 Texas Instruments Incorporated Interchangeable CML/LVDS data transmission circuit
JP3647828B2 (ja) * 2002-08-23 2005-05-18 シリンクス株式会社 コンパレータ回路
US6995598B2 (en) * 2003-02-13 2006-02-07 Texas Instruments Incorporated Level shifter circuit including a set/reset circuit
JP3761089B2 (ja) * 2003-04-25 2006-03-29 ローム株式会社 差動電流出力装置
JP4131679B2 (ja) * 2003-05-20 2008-08-13 松下電器産業株式会社 レベルシフト回路
US7180333B2 (en) * 2003-05-20 2007-02-20 Avago Technologies General Ip (Singapore) Pte. Ltd. Current mode logic driver that employs a level shifting mechanism
US20050007162A1 (en) * 2003-07-08 2005-01-13 Hector Torres High speed, low power LVDS driver
US7019562B1 (en) * 2003-12-16 2006-03-28 Xilinx, Inc. Method and apparatus for locally regulated circuit
US20050168275A1 (en) * 2003-12-22 2005-08-04 Hector Torres Common mode feedback in high speed differential output circuits
TWI304529B (en) * 2004-01-30 2008-12-21 Realtek Semiconductor Corp Impedance control circuit and method thereof
US7279953B2 (en) * 2004-09-21 2007-10-09 Analog Devices, Inc. Current switch and method of driving the same
DE102004060212A1 (de) * 2004-12-14 2006-07-06 Infineon Technologies Ag Pegelumsetzer
JP4724670B2 (ja) * 2007-01-22 2011-07-13 富士通株式会社 半導体集積回路装置
US7679420B1 (en) * 2008-08-28 2010-03-16 Micrel, Incorporated Slew rate controlled level shifter with reduced quiescent current
CN102384999B (zh) * 2010-08-30 2015-08-19 深圳艾科创新微电子有限公司 一种高速传输事件检测方法及电路
JP5848679B2 (ja) * 2012-09-04 2016-01-27 ルネサスエレクトロニクス株式会社 差動出力回路および半導体装置
US9083574B2 (en) * 2012-12-06 2015-07-14 Cortina Systems, Inc. System and method for AC coupling
WO2014101088A1 (en) * 2012-12-28 2014-07-03 Silicon Image, Inc. Compensation scheme for mhl common mode clock swing
ES2750236T3 (es) * 2013-12-09 2020-03-25 UCB Biopharma SRL Derivados heteroaromáticos bicíclicos condensados como moduladores de la actividad del TNF
RU2568317C1 (ru) * 2014-10-22 2015-11-20 Федеральное Государственное Бюджетное Образовательное Учреждение Высшего Профессионального Образования "Донской Государственный Технический Университет" (Дгту) Широкополосная цепь смещения статического уровня в транзисторных каскадах усиления и преобразования сигналов
IT201900001913A1 (it) 2019-02-11 2020-08-11 St Microelectronics Srl Circuito di interfaccia e procedimento corrispondente

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3491307A (en) * 1967-06-22 1970-01-20 Motorola Inc Differential amplifier featuring pole splitting compensation and common mode feedback
US3582802A (en) * 1969-07-16 1971-06-01 Beckman Instruments Inc Direct coupled differential transistor amplifier with improved common mode performance
US4105942A (en) * 1976-12-14 1978-08-08 Motorola, Inc. Differential amplifier circuit having common mode compensation
US4345213A (en) 1980-02-28 1982-08-17 Rca Corporation Differential-input amplifier circuitry with increased common-mode _voltage range
GB2135548A (en) * 1983-02-14 1984-08-30 Philips Electronic Associated Amplifier arrangement
US4555457A (en) 1983-09-28 1985-11-26 Acr Electronics Inc. Battery cell containing potassium monoperoxysulfate in the cathode mix
US4560921A (en) * 1984-06-15 1985-12-24 National Semiconductor Corporation Comparator circuit with built in reference
JPS6214815U (ja) * 1985-07-11 1987-01-29
IT1185638B (it) 1985-07-18 1987-11-12 Sgs Microelettronica Spa Amplificatore operazionale tutto differenziale per circuiti integrati in tecnologia mos
US4697152A (en) 1986-04-11 1987-09-29 Motorola, Inc. Fully differential switched capacitor amplifier having autozeroed common-mode feedback
US4725790A (en) * 1986-10-14 1988-02-16 Tektronix, Inc. Broadband DC level shift circuit with feedback
IT1220188B (it) 1987-12-11 1990-06-06 Sgs Microelettronica Spa Rilevazione e controllo di modo comune in catena di amplificicatori bilanciati
US4906943A (en) 1988-09-05 1990-03-06 Siemens Aktiengesellschaft Differential operational amplifier with common mode feedback
US5008632A (en) * 1989-10-31 1991-04-16 International Business Machines Corporation Temperature compensated feedback circuit for setting and stabilizing amplifier DC bias points
IT1236787B (it) 1989-11-13 1993-04-02 Italtel Spa Circuito amplificatore di potenza cmos con struttura completamente differenziale.
US5182477A (en) * 1990-03-22 1993-01-26 Silicon Systems, Inc. Bipolar tunable transconductance element
IT1247657B (it) * 1990-12-21 1994-12-28 Sgs Thomson Microelectronics Amplificatore operazionale cmos di potenza con uscita differenziale.
JP3409053B2 (ja) * 1991-05-29 2003-05-19 Ｎｅｃエレクトロニクス株式会社 複合差動増幅器
CA2050878C (en) 1991-09-06 1999-10-19 Gerald Molnar Power amplifier with quiescent current control
ES2088457T3 (es) * 1991-09-25 1996-08-16 Alcatel Bell Nv Amplificador diferencial.
US5334948A (en) 1993-02-17 1994-08-02 National Semiconductor Corporation CMOS operational amplifier with improved rail-to-rail performance
JP2656714B2 (ja) 1993-06-15 1997-09-24 日本電気株式会社 全差動増幅器
DE69420649T2 (de) 1993-08-19 2000-05-04 Advanced Micro Devices Inc Voll differentieller Operationsverstärker mit niedriger Versorgungsspannung
US5604464A (en) 1995-07-07 1997-02-18 Advanced Micro Devices, Inc. Cascode operational amplifier with multiple input stage
US5631606A (en) 1995-08-01 1997-05-20 Information Storage Devices, Inc. Fully differential output CMOS power amplifier
US5825819A (en) * 1996-04-23 1998-10-20 Motorola, Inc. Asymmetrical digital subscriber line (ADSL) line driver circuit
EP0840442B1 (en) 1996-10-30 2003-01-29 SGS-THOMSON MICROELECTRONICS S.r.l. A two-stage fully differential operational amplifier with efficient common-mode feed back circuit
US5990743A (en) * 1997-12-11 1999-11-23 Lucent Technologies Inc. Amplifier having improved common mode voltage range

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010273009A (ja) * 2009-05-20 2010-12-02 Toshiba Corp 電圧変換回路および無線通信装置

Also Published As

Publication number Publication date
US6292031B1 (en) 2001-09-18
EP1147601B1 (en) 2004-04-14
DE69916500T2 (de) 2005-05-25
CN1169289C (zh) 2004-09-29
CN1334987A (zh) 2002-02-06
ATE264569T1 (de) 2004-04-15
KR20010082344A (ko) 2001-08-29
EP1147601A1 (en) 2001-10-24
DE69916500D1 (de) 2004-05-19
TW448624B (en) 2001-08-01
GB2344902B (en) 2003-04-23
GB9828052D0 (en) 1999-02-17
CA2355956A1 (en) 2000-06-29
GB2344902A (en) 2000-06-21
WO2000038315A1 (en) 2000-06-29
AU2283200A (en) 2000-07-12

Similar Documents

Publication Publication Date Title
JP2002533968A (ja) レベル・シフト回路
US6504403B2 (en) Low voltage differential signal (LVDS) input circuit
KR100570135B1 (ko) 선형 가변 이득 증폭기{linear variable gain amplifiers}
JP2002510888A (ja) 広ダイナミックレンジの可変利得増幅器
JP2510996B2 (ja) 単一利得緩衝増幅器
JP2002524900A (ja) トランスコンダクタンス補償によるゲイン線形性を有する差動増幅器
EP0856167B1 (en) Multi-stage current feedback amplifier
US5742204A (en) Digitally programmable differential attenuator with tracking common mode reference
US4451800A (en) Input bias adjustment circuit for amplifier
US4714828A (en) Optoelectric transducer
JP2002524958A (ja) 電子回路
US6724234B1 (en) Signal-level compensation for communications circuits
US3970948A (en) Controller gain signal amplifier
US7501878B2 (en) Amplitude setting circuit
US5578966A (en) Output stage for a high-speed video amplifier
US6008696A (en) Low noise amplifier with actively terminated input
JPH04318702A (ja) スイッチングブリッジ増幅器
US5657097A (en) Method and apparatus for generating a peaking signal
US20010026177A1 (en) Low voltage bipolar drive circuits
US5119041A (en) High gain differential current amplifier having a low output voltage
JPS5950126B2 (ja) 自動利得制御回路
US7535280B2 (en) Apparatus and method for shifting a signal from a first reference level to a second reference level
US6452451B1 (en) Method for adjusting a bipolar output stage for improved frequency response
JPH05235645A (ja) 高速バッファ
JP2761807B2 (ja) 信号処理装置

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20041208

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060308

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20081024

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20090126

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20090202

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20090417