JP2002522922A - 水素窒素プラズマを用いた低容量誘電体層のエッチング - Google Patents

水素窒素プラズマを用いた低容量誘電体層のエッチング

Info

Publication number
JP2002522922A
JP2002522922A JP2000565564A JP2000565564A JP2002522922A JP 2002522922 A JP2002522922 A JP 2002522922A JP 2000565564 A JP2000565564 A JP 2000565564A JP 2000565564 A JP2000565564 A JP 2000565564A JP 2002522922 A JP2002522922 A JP 2002522922A
Authority
JP
Japan
Prior art keywords
etching
processing chamber
hard mask
low
plasma processing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2000565564A
Other languages
English (en)
Inventor
エリングボエ・スーザン
フランナー・ジャネット・エム.
モーレイ・イアン・ジェイ.
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Lam Research Corp
Original Assignee
Lam Research Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Lam Research Corp filed Critical Lam Research Corp
Publication of JP2002522922A publication Critical patent/JP2002522922A/ja
Withdrawn legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065Plasma etching; Reactive-ion etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31127Etching organic layers
    • H01L21/31133Etching organic layers by chemical means
    • H01L21/31138Etching organic layers by chemical means by dry-etching

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Drying Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

(57)【要約】 【課題】 プラズマ処理チャンバにおいて、低容量誘電体層をエッチングするための方法。 【解決手段】 低容量誘電体層は、好ましくは、parylene、BCB、SILKのような有機材料であり、基板上において、ハードマスク層の下に配置される。この方法は、N2 およびH2 を含み、オプションとして酸素含有ガスが添加されたエッチング化学物質をプラズマ処理チャンバに流入させる工程と、エッチング化学物質からプラズマを生成する工程とを含む。また、この方法は、炭化フッ素化学物質を用いて同じチャンバ内でパターン形成される、ハードマスク層の開口部を通じて低容量誘電体層をエッチングする工程を含む。

Description

【発明の詳細な説明】
【0001】
【発明の背景】
本発明は、半導体集積回路(IC)の製造に関し、特に、IC製造中に、低容
量誘電体層を含むIC層スタックをエッチングするための改良技術に関する。
【0002】 特定の半導体集積回路の製造において、形成されるデバイスの容量を減らし、
電気的性能を向上させるために、誘電体層の材料として低誘電率(低K)材料が
利用される場合がある。誘電体層においては、誘電体層を通じた金属の相互接続
を形成するために、通常、誘電体層にバイアまたはトレンチをエッチングする必
要がある。本発明は、低容量誘電体層にバイア/トレンチを形成するプロセスに
向けられている。
【0003】 説明を容易にするために、図1は、典型的な層スタック100を示している。
層スタック100は、フォトレジスト層102と、ハードマスク層104と、低
容量誘電体層106と、エッチング停止層108とを含む。エッチング停止層1
08は、例えば、デュアルダマシン処理のためのエッチング停止層であり、通常
、TiNや、SiN、TEOSなどの適切なエッチング停止材料で形成される。
低容量誘電体層106は、ダウ・ケミカルのSILKや、アライド・シグナルの
Flare、ダウ・ケミカルのBCB、ノベルスのParyleneなどの有機
低K材料の層である。
【0004】 低容量誘電体層106の上には、図示するように、ハードマスク層104が配
置されている。ハードマスク層104は、通常、SiNや、SiON(シリコン
酸窒化物)、TEOSなどの材料で形成される。ハードマスク層104は、低容
量誘電体層106にバイア/トレンチをエッチングするために利用されるマスキ
ング層である。ハードマスク層が利用されるのは、低容量誘電体層106の有機
低K材料をエッチングする場合には、通常、フォトレジスト層がマスキング材料
として有効でないためである。これは、フォトレジスト材料と有機低K材料とが
、同様の化学特性を有し、同様のエッチング化学物質を必要とし、および/また
は、同様のエッチング速度を有する傾向にあるためである。ハードマスク層10
4からハードマスクのパターン形成を行うために、フォトレジスト層102が設
けられる。フォトレジスト層102は、例えば、ディープUVの層または従来の
フォトレジスト材料の層である。
【0005】 図2では、フォトレジスト層102は、従来のパターン形成処理を用いてパタ
ーン形成される。フォトレジスト層102のパターン形成によって、開口部20
2が形成され、これを通じて、後のハードマスクエッチング処理において、ハー
ドマスク層104がエッチングされる。
【0006】 図3では、ハードマスクのエッチング処理が実行され、開口部202はハード
マスク層104を通じて延長される。一例において、ハードマスク層104は、
TEOS層であり、ハードマスクエッチング処理は、Ar/C48/C26/O 2 などの適切なTEOSエッチング化学物質、または、従来のTEOSエッチン
グ物質を用いて、プラズマ処理リアクタ内で実行される。
【0007】 図4では、低容量誘電体層106がエッチングされている。低容量誘電体層1
06のエッチングは、通常、プラズマ処理リアクタ内で実行される。従来技術に
おいて、低容量誘電体層106は、通常、酸素含有ガス(例えば、O2 、CO、
CO2 など)を用いてエッチングされる。低容量誘電性材料をエッチングするた
めに利用されるエッチングガスには、N2 またはArなどの希釈物質が添加され
る。後に簡単に説明する理由のために、通常は、炭化フッ素ガス等の不活性化剤
もエッチング化学物質に添加される。
【0008】 周知のように、低容量誘電体層106をエッチングするのに利用される酸素種
は、等方性にエッチングする傾向を有しており、開口部202の側壁を、望まし
い垂直な側壁形状に維持せずに、湾曲させる。図5は、エッチングが低容量誘電
体層106を通じて等方性に進む場合に発生する湾曲した側壁を示している。ウ
エハ全体でのエッチングの不均一性を補うためにオーバエッチングが必要な場合
には、この湾曲効果は悪化する。この湾曲効果は、形状の制御を低下させ、後の
処理(例えば、金属充填)において、障害を引き起こす。
【0009】 形状の制御を維持し、上記の側壁の湾曲化の問題を防止するために、従来技術
では、通常、酸素含有ガスに加えて不活性化剤を利用する。通常、この不活性化
剤は、C48、C2HF5、CH22などの炭化フッ素である。炭化フッ素不活性
化剤の添加は、垂直な側壁形状の維持に役立つが、最初にフォトレジストに、そ
の後ハードマスクに、ファセットを作る傾向があり、低容量誘電体層106のエ
ッチングが進むにつれて、順に開口部202を拡大する。
【0010】 詳細には、低容量誘電体層をエッチングするために利用される酸素種は、上に
重なるフォトレジスト層102のフォトレジスト材料をも浸食する。その結果、
低容量誘電体層106のエッチングが進むにつれ、フォトレジスト層102の厚
さが減少する。酸素種はフォトレジスト材料を等方性に浸食するため、フォトレ
ジストマスクは、バイア/トレンチの領域402および404に後退する。フォ
トレジスト材料が酸素種によって浸食され、フォトレジスト材料が図4の領域4
02および404に後退するにつれ、ハードマスク層104のTEOSハードマ
スク材料が、不活性化の目的で添加された炭化フッ素系エッチング物質に対して
露出する。炭化フッ素は、TEOSのエッチング物質であるため、領域408お
よび410の露出したハードマスク材料は、時間が経つにつれエッチングされ、
ハードマスク層104の開口部の拡大を引き起こす。ハードマスク層104の開
口部の拡大により、次は、低容量誘電体層106を通じてエッチングされるバイ
ア/トレンチが拡大する。この拡大により、バイア/トレンチの重大な寸法が破
壊される。この結果は、図6に示されており、生成されたバイア/トレンチは、
意図したものより大きな断面を有する。
【0011】 炭化フッ素添加物を使用することにより、低容量誘電体層のエッチングに関す
る処理可能範囲も狭くなる。エッチング化学物質への炭化フッ素の添加が多すぎ
る場合には、低容量誘電体層のエッチング速度は大幅に減少し、最終的にはエッ
チングの停止が発生する。炭化フッ素の添加が少なすぎる場合には、望ましい垂
直な側壁形状を維持するための不活性化が不十分となる恐れがある。
【0012】 上述したように、形状制御を維持し、結果として形成されるバイア/トレンチ
の重大な寸法を保護しながら、低容量誘電体層をエッチングするための改善され
た技術が要求されるている。
【0013】
【発明の概要】
本発明は、一実施形態において、プラズマ処理チャンバ内で低容量誘電体層を
エッチングするための方法に関する。低容量誘電体層は、基板上において、ハー
ドマスク層の下に配置される。この方法は、N2 およびH2 を含むエッチング化
学物質をプラズマ処理チャンバ内に流入させる工程を含む。エッチング化学物質
からプラズマを生成する工程が含まれる。また、この方法は、プラズマ処理チャ
ンバにおいて、プラズマを使用して、ハードマスク層の開口部を通じて低容量誘
電体層をエッチングする工程を含む。
【0014】 一実施形態において、エッチング化学物質は、さらに、酸素含有ガスを含む。
エッチング化学物質の合計流量に対する酸素含有ガスの流量は、一実施形態にお
いて好ましくは、約50%未満である。別の実施形態において、プラズマ処理チ
ャンバは、誘導結合プラズマ処理チャンバである。
【0015】 本発明の上記及びその他の特徴については、本発明の詳細な説明において、添
付の図と併せて、以下で詳細に説明する。
【0016】
【好ましい実施形態の詳細な説明】
本発明は、添付図面に示すいくつかの好適な実施形態に基づき詳細に説明され
る。以下の説明において、本発明の完全な理解を提供するために、多数の具体的
な詳細を述べる。しかしながら、当業者にとって、こうした具体的な詳細の一部
または全部がなくとも、本発明を実施し得ることは明白である。また、本発明を
不必要に曖昧にしないため、周知の処理工程および/または構造については説明
を省略する。
【0017】 本発明の一態様によれば、低容量誘電体層の有機低容量誘電性材料は、N2
2 を含むエッチング化学物質、および、オプションとして酸素含有ガスを使用
して、プラズマリアクタ内でエッチングされる。H2 はFLAREなどの低K材
料を素早くエッチングしないが、通常では低K材料をエッチングしないN2 の添
加により、低K材料のエッチング速度が大幅に上昇することが観察された。理論
に拘束されることを望んではいないが、N2 /H2 エッチングガスの水素種は、
低K材料(例えば、FLARE)と化学的に反応し、窒素種によって容易にスパ
ッタリングされる副産物を生成すると考えられる。
【0018】 より重要なことに、低容量誘電体層のエッチングにN2 /H2 を含むエッチン
グガスを使用することにより、改善されたフォトレジスト選択性が生じ、ハード
マスクの上に配置される保護フォトレジストマスクの寿命が長くなる。従来技術
の図4を参照すると、フォトレジストマスク102は、主に酸素を含有するエッ
チング化学物質の使用により、低Kエッチング中に、素早くエッチングされる傾
向にある。保護フォトレジストマスクがない場合には、ハードマスクでの大きな
ファセット形成が発生する。改善されたフォトレジスト選択性があれば、ハード
マスクは、上に重なるフォトレジスト材料によって長時間保護される。これによ
り、低Kエッチング中におけるハードマスクのファセット形成を低減させること
ができ、ハードマスクの開口部が拡大したときに発生する重大な寸法の劣化を低
減させることができる。
【0019】 さらに、実施したエッチングの例において、N2 /H2 を含むエッチング化学
物質の使用が、従来技術の酸素含有/炭化フッ素の組み合わせによって提供され
るものよりも、広い処理可能範囲で異方性エッチングを促進することが観察され
た。理論に拘束されることを望んではいないが、N2 /H2 含有エッチング化学
物質によって形成される不活性化は、横方向のエッチングに対する耐久性を大幅
に改善し、低容量誘電体層全体で側壁を垂直に維持することができると考えられ
る。
【0020】 N2 /H2 含有エッチング化学物質の使用は、同じプラズマリアクタにおいて
、炭化フッ素系エッチング物質を使用して先にエッチングされたハードマスクを
有するウエハの低容量誘電体層をエッチングするために利用する場合にも、他の
明白ではない利点を提供する。これは、ハードマスクのエッチングの後、水素種
が、プラズマ処理チャンバ、特に、プラズマ処理チャンバの表面から、反応性フ
ッ素種を除去するゲッタ材料として働くためである。フッ素種はハードマスクを
エッチングするので、プラズマ処理チャンバからのフッ素種の除去が増加すると
、その後の低K誘電体エッチング中のハードマスク選択性は増加する。ハードマ
スク選択性の増加により、重大な寸法の制御が改善される。また、フッ素種は、
低K誘電体層のバイア/トレンチの側壁で観察される湾曲化効果の一因になると
考えられる。反応性フッ素種をゲッタリングすることで、N2 /H2 ガスは、エ
ッチングの異方性の改善にも役立つ。
【0021】 本発明の低容量誘電性材料エッチング技術は、任意の最適なプラズマ処理リア
クタにおいて実施可能であり、これには、容量タイプのリアクタと低圧高密度(
例えば、>1012イオン/cm3 )リアクタとが含まれる。好適な実施形態にお
いて、本発明は、ラム・リサーチ・コーポレーションから入手可能なTCPTM
100PTXプラズマリアクタなどの誘導結合プラズマ処理リアクタで実施され
る。図7は、プラズマ処理チャンバ702を含むTCPTM9100PTXプラズ
マリアクタの簡略図である。誘電体ウィンドウ712は、電極704の下に配置
されており、プラズマ処理チャンバ702内のプラズマと電極704との誘導結
合を可能にする誘電体ウィンドウの役割を果たす。電極704は、高周波誘導源
であり、図7の例では、コイルによって実施されている。コイル704は、高周
波電源708によって、マッチングネットワーク(従来のものであり、簡略化の
ため図7には図示しない)を介して、活性化される。高周波電源708の高周波
は、一実施形態において、約13.56MHzに設定され、他の適切な高周波を
利用することも可能である。
【0022】 チャンバ702内には、ガス分配プレート706が設けられていてもよく、こ
れは、エッチング化学物質などの気体ソース材料を、ガス分配プレート706と
ウエハ750との間の高周波誘導プラズマ領域に放出する複数の穴を含むことが
好ましい。この気体ソース材料は、チャンバ自体の壁に形成されたポートから放
出することも可能である。ウエハ750は、チャンバ702内に導入され、チャ
ック710上に配置される。チャック710は、第2の電極として機能し、高周
波電源720によって(通常は、マッチングネットワークを介して)バイアスさ
れることが好ましい。高周波電源720の高周波は、一実施形態において約4M
Hzに設定され、他の適切な高周波を利用することも可能である。ウエハ750
は、従来の機械的なクランプ技術または静電クランプ力を利用した技術を用いて
、チャック720に固定される。
【0023】 ヘリウム冷却ガスが、圧力下において、チャック710とウエハ750との間
に導入される。ヘリウム冷却ガスは、処理中にウエハの温度を正確に制御して、
均一で反復可能なエッチング結果を確保するための熱伝導媒体として働く。プラ
ズマエッチング中、チャンバ702内の圧力は、ポート760を介したガスの排
出によって低く保たれることが好ましく、例えば、低K誘電体エッチング中、約
1mTorrないし約30mTorrの範囲に設定される。
【0024】 図8は、本発明の一実施形態における、本発明の低K誘電体エッチング工程の
フローチャートを示している。ステップ802では、従来のフォトレジストパタ
ーン形成処理を利用して、フォトレジストマスクがパターン形成される。ステッ
プ804では、前に形成されたフォトレジストマスクを使用して、ハードマスク
層のハードマスクをパターン形成する。すなわち、低容量誘電体層において形成
される開口部に対応するハードマスクの開口部が、ステップ804においてエッ
チングされる。ここで使用される用語として、低容量誘電体層の開口部とは、低
容量誘電体層においてエッチングされる特徴部位を意味し、トレンチおよびバイ
アの双方を含む。
【0025】 ステップ806、808、810、および、オプションとしてステップ812
において、低容量誘電体層がエッチングされる。低容量誘電体層のエッチングは
、別個のプラズマ処理チャンバにおいて実行される。あるいは、ハードマスクの
エッチングに利用されたプラズマ処理チャンバと同じプラズマ処理チャンバにお
いて実行されることが好ましい。ステップ806において、N2 /H2 含有エッ
チング化学物質をプラズマ処理チャンバに流入させる。ステップ808において
、N2 /H2 含有エッチング化学物質からプラズマを生成する。ステップ810
では、N2 /H2 含有エッチング化学物質から生成されたプラズマによって、ハ
ードマスクの開口部を通じて、低容量誘電体層の低容量誘電性材料がエッチング
される。低容量誘電体層がエッチングされた後、ステップ814において、低容
量誘電体エッチング処理が終了する。しかしながら、場合により、ウエハ全体に
おけるエッチングの不均一性を補うために、オーバエッチング処理が実行される
。その後、従来の処理工程を利用して、エッチングされたウエハから集積回路を
形成する。
【0026】 ステップ812に示すように、N2 /H2 含有エッチング化学物質に追加ガス
を添加してもよい。例えば、アルゴン等の希釈物質を添加することができる。別
の例として、酸素含有ガス(例えば、SO2 、CO2 、CO、O2 など)をN2 /H2 含有エッチング化学物質に添加することができる。酸素含有ガスは、エッ
チングガス混合物の中で(合計流量のパーセンテージとして測定したときに)優
位を占めるガスではないことが好ましい。これは、酸素種の存在が、低容量誘電
体層のエッチング速度を加速させ、フォトレジスト残留物の除去を助ける一方で
、(従来技術の場合と同様に)酸素含有ガスが優位を占めるエッチング化学物質
は、エッチング形状の望ましくない劣化を引き起こすためである。少量の酸素含
有ガスをN2 /H2 含有エッチング化学物質に添加することによって、低容量誘
電性材料のエッチング速度は、エッチング形状を劣化させることなく向上する。
【0027】 一例において、エッチングされるウエハは、200mmのウエハである。この
ウエハは、TEOSで形成されたハードマスク層の下に配置された低容量誘電性
材料FLARE2.0の層を、上に有する。低容量誘電体層は、厚さ約7,50
0オングストロームであり、ハードマスク層は、厚さ約2,000オングストロ
ームである。フォトレジストマスクは、ディープUVフォトレジストマスクであ
るが、任意のタイプのフォトレジスト材料を使用することができる。エッチング
される開口部は、約0.3ミクロンの断面を有する。低容量誘電体層のエッチン
グは、カリフォルニア州フリモントのラム・リサーチ・コーポレーションから入
手可能なTCPTM9100PTXとして知られる、高密度低圧誘導結合プラズマ
処理リアクタにおいて実行される。
【0028】 上記のTCPTM9100PTXプラズマ処理システムにおいて、プラズマ処理
チャンバ内の圧力は、約1ミリトール(mT)ないし約30mTの範囲に設定さ
れる。より好ましくは、約5mTないし約15mTの範囲であり、約7mTが好
ましい。上部電極の電力は、約700ワットないし約2,000ワットの範囲に
設定される。より好ましくは、約800ワットないし約1,800ワットの範囲
であり、約1,300ワットが好ましい。底部電極の電力は、約50ワットない
し約800ワットの範囲に設定される。より好ましくは、約100ワットないし
約700ワットであり、約300ワットが好ましい。
【0029】 合計流量のパーセンテージとして表現されるN2 の流量のパーセンテージは、
約10%ないし約95%の範囲に設定される。より好ましくは、約20%ないし
90%の範囲であり、約50%が好ましい。合計流量のパーセンテージとして表
現されるH2 の流量のパーセンテージは、約5%ないし約90%の範囲に設定さ
れる。より好ましくは約5%ないし80%の範囲であり、約50%が好ましい。
前述のように、追加の酸素含有ガスをN2 /H2 含有エッチング化学物質混合物
に添加するようにしてもよい。例えば、O2 を添加することが可能であり、合計
流量のパーセンテージとして表現されるO2 の流量のパーセンテージは、約15
%までに設定される。より好ましくは、約10%までである。別の例として、C
2 を添加することも可能であり、合計流量のパーセンテージとして表現される
CO2 の流量のパーセンテージは、約0%ないし約50%の範囲に設定される。
より好ましくは約0%ないし45%の範囲であり、約35%が好ましい。エッチ
ングの一例においては、N2 :H2 の比率が95:5であるエッチング化学物質
混合物にCO2 を添加した場合に、有利なエッチング結果が観察された。
【0030】 上記のことから理解できるように、N2 /H2 含有エッチング化学物質を利用
した本発明の低容量誘導体エッチングは、都合の良いことに、ハードマスクでの
ファセット形成を低減させて、重大な寸法の制御をかなり容易にする。ハードマ
スクでのファセット形成の低減は、一部として、N2 /H2 含有エッチング化学
物質が提供する改善されたフォトレジスト選択性の結果である。前述のように、
改善されたフォトレジスト選択性により、保護フォトレジストマスクをハードマ
スクの上に長時間残すことが可能となり、この結果、低容量誘電体エッチング中
のハードマスクの浸食が低減する。
【0031】 ハードマスクでのファセット形成の低減および/または改善されたエッチング
異方性は、低容量誘電体エッチング中に、反応性フッ素種の濃度を減少させる水
素種のゲッタリング作用によっても達成されると考えられる。従来技術のO2
有エッチング化学物質に代えて、N2 /H2 含有エッチング化学物質を使用する
ことにより、低容量誘電体層の開口部の側壁における湾曲化が低減され、この結
果、エッチング形状が改善される。
【0032】 本発明をいくつかの好適な実施形態に付き説明したが、本発明の範囲に含まれ
る変更、変形、均等物が存在する。また、本発明の方法及び装置を実施する多く
の代替方法が存在することにも留意されるべきである。したがって、特許請求の
範囲は、本発明の本来の趣旨及び範囲に入るこうした変更、変形、及び均等物を
含むものと解釈されるべきである。
【図面の簡単な説明】 本発明は、添付図面の図に例示的に示されており、限定的に示すものではない
。図面は、説明を簡単にするために一定の縮尺率で描かれておらず、同一符号は
同一要素を示す。
【図1】 従来技術のIC層スタックの例を示す図である。
【図2】 フォトレジスト層がパターン形成された後の図1の従来技術のIC層スタック
を示す図である。
【図3】 ハードマスク層がパターン形成された後の図1の従来技術のIC層スタックを
示す図である。
【図4】 低容量誘電体層のエッチング開始と発生するフォトレジストの後退とを示す図
である。
【図5】 低容量誘電体層のエッチングのために従来技術のエッチング化学物質を利用し
た場合に、バイアの側壁で発生し得る湾曲化を示す図である。
【図6】 低容量誘電体層のエッチングのために従来技術のエッチング化学物質を利用し
た場合に、発生し得るバイアの重大な寸法の劣化を示す図である。
【図7】 本発明の実施に適したプラズマリアクタの一つであるTCPTM9100PTX
プラズマリアクタを示す簡略図である。
【図8】 本発明の一実施形態における、本発明の低容量誘電体エッチング工程のフロー
チャートを示す図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 フランナー・ジャネット・エム. アメリカ合衆国 カリフォルニア州94587 ユニオン・シティ,ロックリン・ドライ ブ,4942 (72)発明者 モーレイ・イアン・ジェイ. アメリカ合衆国 カリフォルニア州95110 サン・ホセ,ノース・サン・ペドロ・ス トリート・#5ビー,630 Fターム(参考) 5F004 BA20 CA02 DA00 DA02 DA15 DA23 DA24 DA25 DA26 DB23 EA03 EA06 EA07

Claims (20)

    【特許請求の範囲】
  1. 【請求項1】 プラズマ処理チャンバにおいて、基板上のハードマスク層の
    下に配置される低容量誘電体層をエッチングするための方法であって、 N2 およびH2 を含むエッチング化学物質を前記プラズマ処理チャンバ内に流
    入させる工程と、 前記エッチング化学物質からプラズマを生成する工程と、 前記プラズマ処理チャンバにおいて、前記プラズマを使用して、前記ハードマ
    スク層の開口部を通じて前記低容量誘電体層をエッチングする工程と、 を備える方法。
  2. 【請求項2】 請求項1記載の方法であって、 前記エッチング化学物質は、さらに、酸素含有ガスを含み、前記酸素含有ガス
    の流量は、前記エッチング化学物質の合計流量の約50%未満である、方法。
  3. 【請求項3】 請求項1記載の方法であって、 前記ハードマスク層は、TEOSによって形成されている、方法。
  4. 【請求項4】 請求項3記載の方法であって、 前記プラズマ処理チャンバは、低圧高密度プラズマ処理チャンバである、方法
  5. 【請求項5】 請求項3記載の方法であって、 前記プラズマ処理チャンバは、誘導結合プラズマ処理チャンバである、方法。
  6. 【請求項6】 請求項1記載の方法であって、 N2 の流量のパーセンテージは、合計流量の10%ないし95%の範囲である
    、方法。
  7. 【請求項7】 請求項6記載の方法であって、 N2 の流量のパーセンテージは、合計流量の20%ないし90%の範囲である
    、方法。
  8. 【請求項8】 請求項7記載の方法であって、 N2 の流量のパーセンテージは、合計流量の約50%である、方法。
  9. 【請求項9】 請求項1記載の方法であって、 H2 の流量のパーセンテージは、合計流量の5%ないし90%の範囲である、
    方法。
  10. 【請求項10】 請求項2記載の方法であって、 酸素含有ガスは、SO2 と、CO2 と、COと、O2 とのうちの少なくとも一
    つを含む、方法。
  11. 【請求項11】 請求項10記載の方法であって、 N2 およびO2 は、前記エッチング化学物質内に、約95:5の比で存在し、
    前記酸素含有ガスは、前記流量の約35%のCO2 を含む、方法。
  12. 【請求項12】 請求項4記載の方法であって、 前記プラズマ処理チャンバは、1mTorrないし30mTorrの範囲の圧
    力で維持される、方法。
  13. 【請求項13】 請求項1記載の方法であって、 前記ハードマスクは、フォトレジストの下に配置されている、方法。
  14. 【請求項14】 プラズマ処理チャンバにおいて、基板上のハードマスク層
    の下に配置される低容量誘電体層をエッチングするための方法であって、 前記ハードマスクを炭化フッ素系エッチング物質でエッチングする工程と、 エッチング化学物質で、前記炭化フッ素系エッチング物質のフッ素種を十分に
    除去する工程と、 前記エッチング化学物質からプラズマを生成する工程と、 前記プラズマ処理チャンバにおいて、前記プラズマを使用して、前記ハードマ
    スク層の開口部を通じて前記低容量誘電体層をエッチングする工程と、 を備える方法。
  15. 【請求項15】 請求項14記載の方法であって、 前記エッチング化学物質は、さらに、N2 を含む、方法。
  16. 【請求項16】 請求項15記載の方法であって、 前記エッチング化学物質は、さらに、酸素含有ガスを含み、前記酸素含有ガス
    の流量は、前記エッチング化学物質の合計流量の約50%未満である、方法。
  17. 【請求項17】 請求項14記載の方法であって、 前記ハードマスクをエッチングする工程と、前記低容量誘電体層をエッチング
    する工程とは、単一の処理チャンバ内で実行される、方法。
  18. 【請求項18】 プラズマ処理チャンバにおいて、基板上のハードマスク層
    の下に配置される低容量誘電体層であって、前記ハードマスクがフォトレジスト
    の下に配置された前記低容量誘電体層をエッチングするための方法であって、 前記フォトレジストマスクに開口部をパターン形成する工程と、 前記フォトレジストマスクの前記開口部を用いて、前記ハードマスクをパター
    ン形成する工程と、 N2 およびH2 を含むエッチング化学物質を前記プラズマ処理チャンバ内に流
    入させる工程と、 前記エッチング化学物質からプラズマを生成する工程と、 前記プラズマ処理チャンバにおいて、前記プラズマを使用して、前記ハードマ
    スク層の前記開口部を通じて前記低容量誘電体層をエッチングする工程と、 を備える方法。
  19. 【請求項19】 請求項18記載の方法であって、さらに、 酸素含有ガスを前記プラズマ処理チャンバに流入させる工程を含み、 前記酸素含有ガスの流量は、前記エッチング化学物質の合計流量の約50%未
    満である、方法。
  20. 【請求項20】 請求項18記載の方法であって、 前記フォトレジストをパターン形成する工程と、前記ハードマスクをパターン
    形成する工程とは、前記エッチング化学物質を流入させて前記プラズマを生成す
    るプラズマ処理チャンバと同じプラズマ処理チャンバで実行される、方法。
JP2000565564A 1998-08-17 1999-08-13 水素窒素プラズマを用いた低容量誘電体層のエッチング Withdrawn JP2002522922A (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US09/135,419 US6114250A (en) 1998-08-17 1998-08-17 Techniques for etching a low capacitance dielectric layer on a substrate
US09/135,419 1998-08-17
PCT/US1999/018518 WO2000010199A1 (en) 1998-08-17 1999-08-13 Low capacitance dielectric layer etching using hydrogen-nitrogen plasma

Publications (1)

Publication Number Publication Date
JP2002522922A true JP2002522922A (ja) 2002-07-23

Family

ID=22468027

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000565564A Withdrawn JP2002522922A (ja) 1998-08-17 1999-08-13 水素窒素プラズマを用いた低容量誘電体層のエッチング

Country Status (6)

Country Link
US (1) US6114250A (ja)
EP (1) EP1116265A1 (ja)
JP (1) JP2002522922A (ja)
KR (1) KR20010079655A (ja)
IL (1) IL141379A0 (ja)
WO (1) WO2000010199A1 (ja)

Families Citing this family (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6696366B1 (en) 1998-08-17 2004-02-24 Lam Research Corporation Technique for etching a low capacitance dielectric layer
JP2000077410A (ja) * 1998-08-27 2000-03-14 Tokyo Ohka Kogyo Co Ltd 多層配線構造の形成方法
US6284149B1 (en) * 1998-09-18 2001-09-04 Applied Materials, Inc. High-density plasma etching of carbon-based low-k materials in a integrated circuit
US6417090B1 (en) * 1999-01-04 2002-07-09 Advanced Micro Devices, Inc. Damascene arrangement for metal interconnection using low k dielectric constant materials for etch stop layer
US6399508B1 (en) 1999-01-12 2002-06-04 Applied Materials, Inc. Method for metal etch using a dielectric hard mask
US20030089987A1 (en) * 1999-02-05 2003-05-15 Suketu A. Parikh Dual damascene misalignment tolerant techniques for vias and sacrificial etch segments
GB9904427D0 (en) 1999-02-26 1999-04-21 Trikon Holdings Ltd Method treating an insulating layer
TW415028B (en) * 1999-05-17 2000-12-11 Mosel Vitelic Inc Dual damascene process
US6465159B1 (en) * 1999-06-28 2002-10-15 Lam Research Corporation Method and apparatus for side wall passivation for organic etch
US20050022839A1 (en) * 1999-10-20 2005-02-03 Savas Stephen E. Systems and methods for photoresist strip and residue treatment in integrated circuit manufacturing
US6524963B1 (en) * 1999-10-20 2003-02-25 Chartered Semiconductor Manufacturing Ltd. Method to improve etching of organic-based, low dielectric constant materials
US6426304B1 (en) * 2000-06-30 2002-07-30 Lam Research Corporation Post etch photoresist strip with hydrogen for organosilicate glass low-κ etch applications
DE10037957C1 (de) * 2000-07-27 2002-02-28 Infineon Technologies Ag Verfahren zum anisotropen Trockenätzen organischer Antireflexionsschichten
EP1195801B1 (en) * 2000-09-29 2014-01-29 Imec Process for plasma treating an isolation layer with low permittivity
US6528432B1 (en) 2000-12-05 2003-03-04 Advanced Micro Devices, Inc. H2-or H2/N2-plasma treatment to prevent organic ILD degradation
US6620733B2 (en) 2001-02-12 2003-09-16 Lam Research Corporation Use of hydrocarbon addition for the elimination of micromasking during etching of organic low-k dielectrics
US6641747B1 (en) 2001-02-15 2003-11-04 Advanced Micro Devices, Inc. Method and apparatus for determining an etch endpoint
JP2002270586A (ja) * 2001-03-08 2002-09-20 Tokyo Electron Ltd 有機系絶縁膜のエッチング方法およびデュアルダマシンプロセス
US7311852B2 (en) * 2001-03-30 2007-12-25 Lam Research Corporation Method of plasma etching low-k dielectric materials
US20030003374A1 (en) * 2001-06-15 2003-01-02 Applied Materials, Inc. Etch process for photolithographic reticle manufacturing with improved etch bias
US6746961B2 (en) * 2001-06-19 2004-06-08 Lam Research Corporation Plasma etching of dielectric layer with etch profile control
US6387798B1 (en) 2001-06-25 2002-05-14 Institute Of Microelectronics Method of etching trenches for metallization of integrated circuit devices with a narrower width than the design mask profile
US6551915B2 (en) 2001-07-03 2003-04-22 Taiwan Semiconductor Manufacturing Co., Ltd. Thermal annealing/hydrogen containing plasma method for forming structurally stable low contact resistance damascene conductor structure
US7183201B2 (en) * 2001-07-23 2007-02-27 Applied Materials, Inc. Selective etching of organosilicate films over silicon oxide stop etch layers
US6696222B2 (en) * 2001-07-24 2004-02-24 Silicon Integrated Systems Corp. Dual damascene process using metal hard mask
WO2003021659A1 (en) 2001-09-04 2003-03-13 Applied Materials, Inc. Methods and apparatus for etching metal layers on substrates
US6864180B2 (en) * 2001-10-02 2005-03-08 International Business Machines Corporation Method for reworking low-k polymers used in semiconductor structures
US6753260B1 (en) * 2001-10-05 2004-06-22 Taiwan Semiconductor Manufacturing Company Composite etching stop in semiconductor process integration
US7482694B2 (en) * 2002-04-03 2009-01-27 Nec Coporation Semiconductor device and its manufacturing method
WO2003089990A2 (en) * 2002-04-19 2003-10-30 Applied Materials, Inc. Process for etching photomasks
US6933246B2 (en) * 2002-06-14 2005-08-23 Trikon Technologies Limited Dielectric film
US6831019B1 (en) * 2002-08-29 2004-12-14 Micron Technology, Inc. Plasma etching methods and methods of forming memory devices comprising a chalcogenide comprising layer received operably proximate conductive electrodes
WO2004086143A2 (en) * 2003-03-21 2004-10-07 Applied Materials, Inc. Multi-step process for etching photomasks
US7077973B2 (en) * 2003-04-18 2006-07-18 Applied Materials, Inc. Methods for substrate orientation
US7521000B2 (en) * 2003-08-28 2009-04-21 Applied Materials, Inc. Process for etching photomasks
US20070186953A1 (en) * 2004-07-12 2007-08-16 Savas Stephen E Systems and Methods for Photoresist Strip and Residue Treatment in Integrated Circuit Manufacturing
US7829243B2 (en) * 2005-01-27 2010-11-09 Applied Materials, Inc. Method for plasma etching a chromium layer suitable for photomask fabrication
JP2007123399A (ja) * 2005-10-26 2007-05-17 Hitachi High-Technologies Corp ドライエッチング方法
US7517804B2 (en) * 2006-08-31 2009-04-14 Micron Technologies, Inc. Selective etch chemistries for forming high aspect ratio features and associated structures
KR100944846B1 (ko) * 2006-10-30 2010-03-04 어플라이드 머티어리얼스, 인코포레이티드 마스크 에칭 프로세스
US8003522B2 (en) * 2007-12-19 2011-08-23 Fairchild Semiconductor Corporation Method for forming trenches with wide upper portion and narrow lower portion

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5887824A (ja) * 1981-11-20 1983-05-25 Toshiba Corp 微細加工方法
DE3275447D1 (en) * 1982-07-03 1987-03-19 Ibm Deutschland Process for the formation of grooves having essentially vertical lateral silicium walls by reactive ion etching
US4529860A (en) * 1982-08-02 1985-07-16 Motorola, Inc. Plasma etching of organic materials
JPS59163826A (ja) * 1983-03-08 1984-09-14 Toshiba Corp ドライエツチング方法
JPS60170238A (ja) * 1984-02-15 1985-09-03 Toyota Central Res & Dev Lab Inc ドライエツチング方法
US4855017A (en) * 1985-05-03 1989-08-08 Texas Instruments Incorporated Trench etch process for a single-wafer RIE dry etch reactor
US5273609A (en) * 1990-09-12 1993-12-28 Texas Instruments Incorporated Method and apparatus for time-division plasma chopping in a multi-channel plasma processing equipment
US5217920A (en) * 1992-06-18 1993-06-08 Motorola, Inc. Method of forming substrate contact trenches and isolation trenches using anodization for isolation
US5213989A (en) * 1992-06-24 1993-05-25 Motorola, Inc. Method for forming a grown bipolar electrode contact using a sidewall seed
US5350484A (en) * 1992-09-08 1994-09-27 Intel Corporation Method for the anisotropic etching of metal films in the fabrication of interconnects
US5562801A (en) * 1994-04-28 1996-10-08 Cypress Semiconductor Corporation Method of etching an oxide layer
US5468342A (en) * 1994-04-28 1995-11-21 Cypress Semiconductor Corp. Method of etching an oxide layer
US5569355A (en) * 1995-01-11 1996-10-29 Center For Advanced Fiberoptic Applications Method for fabrication of microchannel electron multipliers

Also Published As

Publication number Publication date
IL141379A0 (en) 2002-03-10
EP1116265A1 (en) 2001-07-18
KR20010079655A (ko) 2001-08-22
US6114250A (en) 2000-09-05
WO2000010199A1 (en) 2000-02-24

Similar Documents

Publication Publication Date Title
JP2002522922A (ja) 水素窒素プラズマを用いた低容量誘電体層のエッチング
JP4657458B2 (ja) 低容量の誘電体層をエッチングするための技術
CN101064244B (zh) 形成用于高孔径比应用的各向异性特征图形的蚀刻方法
US6211092B1 (en) Counterbore dielectric plasma etch process particularly useful for dual damascene
US6489248B2 (en) Method and apparatus for etch passivating and etching a substrate
US20070224803A1 (en) Methods for etching a dielectric barrier layer with high selectivity
JP2002503029A (ja) プラズマエッチング中のマスクの腐食を軽減する方法
JPH0758079A (ja) キセノンを用いたプラズマエッチング
JP2008505497A (ja) 二層レジストプラズマエッチングの方法
JPH07161701A (ja) 六弗化イオウ、臭化水素及び酸素を用いる珪化モリブデンのエッチング
US6432832B1 (en) Method of improving the profile angle between narrow and wide features
JP4024636B2 (ja) 有機系絶縁膜のエッチング方法及び半導体装置の製造方法
JP4451934B2 (ja) 導電層をエッチングする方法及び集積回路
JP2003518738A (ja) シリコンの金属マスクエッチング方法
JP4638030B2 (ja) セルフアライメントコンタクトホールを形成するためのエッチング方法
JP2002520848A (ja) 2ステップ自己整合コンタクトエッチング
US6756314B2 (en) Method for etching a hard mask layer and a metal layer
JP2002540627A (ja) キセノンの付加によるシリコン酸化物のエッチング割合及び基板選択性の向上
JPH10189537A (ja) ドライエッチング方法
US6228774B1 (en) High aspect ratio sub-micron contact etch process in an inductively-coupled plasma processing system
JP2004500696A (ja) 半導体デバイスのためのセルフアライメントコンタクト
JP2002141407A (ja) 半導体装置およびその製造方法
US5908320A (en) High selectivity BPSG:TiSi2 contact etch process
US20080203056A1 (en) Methods for etching high aspect ratio features
US20090117745A1 (en) Methods for selectively etching a barrier layer in dual damascene applications

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060728

A761 Written withdrawal of application

Free format text: JAPANESE INTERMEDIATE CODE: A761

Effective date: 20061011

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20061011