JP2002519951A - 交流形プラズマディスプレイパネルシステムのタイミング制御回路 - Google Patents
交流形プラズマディスプレイパネルシステムのタイミング制御回路Info
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Abstract
(57)【要約】
データインターフェーシング部がフレームメモリより映像データを受け入れる と同時に以前周期で受け入れたデータをアドレス電極駆動部に出力する動作を並行に行うことに必要な制御信号を発生するタイミング制御回路が開示される。２ＭＨｚのシステムクロック信号を用いて、全体の水平ライン時間に対応する第１パルス、前記第１パルスを１水平ライン時間だけ遅延させた第２パルス及び第１パルスより１水平ライン時間だけパルス存続期間(pulse duration)がもっと長い第３パルスを各々発生する。第１及び第２パルス区間では２５MHｚのシステムクロックをカウントして１水平ライン時間の周期を有する４８０個のクロックパルスを有する第１及び第２クロック信号を発生し、第３パルス区間では２５MHｚのシステムクロックをカウントして１水平ライン時間の周期を有する４８１個のクロックパルスを有する第３クロック信号を発生する。第１クロック信号はフレームメモリ部に、第２クロック信号はアドレス電極駆動部に、第３クロック信号はデータインターフェース部に各々提供される。前記３個のクロック信号はデータインターフェース部がフレームメモリ部より映像データを１水平ラインのデータを受け入れると同時にアドレス電極駆動部に以前に受け入れた１水平ラインのデータを出力することを同時に行えるように制御する。
Description
【０００１】技術分野 本発明はプラズマディスプレイパネル（ＰＤＰ）テレビジョンに関するもので
あり、特に、データインターフェース部の映像データの入出力動作を制御するク
ロック信号を生成するＰＤＰテレビジョンのタイミング制御回路に関するもので
ある。
あり、特に、データインターフェース部の映像データの入出力動作を制御するク
ロック信号を生成するＰＤＰテレビジョンのタイミング制御回路に関するもので
ある。
【０００２】背景技術 ＰＤＰは放電セルに加えられる駆動電圧の形式によって大きく交流（ＡＣ）形
のＰＤＰと直流（ＤＣ）形のＰＤＰとに分類される。図１は本発明が適用される
ＡＣ形のカラーＰＤＰ−ＴＶの全体的な回路の構成を示す。ＡＣ形のカラーＰＤ
Ｐ−ＴＶにおいて、アンテナを通じて受信される複合映像信号はオーディオ・ビ
デオ信号処理部１０によってアナログ処理され、アナログ・デジタル変換部（Ａ
ＤＣ）12によって一定なデジタルの映像データに変換される。ここで、複合映像
信号は飛越走査（ｉｎｔｅｒｌａｃｅｄ ｓｃａｎｎｉｎｇ）方式で１個のフレ
ームが奇数と偶数との２個のフィールドで構成されてあり、水平同期信号（Ｈｓ
ｙｎｃ）は約１５．７３ＫＨｚ、垂直同期信号（Ｖｓｙｎｃ）は約６０Ｈｚの周
波数を有する。この映像データは再びデータ処理部１４のデータ再配列部１４ａ
、フレームメモリ部１４ｂ、データインターフェース部１４ｃを通じてＰＤＰの
階調処理特性に符合されるデータストリームの形態としてアドレス電極駆動部２
０，２２に提供される。高電圧発生部１８はタイミングコントロール部１６より
出力される各種のロジックレベルの制御パルスにより直流の高電圧を組合して上
下部のアドレス電極駆動部２０，２２、スキャン電極駆動部２４、維持電極駆動
部２６が必要とする制御パルスを生成してＰＤＰを駆動することが出来るように
する。電源部３０は交流電源（ＡＣＶ）を入力電源にして全体のシステムが必要
とする全ての直流電圧（ＤＣＶ）らを生成して供給する。アドレス電極駆動部は
上部アドレス電極駆動部２０と下部アドレス電極駆動部２２とで構成され、上部
アドレス電極駆動部２０はデータインターフェース部１４ｃを通じて入力された
ＲＧＢデータのハイレベルとローレベルとに応答してプラズマパネル２８の偶数
番目のアドレス電極ラインにアドレスパルスを各々供給し、下部アドレス電極駆
動部２２はデータインターフェース部１４ｃを通じて入力されたＲＧＢデータの
ハイレベルとローレベルとに応答してプラズマパネル２８の奇数番目のアドレス
電極ラインにアドレスパルスを各々供給する。スキャン電極駆動部２４と維持電
極駆動部２６とは高電圧発生部１８より直流の高電圧が提供されると、プラズマ
パネル２８のスキャン及び維持電極ラインにスキャンパルスと維持パルスとを各
々供給する。タイミングコントロール部１６はオーディオ・ビデオ信号処理部１
０より出力される水平同期信号（Ｈｓｙｎｃ）と垂直同期信号（Ｖｓｙｎｃ）と
が入力されると、データ判読クロック（データ判読ＣＬＫ）を発生させ、データ
再配列部14a 、フレームメモリ部14b 及びデータインターフェース部14c に各々
供給し、各種ロジック制御パルスを発生させて高電圧駆動部１８に供給する。
のＰＤＰと直流（ＤＣ）形のＰＤＰとに分類される。図１は本発明が適用される
ＡＣ形のカラーＰＤＰ−ＴＶの全体的な回路の構成を示す。ＡＣ形のカラーＰＤ
Ｐ−ＴＶにおいて、アンテナを通じて受信される複合映像信号はオーディオ・ビ
デオ信号処理部１０によってアナログ処理され、アナログ・デジタル変換部（Ａ
ＤＣ）12によって一定なデジタルの映像データに変換される。ここで、複合映像
信号は飛越走査（ｉｎｔｅｒｌａｃｅｄ ｓｃａｎｎｉｎｇ）方式で１個のフレ
ームが奇数と偶数との２個のフィールドで構成されてあり、水平同期信号（Ｈｓ
ｙｎｃ）は約１５．７３ＫＨｚ、垂直同期信号（Ｖｓｙｎｃ）は約６０Ｈｚの周
波数を有する。この映像データは再びデータ処理部１４のデータ再配列部１４ａ
、フレームメモリ部１４ｂ、データインターフェース部１４ｃを通じてＰＤＰの
階調処理特性に符合されるデータストリームの形態としてアドレス電極駆動部２
０，２２に提供される。高電圧発生部１８はタイミングコントロール部１６より
出力される各種のロジックレベルの制御パルスにより直流の高電圧を組合して上
下部のアドレス電極駆動部２０，２２、スキャン電極駆動部２４、維持電極駆動
部２６が必要とする制御パルスを生成してＰＤＰを駆動することが出来るように
する。電源部３０は交流電源（ＡＣＶ）を入力電源にして全体のシステムが必要
とする全ての直流電圧（ＤＣＶ）らを生成して供給する。アドレス電極駆動部は
上部アドレス電極駆動部２０と下部アドレス電極駆動部２２とで構成され、上部
アドレス電極駆動部２０はデータインターフェース部１４ｃを通じて入力された
ＲＧＢデータのハイレベルとローレベルとに応答してプラズマパネル２８の偶数
番目のアドレス電極ラインにアドレスパルスを各々供給し、下部アドレス電極駆
動部２２はデータインターフェース部１４ｃを通じて入力されたＲＧＢデータの
ハイレベルとローレベルとに応答してプラズマパネル２８の奇数番目のアドレス
電極ラインにアドレスパルスを各々供給する。スキャン電極駆動部２４と維持電
極駆動部２６とは高電圧発生部１８より直流の高電圧が提供されると、プラズマ
パネル２８のスキャン及び維持電極ラインにスキャンパルスと維持パルスとを各
々供給する。タイミングコントロール部１６はオーディオ・ビデオ信号処理部１
０より出力される水平同期信号（Ｈｓｙｎｃ）と垂直同期信号（Ｖｓｙｎｃ）と
が入力されると、データ判読クロック（データ判読ＣＬＫ）を発生させ、データ
再配列部14a 、フレームメモリ部14b 及びデータインターフェース部14c に各々
供給し、各種ロジック制御パルスを発生させて高電圧駆動部１８に供給する。
【０００３】 一般的に、ＰＤＰの階調処理の為に１個のフィールドの映像データを複数個の
サブフィールドに再構成した後、最上位のビットから最下位まで再配列しなけれ
ばならなく、飛越走査方式で入力される映像データを順次走査方式に変換してデ
ィスプレイする。従って、フレームメモリ部１４ｂは１個のフレームの分量のデ
ジタルのＲＧＢ映像データを貯蔵する領域として用いられる。
サブフィールドに再構成した後、最上位のビットから最下位まで再配列しなけれ
ばならなく、飛越走査方式で入力される映像データを順次走査方式に変換してデ
ィスプレイする。従って、フレームメモリ部１４ｂは１個のフレームの分量のデ
ジタルのＲＧＢ映像データを貯蔵する領域として用いられる。
【０００４】 特に、データインターフェース部１４ｃはフレームメモリ部１４ｂより入力さ
れたＲＧＢデータをプラズマパネル２８の１個の水平ライン分量ずつ臨時に貯蔵
し、プラズマパネル２８のピクセルの配列に適切なデータストリームの形態に再
配列して上部及び下部アドレス電極駆動部２０，２２に提供する。特に、データ
インターフェース部１４ｃは１個のサブフィールドのアドレス期間の間、プラズ
マパネル２８の全体の４８０個の水平ラインに該当される映像データを１個の水
平ライン分量ずつ再配列する為にフレームメモリ部１４ｂより入力されたＲＧＢ
データを各々１個の水平ライン分量ずつ（８５３×３＝２５５９ビット）臨時に
貯蔵することが出来る２個のデータ臨時貯蔵部を具備している。データインター
フェース部１４ｃが２個のデータ臨時貯蔵部を使用する理由はデータの連続性を
保障する為である。即ち、データインターフェース部１４ｃは第１データ臨時貯
蔵部を用いてフレームメモリ部１４ｂよりの映像データを受け入れる動作と、第
２データ臨時貯蔵部に貯蔵された映像データをアドレス電極駆動部２０，２２に
出力する動作とを同時に行ってテレビジョンの動映像が無理なく表示されるよう
にする。
れたＲＧＢデータをプラズマパネル２８の１個の水平ライン分量ずつ臨時に貯蔵
し、プラズマパネル２８のピクセルの配列に適切なデータストリームの形態に再
配列して上部及び下部アドレス電極駆動部２０，２２に提供する。特に、データ
インターフェース部１４ｃは１個のサブフィールドのアドレス期間の間、プラズ
マパネル２８の全体の４８０個の水平ラインに該当される映像データを１個の水
平ライン分量ずつ再配列する為にフレームメモリ部１４ｂより入力されたＲＧＢ
データを各々１個の水平ライン分量ずつ（８５３×３＝２５５９ビット）臨時に
貯蔵することが出来る２個のデータ臨時貯蔵部を具備している。データインター
フェース部１４ｃが２個のデータ臨時貯蔵部を使用する理由はデータの連続性を
保障する為である。即ち、データインターフェース部１４ｃは第１データ臨時貯
蔵部を用いてフレームメモリ部１４ｂよりの映像データを受け入れる動作と、第
２データ臨時貯蔵部に貯蔵された映像データをアドレス電極駆動部２０，２２に
出力する動作とを同時に行ってテレビジョンの動映像が無理なく表示されるよう
にする。
【０００５】 このようなデータインターフェース部１４ｃの並行的な入出力動作において、
データの入出力の時間は次のような特徴を有する。１個のサブフィールドのアド
レス期間の中、最も先に入力される１個の水平ライン分量の映像データを第１デ
ータ臨時貯蔵部に貯蔵する期間には第２データ臨時貯蔵部に予め貯蔵された映像
データが無いので映像データの入力（貯蔵）動作だけが行われる。これと反対に
、最後に入力される１個の水平ライン分量の映像データを出力する期間にはフレ
ームメモリ部１４ｂよりこれ以上のデータが入力されないので映像データの出力
動作だけが行われる。即ち、１個のサブフィールドのアドレスの期間の間、デー
タインターフェース部１４ｃより映像データが出力される最終の時間はデータイ
ンターフェース部１４ｃに映像データが入力される最終の時間より１個の水平ラ
イン分量の映像データが入力、又は、出力される時間だけ遅延される。遅延時間
は約３マイクロ秒である。
データの入出力の時間は次のような特徴を有する。１個のサブフィールドのアド
レス期間の中、最も先に入力される１個の水平ライン分量の映像データを第１デ
ータ臨時貯蔵部に貯蔵する期間には第２データ臨時貯蔵部に予め貯蔵された映像
データが無いので映像データの入力（貯蔵）動作だけが行われる。これと反対に
、最後に入力される１個の水平ライン分量の映像データを出力する期間にはフレ
ームメモリ部１４ｂよりこれ以上のデータが入力されないので映像データの出力
動作だけが行われる。即ち、１個のサブフィールドのアドレスの期間の間、デー
タインターフェース部１４ｃより映像データが出力される最終の時間はデータイ
ンターフェース部１４ｃに映像データが入力される最終の時間より１個の水平ラ
イン分量の映像データが入力、又は、出力される時間だけ遅延される。遅延時間
は約３マイクロ秒である。
【０００６】 データインターフェース部１４ｃの映像データの入出力動作はタイミング制御
部１６より提供される各種の制御信号によって制御される。従って、タイミング
制御部１６は前記のようなデータインターフェース部１４ｃの映像データの入出
力動作の特徴に適切な制御信号を生成してデータインターフェース部１４ｃに提
供しなければならない。
部１６より提供される各種の制御信号によって制御される。従って、タイミング
制御部１６は前記のようなデータインターフェース部１４ｃの映像データの入出
力動作の特徴に適切な制御信号を生成してデータインターフェース部１４ｃに提
供しなければならない。
【０００７】発明の開示 したがって、本発明は上述したような従来の技術の問題点を解決するため、デ
ータインターフェース部が２個のデータ臨時貯蔵部を具備してフレームメモリ部
の映像データをアドレス電極駆動部にインターフェーシングすることにおいて、
２個のデータ臨時貯蔵部が各々並行的にデータの入出力動作を行うように制御す
るためのタイミング制御信号を発生する回路を提供することを目的にする。
ータインターフェース部が２個のデータ臨時貯蔵部を具備してフレームメモリ部
の映像データをアドレス電極駆動部にインターフェーシングすることにおいて、
２個のデータ臨時貯蔵部が各々並行的にデータの入出力動作を行うように制御す
るためのタイミング制御信号を発生する回路を提供することを目的にする。
【０００８】 前記のような目的を達成するために本発明は、フレームメモリ手段、データイ
ンターフェーシング手段及びアドレス電極駆動手段を有するプラズマディスプレ
イパネル（ＰＤＰ）用タイミングコントロール回路において、 前記データインターフェーシング手段がプラズマパネルの全ての水平ラインの
映像データを前記フレームメモリ手段より受け入れることに所要される第１時間
区間に対応して周期的に論理“ハイ”のレベルを有する第１パルス信号を発生す
るための第１パルス信号発生手段と、 前記データインターフェーシング手段が前記プラズマパネルの全ての水平ライ
ンの映像データを前記アドレス電極駆動手段に出力することに所要される第２時
間区間に対応して周期的に論理“ハイ”のレベルを有する第２パルス信号を発生
するための第２パルス信号発生手段と、 前記データインターフェーシング手段がプラズマパネルの全ての水平ラインの
映像データを前記フレームメモリ手段より受け入れ始めた始点から前記アドレス
電極駆動手段に全部出力する始点まで掛かる第３時間区間に対応して周期的に論
理“ハイ”のレベルを有する第３パルス信号を発生するための第３パルス信号発
生手段と、 前記第１パルス信号と所定の周波数を有するシステムクロック信号とを用いて
前記フレームメモリ手段が前記映像データを周期毎に１個の水平ライン分量の映
像データずつ前記データインターフェーシング手段に出力するように制御する第
１クロック信号を発生するための第１クロック信号発生手段と、 前記第２パルス信号と前記システムクロック信号とを用いて前記データインタ
ーフェーシング手段に貯蔵された以前の周期の１個の水平ライン分量の映像デー
タを前記アドレス電極駆動手段が前記データインターフェーシング手段より受け
入れられるように制御する第２クロック信号を発生するための第２クロック信号
発生手段と、そして 前記第３パルス信号と前記システムクロック信号とを用いて前記データインタ
ーフェーシング手段が前記フレームメモリ手段の前記映像データの出力動作と前
記アドレス電極駆動手段の入力動作に同期されて前記映像データを入出力するこ
とが出来るように制御する第３クロック信号を発生するための第３クロック信号
発生手段とを具備し、 前記第２パルス信号は前記第１パルス信号が前記１水平ラインに該当する時間
だけ遅延された波形と同じであり、前記第１及び第２パルス信号はプラズマパネ
ルの全体の水平ライン数と同じである数のクロックパルスを含み、前記第３パル
ス信号は前記第１パルス信号が有するクロックパルスの数より１個が多いクロッ
クパルスを有することを特徴とするプラズマディスプレイパネル用タイミングコ
ントロール回路を提案する。
ンターフェーシング手段及びアドレス電極駆動手段を有するプラズマディスプレ
イパネル（ＰＤＰ）用タイミングコントロール回路において、 前記データインターフェーシング手段がプラズマパネルの全ての水平ラインの
映像データを前記フレームメモリ手段より受け入れることに所要される第１時間
区間に対応して周期的に論理“ハイ”のレベルを有する第１パルス信号を発生す
るための第１パルス信号発生手段と、 前記データインターフェーシング手段が前記プラズマパネルの全ての水平ライ
ンの映像データを前記アドレス電極駆動手段に出力することに所要される第２時
間区間に対応して周期的に論理“ハイ”のレベルを有する第２パルス信号を発生
するための第２パルス信号発生手段と、 前記データインターフェーシング手段がプラズマパネルの全ての水平ラインの
映像データを前記フレームメモリ手段より受け入れ始めた始点から前記アドレス
電極駆動手段に全部出力する始点まで掛かる第３時間区間に対応して周期的に論
理“ハイ”のレベルを有する第３パルス信号を発生するための第３パルス信号発
生手段と、 前記第１パルス信号と所定の周波数を有するシステムクロック信号とを用いて
前記フレームメモリ手段が前記映像データを周期毎に１個の水平ライン分量の映
像データずつ前記データインターフェーシング手段に出力するように制御する第
１クロック信号を発生するための第１クロック信号発生手段と、 前記第２パルス信号と前記システムクロック信号とを用いて前記データインタ
ーフェーシング手段に貯蔵された以前の周期の１個の水平ライン分量の映像デー
タを前記アドレス電極駆動手段が前記データインターフェーシング手段より受け
入れられるように制御する第２クロック信号を発生するための第２クロック信号
発生手段と、そして 前記第３パルス信号と前記システムクロック信号とを用いて前記データインタ
ーフェーシング手段が前記フレームメモリ手段の前記映像データの出力動作と前
記アドレス電極駆動手段の入力動作に同期されて前記映像データを入出力するこ
とが出来るように制御する第３クロック信号を発生するための第３クロック信号
発生手段とを具備し、 前記第２パルス信号は前記第１パルス信号が前記１水平ラインに該当する時間
だけ遅延された波形と同じであり、前記第１及び第２パルス信号はプラズマパネ
ルの全体の水平ライン数と同じである数のクロックパルスを含み、前記第３パル
ス信号は前記第１パルス信号が有するクロックパルスの数より１個が多いクロッ
クパルスを有することを特徴とするプラズマディスプレイパネル用タイミングコ
ントロール回路を提案する。
【０００９】 前記第１クロック信号は前記フレームメモリ手段に、前記第２クロック信号は
前記アドレス電極駆動部に、そして前記第３クロック信号は前記データインター
フェーシング手段に各々提供される。前記３個のクロック信号はデータインター
フェーシング手段がフレームメモリ手段より映像データを１個の水平ラインのデ
ータを受け入れると同時にアドレス電極駆動手段に以前の周期で受け入れた１個
の水平ラインのデータを出力することを同時に行えるように制御する。
前記アドレス電極駆動部に、そして前記第３クロック信号は前記データインター
フェーシング手段に各々提供される。前記３個のクロック信号はデータインター
フェーシング手段がフレームメモリ手段より映像データを１個の水平ラインのデ
ータを受け入れると同時にアドレス電極駆動手段に以前の周期で受け入れた１個
の水平ラインのデータを出力することを同時に行えるように制御する。
【００１０】発明の実施の形態 以下、図面を参照して本発明の望ましい一実施例を詳細に説明する。 図２は本発明の一実施例によるタイミング制御回路１７０の構成を示す。タイ
ミング制御回路１７０は図１で示したタイミング制御部１６の一部を構成する。
タイミング制御回路１７０は第１クロック信号発生部１１０、第２クロック信号
発生部１２０、及び第３クロック信号発生部１３０で構成されている。
ミング制御回路１７０は図１で示したタイミング制御部１６の一部を構成する。
タイミング制御回路１７０は第１クロック信号発生部１１０、第２クロック信号
発生部１２０、及び第３クロック信号発生部１３０で構成されている。
【００１１】 第１クロック信号発生部１１０は２５ＭＨｚの周波数を有するシステム基準ク
ロック信号ＣＬＫ２５Ｍによって動作する第１カウンタ１１０ａの出力値と、デ
ータインターフェース部１４ｃがプラズマパネル２８の全体の４８０個の水平ラ
インに該当される映像データをフレームメモリ部１４ｂより受け入れる期間の間
に論理“ハイ”として維持される第１周期パルス信号Ｐ＿４８０とを用いてデー
タインターフェース部１４ｃが前記映像データを受け入れる動作を制御するため
の第１クロック信号ＣＬＫ＿４８０を発生する。
ロック信号ＣＬＫ２５Ｍによって動作する第１カウンタ１１０ａの出力値と、デ
ータインターフェース部１４ｃがプラズマパネル２８の全体の４８０個の水平ラ
インに該当される映像データをフレームメモリ部１４ｂより受け入れる期間の間
に論理“ハイ”として維持される第１周期パルス信号Ｐ＿４８０とを用いてデー
タインターフェース部１４ｃが前記映像データを受け入れる動作を制御するため
の第１クロック信号ＣＬＫ＿４８０を発生する。
【００１２】 具体的には、前記第１クロック信号発生部１１０は前記システム基準クロック
信号ＣＬＫ２５Ｍをカウントパルスにして２進数の０から７４までの値を順次に
出力する第１カウンタ１１０ａと、前記第１カウンタ１１０ａの出力値が７４に
なると、論理“ロー”信号を出力するための第１比較器１１０ｂと、前記第１比
較器１１０ｂの出力信号と前記第１周期パルス信号Ｐ＿４８０とを論理積して得
られた結果を前記第１カウンタ１１０ａのクリア端子ＣＬＲに出力するための第
１ＡＮＤゲート１１０ｄと、前記第１カウンタ１１０ａの出力値が０と３７とに
なるたび毎に反転される３μｓｅｃ周期の第１クロック信号ＣＬＫ＿４８０を発
生させるための第１パルス発生器１１０ｃで構成される。ここで、３μｓｅｃは
１個の水平ライン期間と同じである。 ここで、第１パルス発生部１１０ｅは２ＭＨｚ（５００ｎｓｅｃ）のシステム
クロック信号ＣＬＫ２Ｍをカウントパルスにする２進カウンタ（図示されない）
の出力値を用いて各サブフィールドのアドレス期間中、図１に示したデータイン
ターフェース部１４ｃがプラズマパネル２８の全体の４８０個の水平ラインに該
当される映像データをフレームメモリ部１４ｂより受け入れる期間の間に論理“
ハイ”として維持される第１周期パルス信号Ｐ＿４８０を発生する。
信号ＣＬＫ２５Ｍをカウントパルスにして２進数の０から７４までの値を順次に
出力する第１カウンタ１１０ａと、前記第１カウンタ１１０ａの出力値が７４に
なると、論理“ロー”信号を出力するための第１比較器１１０ｂと、前記第１比
較器１１０ｂの出力信号と前記第１周期パルス信号Ｐ＿４８０とを論理積して得
られた結果を前記第１カウンタ１１０ａのクリア端子ＣＬＲに出力するための第
１ＡＮＤゲート１１０ｄと、前記第１カウンタ１１０ａの出力値が０と３７とに
なるたび毎に反転される３μｓｅｃ周期の第１クロック信号ＣＬＫ＿４８０を発
生させるための第１パルス発生器１１０ｃで構成される。ここで、３μｓｅｃは
１個の水平ライン期間と同じである。 ここで、第１パルス発生部１１０ｅは２ＭＨｚ（５００ｎｓｅｃ）のシステム
クロック信号ＣＬＫ２Ｍをカウントパルスにする２進カウンタ（図示されない）
の出力値を用いて各サブフィールドのアドレス期間中、図１に示したデータイン
ターフェース部１４ｃがプラズマパネル２８の全体の４８０個の水平ラインに該
当される映像データをフレームメモリ部１４ｂより受け入れる期間の間に論理“
ハイ”として維持される第１周期パルス信号Ｐ＿４８０を発生する。
【００１３】 第２クロック信号発生部１２０は前記システム基準クロック信号ＣＬＫ２５Ｍ
によって動作する第２カウンタ１２０ａの出力値と、データインターフェース部
１４ｃがプラズマパネル２８の全体の４８０個の水平ラインに該当される映像デ
ータを上部アドレス電極駆動部２０と下部アドレス電極駆動部２２に出力する期
間の間に論理“ハイ”として維持される第２周期パルス信号Ｐ＿４８０ｄとを用
いてデータインターフェース部１４ｃが前記映像データを出力する動作を制御す
るための第２クロック信号ＣＬＫ＿４８０ｄを発生する。
によって動作する第２カウンタ１２０ａの出力値と、データインターフェース部
１４ｃがプラズマパネル２８の全体の４８０個の水平ラインに該当される映像デ
ータを上部アドレス電極駆動部２０と下部アドレス電極駆動部２２に出力する期
間の間に論理“ハイ”として維持される第２周期パルス信号Ｐ＿４８０ｄとを用
いてデータインターフェース部１４ｃが前記映像データを出力する動作を制御す
るための第２クロック信号ＣＬＫ＿４８０ｄを発生する。
【００１４】 具体的には、前記第２クロック信号発生部１２０は前記システム基準クロック
信号ＣＬＫ２５Ｍをカウントパルスにして２進数の０から７４までの値を順次に
出力する第２カウンタ１２０ａと、前記第２カウンタ１２０ａの出力値が７４に
なると、論理“ロー”信号を出力するための第２比較器１２０ｂと、前記第２比
較器１２０ｂの出力信号と前記第２周期パルス信号Ｐ＿４８０ｄとを論理積して
得られた結果を前記第２カウンタ１２０ａのクリア端子ＣＬＲに出力するための
第２ＡＮＤゲート１２０ｄと、前記第２カウンタ１２０ａの出力値が０と３７と
になるたび毎に反転される３μｓｅｃ周期の第２クロック信号ＣＬＫ＿４８０ｄ
を発生させるための第２パルス発生器１２０ｃで構成される。 前記第２パルス発生部１２０ｅは前記システムクロック信号ＣＬＫ２Ｍをカウ
ントパルスにする２進カウンタ（図示されない）の出力値を用いて各サブフィー
ルドのアドレス期間中、図１に示したデータインターフェース部１４ｃがプラズ
マパネル２８の全体の４８０個の水平ラインに該当される映像データを上部アド
レス電極駆動部２０と下部アドレス駆動部２２とに出力する期間の間に論理“ハ
イ”として維持される第２周期パルス信号Ｐ＿４８０ｄを発生する。
信号ＣＬＫ２５Ｍをカウントパルスにして２進数の０から７４までの値を順次に
出力する第２カウンタ１２０ａと、前記第２カウンタ１２０ａの出力値が７４に
なると、論理“ロー”信号を出力するための第２比較器１２０ｂと、前記第２比
較器１２０ｂの出力信号と前記第２周期パルス信号Ｐ＿４８０ｄとを論理積して
得られた結果を前記第２カウンタ１２０ａのクリア端子ＣＬＲに出力するための
第２ＡＮＤゲート１２０ｄと、前記第２カウンタ１２０ａの出力値が０と３７と
になるたび毎に反転される３μｓｅｃ周期の第２クロック信号ＣＬＫ＿４８０ｄ
を発生させるための第２パルス発生器１２０ｃで構成される。 前記第２パルス発生部１２０ｅは前記システムクロック信号ＣＬＫ２Ｍをカウ
ントパルスにする２進カウンタ（図示されない）の出力値を用いて各サブフィー
ルドのアドレス期間中、図１に示したデータインターフェース部１４ｃがプラズ
マパネル２８の全体の４８０個の水平ラインに該当される映像データを上部アド
レス電極駆動部２０と下部アドレス駆動部２２とに出力する期間の間に論理“ハ
イ”として維持される第２周期パルス信号Ｐ＿４８０ｄを発生する。
【００１５】 第３クロック信号発生部１３０は前記システム基準クロック信号ＣＬＫ２５Ｍ
によって動作する第３カウンタ１３０ａの出力値と、データインターフェース部
１４ｃがプラズマパネル２８の全体の４８０個の水平ラインに該当される映像デ
ータをフレームメモリ部１４ｂより受け入れて上部アドレス電極駆動部２０と下
部アドレス電極駆動部２２とに出力する期間（４８１個の水平ラインに該当され
る時間）の間に論理“ハイ”として維持される第３周期パルス信号Ｐ＿４８１と
を用いてデータインターフェース部１４ｃが前記映像データを入出力する動作を
制御するための第３クロック信号ＣＬＫ＿４８１を発生する。
によって動作する第３カウンタ１３０ａの出力値と、データインターフェース部
１４ｃがプラズマパネル２８の全体の４８０個の水平ラインに該当される映像デ
ータをフレームメモリ部１４ｂより受け入れて上部アドレス電極駆動部２０と下
部アドレス電極駆動部２２とに出力する期間（４８１個の水平ラインに該当され
る時間）の間に論理“ハイ”として維持される第３周期パルス信号Ｐ＿４８１と
を用いてデータインターフェース部１４ｃが前記映像データを入出力する動作を
制御するための第３クロック信号ＣＬＫ＿４８１を発生する。
【００１６】 より具体的に、前記第３クロック信号発生部１３０は前記システム基準クロッ
ク信号ＣＬＫ２５Ｍをカウントパルスにして２進数の０から７４までの値を順次
に出力する第３カウンタ１３０ａと、前記第３カウンタ１３０ａの出力値が７４
になると、論理“ロー”信号を出力するための第３比較器１３０ｂと、前記第３
比較器１３０ｂの出力信号と前記第３周期パルス信号Ｐ＿４８１とを論理積して
得られた結果を前記第３カウンタ１３０ａのクリア端子ＣＬＲに出力するための
第３ＡＮＤゲート１３０ｄと、前記第３カウンタ１３０ａの出力値が０と３７と
になるたび毎に反転される３μｓｅｃ周期の第３クロック信号ＣＬＫ＿４８１を
発生させて出力するための第３パルス発生器１３０ｃとで構成される。前記第３
パルス発生部１３０ｅは２ＭＨｚ（５００ｎｓｅｃ）の前記システムクロック信
号ＣＬＫ２Ｍをカウントパルスにする２進カウンタ（図示されない）の出力値を
用いて各サブフィールドのアドレス期間中、図１に示したデータインターフェー
ス部１４ｃがプラズマパネル２８の全体の４８０個の水平ラインに該当される映
像データをフレームメモリ部１４ｂより受け入れる始点から上部アドレス電極駆
動部２０と下部アドレス駆動部２２とに出力する始点までの時間の間に論理“ハ
イ”として維持される第３周期パルス信号Ｐ＿４８１を発生する。
ク信号ＣＬＫ２５Ｍをカウントパルスにして２進数の０から７４までの値を順次
に出力する第３カウンタ１３０ａと、前記第３カウンタ１３０ａの出力値が７４
になると、論理“ロー”信号を出力するための第３比較器１３０ｂと、前記第３
比較器１３０ｂの出力信号と前記第３周期パルス信号Ｐ＿４８１とを論理積して
得られた結果を前記第３カウンタ１３０ａのクリア端子ＣＬＲに出力するための
第３ＡＮＤゲート１３０ｄと、前記第３カウンタ１３０ａの出力値が０と３７と
になるたび毎に反転される３μｓｅｃ周期の第３クロック信号ＣＬＫ＿４８１を
発生させて出力するための第３パルス発生器１３０ｃとで構成される。前記第３
パルス発生部１３０ｅは２ＭＨｚ（５００ｎｓｅｃ）の前記システムクロック信
号ＣＬＫ２Ｍをカウントパルスにする２進カウンタ（図示されない）の出力値を
用いて各サブフィールドのアドレス期間中、図１に示したデータインターフェー
ス部１４ｃがプラズマパネル２８の全体の４８０個の水平ラインに該当される映
像データをフレームメモリ部１４ｂより受け入れる始点から上部アドレス電極駆
動部２０と下部アドレス駆動部２２とに出力する始点までの時間の間に論理“ハ
イ”として維持される第３周期パルス信号Ｐ＿４８１を発生する。
【００１７】 第１乃至第３カウンタ１１０ａ，１２０ａ，１３０ａは少なくとも７４までは
カウントすることが出来なければならないので、最小限、７ビット以上のカウン
タが使用される。
カウントすることが出来なければならないので、最小限、７ビット以上のカウン
タが使用される。
【００１８】 前記で言われた第１乃至第３周期パルス信号Ｐ＿４８０，Ｐ＿４８０ｄ，Ｐ＿
４８１と第１乃至第３クロック信号ＣＬＫ＿４８０，ＣＬＫ＿４８０ｄ、ＣＬＫ
＿４８１とのタイミング図は図３に示されている。これを参照してタイミング制
御回路１００の作用をもっと詳細に説明すると次のようである。
４８１と第１乃至第３クロック信号ＣＬＫ＿４８０，ＣＬＫ＿４８０ｄ、ＣＬＫ
＿４８１とのタイミング図は図３に示されている。これを参照してタイミング制
御回路１００の作用をもっと詳細に説明すると次のようである。
【００１９】 第１乃至第３カウンタ１１０ａ，１２０ａ，１３０ａは２５ＭＨｚ（４０ｎｓ
ｅｃ）のシステム基準クロック信号（ＣＬＫ２５Ｍ）をカウントパルスにして周
期が３μｓｅｃであるパルスを発生しなければならないので、３μｓｅｃ÷４０
ｎｓｅｃ＝７５個の出力値（０〜７４）を順次に出力する。第１乃至第３カウン
タ１１０ａ，１２０ａ，１３０ａの各々より０から７４まで順次に出力されるよ
うにする為に対応比較器１１０ｂ、１２０ｂ、１３０ｂと対応ＡＮＤゲート１１
０ｄ、１２０ｄ、１３０ｄとは対応カウント１１０ａ、１２０ａ、１３０ａを適
切な時点でクリアさせる。即ち、第１乃至第３カウンタ１１０ａ，１２０ａ，１
３０ａの各々は第１乃至第３周期パルス信号Ｐ＿４８０，Ｐ＿４８０ｄ，Ｐ＿４
８１が論理“ロー”になるとか、或いは、出力値が７４になって対応比較器１１
０ｂ、１２０ｂ、１３０ｂで論理“ロー”信号が出力される場合、クリア端子Ｃ
ＬＲを通じて論理“ロー”のクリアパルスを受け入れてクリアされ、結局、各々
のカウント１１０ａ、１２０ａ、１３０ａは０から７４までの値だけを順次に出
力することである。 それと同時に、第１乃至第３パルス発生器１１０ｃ、１２０ｃ、１３０ｃは対
応カウンタ１１０ａ、１２０ａ、１３０ａの出力値が０と３５とになるたび毎に
各々反転されるクロックを発生して出力する。
ｅｃ）のシステム基準クロック信号（ＣＬＫ２５Ｍ）をカウントパルスにして周
期が３μｓｅｃであるパルスを発生しなければならないので、３μｓｅｃ÷４０
ｎｓｅｃ＝７５個の出力値（０〜７４）を順次に出力する。第１乃至第３カウン
タ１１０ａ，１２０ａ，１３０ａの各々より０から７４まで順次に出力されるよ
うにする為に対応比較器１１０ｂ、１２０ｂ、１３０ｂと対応ＡＮＤゲート１１
０ｄ、１２０ｄ、１３０ｄとは対応カウント１１０ａ、１２０ａ、１３０ａを適
切な時点でクリアさせる。即ち、第１乃至第３カウンタ１１０ａ，１２０ａ，１
３０ａの各々は第１乃至第３周期パルス信号Ｐ＿４８０，Ｐ＿４８０ｄ，Ｐ＿４
８１が論理“ロー”になるとか、或いは、出力値が７４になって対応比較器１１
０ｂ、１２０ｂ、１３０ｂで論理“ロー”信号が出力される場合、クリア端子Ｃ
ＬＲを通じて論理“ロー”のクリアパルスを受け入れてクリアされ、結局、各々
のカウント１１０ａ、１２０ａ、１３０ａは０から７４までの値だけを順次に出
力することである。 それと同時に、第１乃至第３パルス発生器１１０ｃ、１２０ｃ、１３０ｃは対
応カウンタ１１０ａ、１２０ａ、１３０ａの出力値が０と３５とになるたび毎に
各々反転されるクロックを発生して出力する。
【００２０】 第１クロック信号発生部１１０の第１カウント１１０ａは第１周期パルス信号
Ｐ＿４８０の上昇エッジで動作を始め、論理“ハイ”として維持される期間の間
には０から７４までの値を順次に反復して出力し、第１周期パルス信号Ｐ＿４８
０の下降エッジで動作を中断する。従って、第１パルス発生器１１０ｃは第１周
期パルス信号Ｐ＿４８０が論理“ハイ”として維持される間には図３の（Ｅ）で
示されたように周期が３μｓｅｃである４８０個のパルスを含む第１クロック信
号ＣＬＫ＿４８０を発生して出力する。
Ｐ＿４８０の上昇エッジで動作を始め、論理“ハイ”として維持される期間の間
には０から７４までの値を順次に反復して出力し、第１周期パルス信号Ｐ＿４８
０の下降エッジで動作を中断する。従って、第１パルス発生器１１０ｃは第１周
期パルス信号Ｐ＿４８０が論理“ハイ”として維持される間には図３の（Ｅ）で
示されたように周期が３μｓｅｃである４８０個のパルスを含む第１クロック信
号ＣＬＫ＿４８０を発生して出力する。
【００２１】 同様に、第２カウンタ１２０ａは図３の（Ｃ）で示された第１周期パルス信号
Ｐ＿４８０ｄの上昇エッジで動作を始めて論理“ハイ”として維持される期間の
間には０から７４までの値を順次に反復して出力し、第１周期パルス信号Ｐ＿４
８０の下降エッジで動作を中断する。従って、第２パルス発生器１２０ｃは第２
周期パルス信号Ｐ＿４８０ｄが論理“ハイ”として維持される期間の間には図３
の（Ｆ）で示されたように周期が３μｓｅｃである４８０個のパルスを含む第２
クロック信号ＣＬＫ＿４８０ｄを発生して出力する。もっとも、第２クロック信
号（ＣＬＫ＿４８０ｄ）は第１クロック信号ＣＬＫ＿４８０に比べて１個の水平
ライン時間（３μｓｅｃ）だけ遅延された信号である。
Ｐ＿４８０ｄの上昇エッジで動作を始めて論理“ハイ”として維持される期間の
間には０から７４までの値を順次に反復して出力し、第１周期パルス信号Ｐ＿４
８０の下降エッジで動作を中断する。従って、第２パルス発生器１２０ｃは第２
周期パルス信号Ｐ＿４８０ｄが論理“ハイ”として維持される期間の間には図３
の（Ｆ）で示されたように周期が３μｓｅｃである４８０個のパルスを含む第２
クロック信号ＣＬＫ＿４８０ｄを発生して出力する。もっとも、第２クロック信
号（ＣＬＫ＿４８０ｄ）は第１クロック信号ＣＬＫ＿４８０に比べて１個の水平
ライン時間（３μｓｅｃ）だけ遅延された信号である。
【００２２】 あわせて、第３カウンタ１２０ａも図３の（Ａ）で示された第３周期パルス信
号Ｐ＿４８１の上昇エッジで動作を始めて論理“ハイ”として維持される期間の
間には０から７４までの値を順次に反復して出力し、第３周期パルス信号Ｐ＿４
８１の下降エッジで動作を中断する。従って、第３パルス発生器１３０ｃは第３
周期パルス信号Ｐ＿４８１が論理“ハイ”として維持される期間の間には図３の
（Ｄ）で示されたように周期が３μｓｅｃである４８１個のパルスを含む第３ク
ロック信号ＣＬＫ＿４８１を発生して出力する。
号Ｐ＿４８１の上昇エッジで動作を始めて論理“ハイ”として維持される期間の
間には０から７４までの値を順次に反復して出力し、第３周期パルス信号Ｐ＿４
８１の下降エッジで動作を中断する。従って、第３パルス発生器１３０ｃは第３
周期パルス信号Ｐ＿４８１が論理“ハイ”として維持される期間の間には図３の
（Ｄ）で示されたように周期が３μｓｅｃである４８１個のパルスを含む第３ク
ロック信号ＣＬＫ＿４８１を発生して出力する。
【００２３】 フレームメモリ部１４ｂが映像データをデータインターフェース部１４ｃに出
力する時間は上部及び下部アドレス電極駆動部２０，２２がデータインターフェ
ース部１４ｃよりフレームメモリ部１４ｂによって伝達された映像データを受け
入れる時間に比べて１クロックの周期だけ速いので、第１クロック信号ＣＬＫ＿
４８０はフレームメモリ部１４ｂに提供され、第２クロック信号ＣＬＫ＿４８０
ｄは上部及び下部アドレス電極駆動部２０，２２に提供される。１フレームの映
像データを入出力する間にはエネーブル（ｅｎａｂｌｅ）の状態に維持されなけ
ればならないので、データインターフェース部１４ｃは第３クロック信号ＣＬＫ
＿４８１を受け入れる。
力する時間は上部及び下部アドレス電極駆動部２０，２２がデータインターフェ
ース部１４ｃよりフレームメモリ部１４ｂによって伝達された映像データを受け
入れる時間に比べて１クロックの周期だけ速いので、第１クロック信号ＣＬＫ＿
４８０はフレームメモリ部１４ｂに提供され、第２クロック信号ＣＬＫ＿４８０
ｄは上部及び下部アドレス電極駆動部２０，２２に提供される。１フレームの映
像データを入出力する間にはエネーブル（ｅｎａｂｌｅ）の状態に維持されなけ
ればならないので、データインターフェース部１４ｃは第３クロック信号ＣＬＫ
＿４８１を受け入れる。
【００２４】 その結果、第１クロック信号ＣＬＫ＿４８１と第２クロック信号ＣＬＫ＿４８
０の作用により周期毎に１個の水平ラインの映像データがフレームメモリ部１４
ｂよりデータインターフェース部１４ｃに伝達される。このような入力動作と同
時に、以前の周期で伝達されてデータインターフェース部１４ｃに貯蔵された１
個の水平ラインの映像データは第３クロック信号ＣＬＫ＿４８０ｄの作用により
データインターフェース部１４ｃより上部及び下部アドレス電極駆動部２０，２
２に伝達される。
０の作用により周期毎に１個の水平ラインの映像データがフレームメモリ部１４
ｂよりデータインターフェース部１４ｃに伝達される。このような入力動作と同
時に、以前の周期で伝達されてデータインターフェース部１４ｃに貯蔵された１
個の水平ラインの映像データは第３クロック信号ＣＬＫ＿４８０ｄの作用により
データインターフェース部１４ｃより上部及び下部アドレス電極駆動部２０，２
２に伝達される。
【００２５】 本発明の一実施例の場合、第１及び第２クロック信号発生部１１０，１２０が
システム基準クロック信号ＣＬＫ２５Ｍに同期されて第１クロック信号ＣＬＫ＿
４８０と第２クロック信号ＣＬＫ＿４８０ｄとを発生するので、第１及び第２ク
ロック信号ＣＬＫ＿４８０，ＣＬＫ＿４８０ｄの各パルスのタイミングが正確に
一致される。従って、第１クロック信号ＣＬＫ＿４８０と第２クロック信号ＣＬ
Ｋ＿４８０ｄとにより映像データの入出力が制御される図１で示されたデータイ
ンターフェース部１４ｃの動作も正確に行われる。 あわせて、前記第３クロック信号ＣＬＫ＿４８１も第１及び第２クロック信号
ＣＬＫ＿４８０，ＣＬＫ＿４８０ｄと同様にシステム基準クロック信号ＣＬＫ２
５Ｍに同期されて発生されるので、各パルスのタイミングが前記第１クロック信
号ＣＬＫ＿４８０と第２クロック信号ＣＬＫ＿４８０ｄとの各パルスのタイミン
グと一致されるようになる。
システム基準クロック信号ＣＬＫ２５Ｍに同期されて第１クロック信号ＣＬＫ＿
４８０と第２クロック信号ＣＬＫ＿４８０ｄとを発生するので、第１及び第２ク
ロック信号ＣＬＫ＿４８０，ＣＬＫ＿４８０ｄの各パルスのタイミングが正確に
一致される。従って、第１クロック信号ＣＬＫ＿４８０と第２クロック信号ＣＬ
Ｋ＿４８０ｄとにより映像データの入出力が制御される図１で示されたデータイ
ンターフェース部１４ｃの動作も正確に行われる。 あわせて、前記第３クロック信号ＣＬＫ＿４８１も第１及び第２クロック信号
ＣＬＫ＿４８０，ＣＬＫ＿４８０ｄと同様にシステム基準クロック信号ＣＬＫ２
５Ｍに同期されて発生されるので、各パルスのタイミングが前記第１クロック信
号ＣＬＫ＿４８０と第２クロック信号ＣＬＫ＿４８０ｄとの各パルスのタイミン
グと一致されるようになる。
【００２６】 このように本発明によるＰＤＰテレビジョンのタイミング制御回路は各パルス
のタイミングが正確に一致する制御クロック信号らをデータインターフェース部
に提供するので、データインターフェース部の映像データの入出力動作が正確に
行われるようにする効果がある。
のタイミングが正確に一致する制御クロック信号らをデータインターフェース部
に提供するので、データインターフェース部の映像データの入出力動作が正確に
行われるようにする効果がある。
【００２７】 以上、本発明を前記した実施例で具体的に説明したが、本発明はこれに限定さ
れることがなく、当業者の通常の知識の範囲内でその変形でも改良が可能である
。
れることがなく、当業者の通常の知識の範囲内でその変形でも改良が可能である
。
【図１】 図１は本発明が適用されるAC形のカラーPDP-TVの全体的な回路の構成
を示したブロック図である。
を示したブロック図である。
【図２】 図２は本発明の一実施例によるタイミング制御回路の構成を示したブ
ロック図である。
ロック図である。
【図３】 図３は図２で示したタイミング制御回路に関連された各制御信号のタ
イミングを示したタイミング図である。
イミングを示したタイミング図である。
───────────────────────────────────────────────────── 【要約の続き】 ース部がフレームメモリ部より映像データを１水平ライ ンのデータを受け入れると同時にアドレス電極駆動部に 以前に受け入れた１水平ラインのデータを出力すること を同時に行えるように制御する。
Claims (4)
- 【請求項１】 フレームメモリ手段、データインターフェーシング手段及びアド
レス電極駆動手段を有するプラズマディスプレイパネル（ＰＤＰ）用タイミング
コントロール回路において、 前記データインターフェーシング手段がプラズマパネルの全ての水平ラインの
映像データを前記フレームメモリ手段より受け入れることに所要される第１時間
区間に対応して周期的に論理“ハイ”のレベルを有する第１パルス信号を発生す
るための第１パルス信号発生手段と、 前記データインターフェーシング手段が前記プラズマパネルの全ての水平ライ
ンの映像データを前記アドレス電極駆動手段に出力することに所要される第２時
間区間に対応して周期的に論理“ハイ”のレベルを有する第２パルス信号を発生
するための第２パルス信号発生手段と、 前記データインターフェーシング手段がプラズマパネルの全ての水平ラインの
映像データを前記フレームメモリ手段より受け入れ始めた始点から前記アドレス
電極駆動手段に全部出力する始点まで掛かる第３時間区間に対応して周期的に論
理“ハイ”のレベルを有する第３パルス信号を発生するための第３パルス信号発
生手段と、 前記第１パルス信号と所定の周波数を有するシステムクロック信号とを用いて
前記フレームメモリ手段が前記映像データを周期毎に１個の水平ライン分量の映
像データずつ前記データインターフェーシング手段に出力するように制御する第
１クロック信号を発生するための第１クロック信号発生手段と、 前記第２パルス信号と前記システムクロック信号とを用いて前記データインタ
ーフェーシング手段に貯蔵された以前の周期の１個の水平ライン分量の映像デー
タを前記アドレス電極駆動手段が前記データインターフェーシング手段より受け
入れられるように制御する第２クロック信号を発生するための第２クロック信号
発生手段と、そして 前記第３パルス信号と前記システムクロック信号とを用いて前記データインタ
ーフェーシング手段が前記フレームメモリ手段の前記映像データの出力動作と前
記アドレス電極駆動手段の入力動作とに同期されて前記映像データを入出力する
ことが出来るように制御する第３クロック信号を発生するための第３クロック信
号発生手段とを具備し、 前記第２パルス信号は前記第１パルス信号が前記１水平ラインに該当する時間
だけ遅延された波形と同じであり、前記第１及び第２パルス信号はプラズマパネ
ルの全体の水平ライン数と同じである数のクロックパルスを含み、前記第３パル
ス信号は前記第１パルス信号が有するクロックパルスの数より１個が多いクロッ
クパルスを有することを特徴とするプラズマディスプレイパネル用タイミングコ
ントロール回路。 - 【請求項２】 前記第１クロック信号発生手段は前記システムクロック信号をカ
ウントパルスとして受け入れて０からＮまでの値を順次に出力するためのカウン
タと、前記カウンタの出力値がＮになると論理“ロー”信号を出力するための比
較器と、前記比較器の出力信号と前記第１パルス信号とを論理積して得られた信
号を前記カウンタのクリア端子に出力するためのＡＮＤゲートと、前記カウンタ
の出力値が０とＮ／２とになる始点毎に出力レベルを反転させて前記１個の水平
ラインに該当する時間の周期を有する前記第１クロック信号を発生するためのパ
ルス発生器とを有することを特徴とする請求項１に記載のプラズマディスプレイ
パネル用タイミングコントロール回路。 - 【請求項３】 前記第２クロック信号発生手段は前記システムクロック信号をカ
ウントパルスとして受け入れて０からＮまでの値を順次に出力するためのカウン
トと、前記カウントの出力値がＮになると論理“ロー”信号を出力するための比
較器と、前記比較器の出力信号と前記第２パルス信号とを論理積して得られた信
号を前記カウントのクリア端子に出力するためのＡＮＤゲートと、前記カウンタ
の出力値が０とＮ／２とになる始点毎に出力レベルを反転させて前記１個の水平
ラインに該当する時間の周期を有する前記第２クロック信号を発生するためのパ
ルス発生器とを有することを特徴とする請求項１に記載のプラズマディスプレイ
パネル用タイミングコントロール回路。 - 【請求項４】 前記第３クロック信号発生手段は前記システムクロック信号をカ
ウントパルスとして受け入れて０からＮまでの値を順次に出力するためのカウン
トと、前記カウントの出力値がＮになると論理“ロー”信号を出力するための比
較器と、前記比較器の出力信号と前記第３パルス信号とを論理積して得られた信
号を前記カウントのクリア端子に出力するためのＡＮＤゲートと、前記カウンタ
の出力値が０とＮ／２とになる始点毎に出力レベルを反転させて前記１個の水平
ラインに該当する時間の周期を有する前記第３クロック信号を発生するためのパ
ルス発生器とを有することを特徴とする請求項１に記載のプラズマディスプレイ
パネル用タイミングコントロール回路。
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