JP2002514769A - スキャンレジスタチェーンを有する集積回路 - Google Patents

スキャンレジスタチェーンを有する集積回路

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Abstract

(57)【要約】 本発明による集積回路によれば、その中に設けられている回路部分が、少なくとも１つのスキャンレジスタチェーンを有するインタフェースを介し互いに接続されている。この場合、少なくとも１つのスキャンレジスタチェーンは、そのスキャンレジスタチェーンへのデータの入力が選択的に、複数の回路部分のうち１つの回路部分の出力端子を介して、または集積回路の入力端子および／または出力端子を介して行えるように構成されており、および／または、スキャンレジスタチェーンからのデータの送出が選択的に、複数の回路部分のうち１つの回路部分の入力端子へ、または集積回路の入力端子および／または出力端子へ行われるように構成されている。

Description

【発明の詳細な説明】
【０００１】 本発明は、請求項１の上位概念に記載の装置すなわち２つまたはそれ以上の共
働回路部分を備えた集積回路に関する。
【０００２】 この種の集積回路はたとえば、当業者の間で "core based systems" または "
systems on silicon" または "circuits with embedded macros" と呼ばれる集
積回路の代表である。この種の集積回路の場合、第１の回路部分（core または
embedded macro）は第２の回路部分に埋め込まれている。
【０００３】 図３にはこのように構成された集積回路が描かれており、この場合、第１の回
路部分には参照符号１０１が、第２の回路部分には参照符号１０２が、さらに第
１の回路部分１０１と第２の回路部分１０２の間の接続ラインには参照符号１０
３が付されている。
【０００４】 ここで第１の回路部分は、すでに存在している機能ブロックであることが多く
、これは新たな周囲（第２の回路部分）だけに埋め込まれている。すでに存在し
ているテスト済のコンポーネントを使用することにより、該当する集積回路の設
計が容易になり、したがってそのようにして構築された集積回路は比較的迅速か
つ簡単に設計することができる。
【０００５】 とはいうものの、この種の集積回路のテストにあたりときとして困難が生じる
ことがあり、これは殊に、第１の回路部分と第２の回路部分を互いに無関係に別
個にテストすべきときに生じる。
【０００６】 第１の回路部分の別個のテストが困難であるのは、その入出力端子がかなり多
くの事例において少なくとも部分的に、周囲を取り巻く第２の回路部分を介して
しかアクセスできないからである。また、第２の回路部分の別個のテストが困難
であるのは、その機能がその中に埋め込まれた第１の回路部分（第１の回路部分
から第２の回路部分へ送出されるデータや信号）によって（いっしょに）影響を
受けるからである。
【０００７】 したがって本発明の課題は、請求項１の上位概念に記載の集積回路において、
その回路部分を僅かなコストでどのような場合でも互いに無関係に別個にテスト
できるように構成することにある。
【０００８】 本発明によればこの課題は、請求項１の特徴部分に記載の構成により解決され
る。
【０００９】 これによれば、回路部分は、少なくとも１つのスキャンレジスタチェーンを有
するインタフェースを介して互いに接続されており、前記の少なくとも１つのス
キャンレジスタチェーンは、該スキャンレジスタチェーンへのデータの入力が選
択的に、複数の回路部分のうち１つの回路部分の出力端子を介して、または集積
回路の入力端子および／または出力端子を介して行われるように構成されており
、および／または、スキャンレジスタチェーンからのデータの送出が選択的に、
複数の回路部分のうち１つの回路部分の入力端子へ、または集積回路の入力端子
および／または出力端子へ行われるように構成されている。
【００１０】 １つまたは複数のスキャンレジスタチェーンを各回路部分間のインタフェース
に設けることによって、個々の回路部分における入力端子および／または出力端
子へのダイレクトかつ完全なアクセスが可能となる。個々の回路部分の入力端子
に対し、集積回路外部からスキャンレジスタチェーンへロードされるデータを加
えることができ、個々の回路部分の出力端子から送出されるデータをスキャンレ
ジスタチェーンに書き込み、そこを介して集積回路から送出させることができる
。
【００１１】 個々の回路部分の入力端子および／または出力端子へのこのようなアクセスに
よって、共働する回路部分を完全に分離（互いに隔離）することができる。回路
部分に入力すべきまたはそこから送出させるべき信号またはデータを、別の回路
部分を介して導く必要はもはやなくなる。
【００１２】 少なくとも１つのスキャンレジスタチェーンは、スキャンレジスタチェーンへ
のデータの入力が選択的に、複数の回路部分のうち１つの回路部分の出力端子を
介して、または集積回路の入力端子および／または出力端子を介して行うことが
できるように設計されていることにより、および／またはスキャンレジスタチェ
ーンからのデータの送出が選択的に、複数の回路部分のうち１つの回路部分の入
力端子へ、または集積回路の入力端子および／または出力端子へ行うことができ
るように設計されていることによって、個々の回路部分への入力端子および／ま
たは出力端子へのアクセスに必要とされるスキャンレジスタチェーンの個数を、
最小限に抑えることができる。つまり少なくとも１つのスキャンレジスタチェー
ンは、二重の機能をもっている。これには、 −１つの回路部分の出力端子から送出されるデータを書き込むことができ、それ
らのデータを集積回路から送出されることができるし、あるいは、 −集積回路外部からデータを書き込むことができ、それらのデータを１つの回路
部分の入力端子へ送出させることができる。
【００１３】 したがって、僅かな手間ないしはコストでどのような場合でも互いに無関係に
別個にテストすることのできる回路部分を備えた集積回路が得られる。
【００１４】 従属請求項、以下の説明ならびに図面には、本発明の有利な実施形態が示され
ている。
【００１５】 次に、図面を参照しながら実施例に基づき本発明について詳しく説明する。
【００１６】 図１は、あとで詳しく説明する集積回路の構造を示す図である。
【００１７】 図２は、図１による集積回路のインタフェースユニットの構造を示す図である
。
【００１８】 図３は、複数の集積回路部分を備えた慣用の集積回路の構成を示す図である。
【００１９】 あとで詳しく説明する集積回路は、 "core based systems" または "systems
on silicon" または "circuits with embedded macros" と呼ばれる集積回路で
ある。本発明はこのような集積回路において格別有用に使用できるけれども、そ
れに限定されるものではなく、集積回路は基本的に任意の形式のものとすること
ができる。
【００２０】 集積回路は本実施例では２つの回路部分から成るが、このことにも限定される
わけではなく、任意にもっと多くの個数の集積回路を設けることもできる。
【００２１】 この場合、２つの回路部分のうち第１の回路部分は、少なくとも機能的には第
２の回路部分に埋め込まれている。とはいえこのことにも限定されず、既存の回
路部分間の共働についてこれとは異なっている場合においても、本発明を有用に
適用することができる。
【００２２】 本実施例の場合、回路部分のうちの１つは、「コア (core)」または「マクロ
ブロック (macro block)」と呼ばれる既存のテスト済の機能ブロックである。な
お、本発明はこのような事例において格別有用に使用することができるけれども
、やはりこのことに限定されるものではなく、回路部分は基本的に任意の形式の
ものであってよい。
【００２３】 図１には、以下で詳しく説明する集積回路の基本構造が描かれている。
【００２４】 図１に示されている集積回路は、第１の回路部分１と第２の回路部分２から成
り、その際、第１の回路部分は第２の回路部分に埋め込まれている。第１の回路
部分１はすでに説明したマクロブロックであり、第２の回路部分２は複数のロジ
ックコンポーネントから成る（ロジック）回路である。
【００２５】 第１の回路部分１と第２の回路部分２は通常動作中、接続路３および４を介し
て相互に接続されており、この場合、接続路３は、信号および／またはデータを
第２の回路部分２から第１の回路部分１へ転送するために用いられ、接続路４は
、信号および／またはデータを第１の回路部分１から第２の回路部分２へ転送す
るために用いられる。
【００２６】 接続路３はインタフェースユニット３１を有しており、接続路４はインタフェ
ースユニット４１を有している。あとで詳しく説明するこれらのインタフェース
ユニットはそれら全体として、第１の回路部分１および第２の回路部分２を分離
することのできるインタフェースを成している。あとになってもっとよくわかる
ようになるとおり、これらの分離によって第１の回路部分と第２の回路部分を別
個にテストできるようになる。
【００２７】 インタフェースユニット３１と４１は、集積回路の入力端子群および／または
出力端子群ＳＳＩＯＩ，ＳＳＩＯ２と接続されている。どのような信号および／
またはデータが、入力端子群および／または出力端子群を介して入力および／ま
たは出力されるかについては、インタフェースユニット３１，４１の構造、機能
ならびに作用に関する以下の説明によって明らかにする。
【００２８】 図２には、インタフェースユニット３１ないしは４１の構造が描かれている。
【００２９】 図２に示されているように、インタフェースユニット３１，４１の各々はマル
チプレクサＭＵＸおよび（たとえばフリップフロップから成る）レジスタＲを有
しており、これらは図面の通りに結線されている。
【００３０】 （制御信号Ｃによって）制御されるマルチプレクサＭＵＸは、インタフェース
ユニット３１の場合であれば、第２の回路部分２から受け取った第２の回路部分
の出力信号またはレジスタＲ内に格納されている信号またはデータを選択的に通
すように切り替え、インタフェースユニット４１の場合であれば、第１の回路部
分１から受け取った第１の回路部分の出力信号またはレジスタＲ内に格納されて
いる信号またはデータを選択的に通すように切り替える。切り替えられた信号ま
たはデータは、インタフェースユニット３１の場合であれば第１の回路部分１の
ための入力信号として用いられ、インタフェースユニット４１の場合であれば第
２の回路部分２に対する入力信号として用いられる。
【００３１】 第１の回路部分または第２の回路部分からインタフェースユニット３１または
４１へ入力される信号またはデータはインタフェースユニット内部において、参
照符号ＳＳＩの付されたラインを介して導かれる。インタフェースユニット３１
または４１から第１または第２の回路部分へ送出される信号またはデータはイン
タフェースユニット内部において、参照符号ＳＳＯの付されたラインを介して導
かれる。
【００３２】 集積回路の通常動作中、マルチプレクサＭＵＸは、それぞれ一方の回路部分か
ら送出された信号またはデータがそれぞれ他方の回路部分に通されるように制御
され、そのようにして各回路部分は規定どおりに共働することができる。
【００３３】 マルチプレクサは、第１の回路部分または第２の回路部分をテストすべきとき
にだけ、レジスタＲ内に格納されている信号またはデータを通すように制御され
る。
【００３４】 回路部分のテストは本実施例の場合、 −テストすべき回路部分に対し所定の入力信号を入力する −その入力信号に応答してテストすべき回路部分から送出された出力信号を捕捉
し、その信号と既知の目標信号との一致について調べる というようにして行われる。
【００３５】 所定の入力信号の入力ならびにその結果として生じた出力信号の捕捉は本実施
例の場合、１つまたは複数のスキャンレジスタチェーン（Scan-Register-Ketten
）を用いて行われる。このスキャンレジスタチェーンはここでは、インタフェー
スユニット３１のレジスタＲおよび／またはインタフェースユニット４１のレジ
スタＲの適切な結線によって形成される。この場合、レジスタＲと１つまたは複
数のスキャンレジスタチェーンの結線は、参照符号ＲＩＯ１およびＲＩＯ３の付
された図２中のラインを用いることで行われる。
【００３６】 スキャンレジスタチェーンは、集積回路の特定の入力端子および／または出力
端子（入力端子群および／または出力端子群ＳＳＩＯ１，ＳＳＩＯ２）への接続
を有している。これらの入力端子および／または出力端子を介してたとえば、デ
ータをスキャンレジスタチェーンへシリアルに書き込むことができ、スキャンレ
ジスタチェーンに格納されているデータをシリアルに読み出すことができる。
【００３７】 スキャンレジスタチェーンはかなり以前から知られているので、それについて
はこれ以上説明しなくてもよい。
【００３８】 ただし、本実施例で用いられるスキャンレジスタチェーンは以下の点において
特別である。すなわちこのスキャンレジスタチェーンは、スキャンレジスタチェ
ーンへのデータの入力を複数の回路部分のうちの１つの出力端子を介して、また
は集積回路の入力端子および／または出力端子を介して、選択的に行うことがで
きるように構成されており、および／またはスキャンレジスタチェーンからのデ
ータの出力を、複数の回路部分のうちの１つの入力端子へ、または集積回路の入
力端子および／または出力端子へ、選択的に行うことができるように構成されて
いる。
【００３９】 このような構成は、信号経路の可変の設定および／または個々のレジスタの結
線の変更によって、問題なく実現することができる。
【００４０】 あとの説明から明らかにされるように、これによってスキャンレジスタチェー
ンを種々の目的に合わせてそのつど用いることができる。
【００４１】 第１の回路部分１をテストするため、以下のステップを実行する： １．１）インタフェースユニット３１のレジスタＲを有するスキャンレジスタチ
ェーンに対し集積回路外部からシリアルに、第１の回路部分へ入力すべきデータ
をロードする。
【００４２】 １．２）ロード過程終了後、スキャンレジスタチェーンの各レジスタＲに格納さ
れているデータを、マルチプレクサＭＵＸを介してパラレルに第１の回路部分の
入力端子に接続する。
【００４３】 １．３）それに応答して第１の回路部分から第２の回路部分に送出されたデータ
を、ラインＲＩＯ２を介してインタフェースユニット４１の各レジスタＲにパラ
レルに書き込む。
【００４４】 １．４）インタフェースユニット４１のレジスタＲを有するスキャンレジスタチ
ェーンを、集積回路外部からシリアルに読み出す。
【００４５】 １．５）読み出されたデータを目標出力データと比較する。一致がみられれば、
第１の回路部分は問題なく動作したことになる。一致していなければ、エラーが
発生したことになる。
【００４６】 第２の回路部分２をテストするため、以下のステップを実行する： ２．１）インタフェースユニット４１のレジスタＲに含まれているスキャンレジ
スタチェーンに対し集積回路外部からシリアルに、第２の回路部分に入力すべき
データをロードする。
【００４７】 ２．２）ロード過程修了後、スキャンレジスタチェーンのレジスタＲに格納され
ているデータを、マルチプレクサＭＵＸを介してパラレルに第２の回路部分の入
力端子に接続する。
【００４８】 ２．３）それに応答して第２の回路部分から第１の回路部分に送出されたデータ
を、ラインＲＩＯ２を介してインタフェースユニット３１の各レジスタＲにパラ
レルに書き込む。
【００４９】 ２．４）インタフェースユニット３１のレジスタＲを有するスキャンレジスタチ
ェーンを、集積回路外部からシリアルに読み出す。
【００５０】 ２．５）読み出されたデータを目標値と比較する。一致がみられれば、第２の回
路部分は問題なく動作したことになる。一致していなければ、エラーが発生した
ことになる。
【００５１】 上述のようにして行われる第１の回路部分および第２の回路部分のテストが有
利であると判明した理由は、以下の通りである： −テストすべき回路部分の入力端子および／または出力端子へダイレクトに、つ
まりテストすべきでない回路部分を介することなくアクセスすることができる。
【００５２】 −テストすべきでない回路部分は、テストすべき回路部分への相応の接続がない
ためにテスト中、テストすべき回路部分への影響を及ぼすおそれはない。
【００５３】 また、回路部分をこのようにテストするのに必要とする措置のために僅かなコ
ストしかかけなくてよく、その理由は以下の通りである： −インタフェースユニット３１のレジスタを有するスキャンレジスタチェーンを
、まえもって定められたデータを第１の回路部分へ入力するためにも（上述のス
テップ１．１および１．２）、第２の回路部分から読み出されたデータを受け取
って転送するためにも（上述のステップ２．３および２．４）利用することがで
きる。
【００５４】 −インタフェースユニット４１のレジスタを有するスキャンレジスタチェーンを
、まえもって定められたデータを第２の回路部分へ入力するためにも（上述のス
テップ２．１および２．２）、第１の回路部分から読み出されたデータを受け取
って転送するためにも（上述のステップ１．３および１．４）利用することがで
きる。
【００５５】 さらに、インタフェースユニット３１，４１の各レジスタをいわゆるＭＩＳＲ
（multiple input signature register）として構成したり、あるいはシグネチ
ャ解析のために設計されたスキャンレジスタチェーンを利用すれば、もっと簡単
にテストを実行することができ、その結果、個々の回路部分から送出されたデー
タに対しシグネチャ解析を受けさせることができるようになる。シグネチャ解析
によって、パラレルデータシーケンスを圧縮することができる。この場合、結果
として、対応づけられた回路部分から送出されたデータ列が目標データ列と一致
しているか否かを識別可能であるようなシグネチャが得られる。その際、たしか
に最終的には、通常のスキャンレジスタチェーンを適用した場合と同じ結果にな
るけれども、そのためにかかる手間ないしはコストが著しく抑えられる。つまり
、シグネチャ解析に適したスキャンレジスタチェーンは、対応づけられた回路部
分の個々のデータ送出のたびごとに読み出す必要はなく、程度の差こそあれ多数
のデータ送出サイクル後にはじめて読み出せばよい。
【００５６】 基本的に個々の回路部分の別個のテストは、スキャンレジスタチェーンを用い
なくても可能である。そのためには、個々の回路部分の入出力端子を集積回路の
入力端子および／または出力端子とだけ接続すればよいが、集積回路の外部から
供給される入力信号は、個々の回路部分の入力端子にダイレクトに加わるのでは
なく、それらの入力端子に前置接続されたマルチプレクサに加えられる。ただし
回路部分のこのようなテストは、集積回路がテストすべき回路部分と少なくとも
同じ個数の入力端子および／または出力端子を有しているときにしか実行できな
い。
【００５７】 なお、ここで説明したテストのやり方を自由に組み合わせて使用することもで
きる。最も有利であるのは、テストすべき回路部分へのデータの入力を、（スキ
ャンレジスタチェーンを介在接続することなく）集積回路の入力端子および／ま
たは出力端子を介してダイレクトに行い、かつ該当する回路部分から送出された
信号および／またはデータを、シグネチャ解析実行用に設計されたスキャンレジ
スタチェーンを介して外部へ導き出すことである。これにより、該当する回路部
分を最小の手間ないしはコストで最も広範囲にわたり（リアルタイムで）テスト
することができる。
【００５８】 集積回路の入力端子および／または出力端子もそのために十分でないのならば
、テストすべき回路部分へのデータの入力もスキャンレジスタチェーンを介して
行うことができる。このような（すでに詳しく説明した）テストは、各集積回路
ごとに確実に実行することができ、任意の集積回路の任意の回路部分を僅かな手
間ないしはコストでどのような場合にも互いに無関係に別個にテストすることが
できる。
【００５９】 各回路部分間の既述のインタフェースを１つの回路部分における固定的な構成
部分とすれば、そのような回路部分を与えられた状況にそのつど整合させること
なく任意の集積回路において使用することができる。そのような回路部分は完全
な「コア (core)」または「マクロブロック (macro block)」である。
【図面の簡単な説明】
【図１】 集積回路の構造を示す図である。
【図２】 図１による集積回路のインタフェースユニットの構造を示す図である。
【図３】 複数の集積回路部分を備えた慣用の集積回路の構成を示す図である。
【手続補正書】特許協力条約第３４条補正の翻訳文提出書
【提出日】平成１２年４月２０日（２０００．４．２０）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ペーター ムーメンターラー ドイツ連邦共和国 ミュンヘン クラーゲ ンフルター シュトラーセ 37 Ｆターム(参考） 2G132 AA00 AA15 AC03 AC05 AC14 AC15 AK11 AK23 AL09

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 共働する２つまたはそれ以上の回路部分（１，２）を備えた
    集積回路において、 回路部分は、少なくとも１つのスキャンレジスタチェーンを有するインタフェ
    ースを介して互いに接続されており、 前記少なくとも１つのスキャンレジスタチェーンは、該スキャンレジスタチェ
    ーンへのデータの入力が選択的に、複数の回路部分のうち１つの回路部分の出力
    端子を介して、または集積回路の入力端子および／または出力端子を介して行わ
    れるように構成されており、および／または、スキャンレジスタチェーンからの
    データの送出が選択的に、複数の回路部分のうち１つの回路部分の入力端子へ、
    または集積回路の入力端子および／または出力端子へ行われるように構成されて
    いることを特徴とする、 共働する２つまたはそれ以上の回路部分を備えた集積回路。
  2. 【請求項２】 前記インタフェースは複数のインタフェースユニット（３１
    ，４１）から成り、第１の回路部分（１）と第２の回路部分（２）との間の各接
    続ごとに１つのインタフェースユニットが設けられている、請求項１記載の集積
    回路。
  3. 【請求項３】 インタフェースユニット（３１，４１）はそれぞれ１つのレ
    ジスタ（Ｒ）を有しており、すべてのインタフェースユニットにおけるレジスタ
    が結線されて、少なくとも１つのスキャンレジスタチェーンが形成されている、
    請求項２記載の集積回路。
  4. 【請求項４】 第１の回路部分および／または第２の回路部分の入力端子に
    前置接続されたインタフェースユニットはマルチプレクサを有しており、該マル
    チプレクサによって選択的に、通常動作中に集積回路へ供給される信号または別
    の信号が、対応づけられた入力端子へ通されるよう切り替えられる、請求項２ま
    たは３記載の集積回路。
  5. 【請求項５】 前記別の信号は、該当するインタフェースユニット（３１，
    ４１）のレジスタ（Ｒ）の出力信号である、請求項４記載の集積回路。
  6. 【請求項６】 前記別の信号は、集積回路の入力端子および／または出力端
    子を介して入力される信号である、請求項４または５記載の集積回路。
  7. 【請求項７】 前記の少なくとも１つのスキャンレジスタチェーンは、パラ
    レルに入力されるデータのシーケンスがシグネチャ解析を受けるように設計され
    ている、請求項１から６のいずれか１項記載の集積回路。
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