JP2002510855A - 寄生キャパシタンスを低減したキャパシタを含む電圧ブースト回路 - Google Patents
寄生キャパシタンスを低減したキャパシタを含む電圧ブースト回路Info
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Abstract
(57)【要約】
主キャパシタと寄生キャパシタを含む集積回路用のキャパシタ構造であって、第１導電型の基板２０００と、第１誘電体層２０４０と、該第１誘電体層２０４０上に設けられた第１導電層２０１０であって、該主キャパシタの第１プレートと該寄生キャパシタの第１プレートとを形成する該第１導電層２０１０と、該第１導電層２０１０上に設けられた第２誘電体層２０２０と、該第２誘電体層２０２０上に設けられた第２導電層２０３０であって、該主キャパシタの第２プレートを形成する該第２導電層２０３０とを含み、該キャパシタ構造が、更に、該第１導電型と反対の第２導電型である該基板２０００中に設けられたウエルを含み、該第１誘電体層２０４０が該ウエル２１００上に設けられ、該ウエル２１００が該寄生キャパシタの第２プレートを形成し、更に該基板２０００とともに接合キャパシタを形成し、該構成は、該寄生キャパシタと該接合キャパシタとが互いに直列となり、かつ該主キャパシタと直列となり、浮遊キャパシタンスを低減したことを特徴とするキャパシタ。
Description
【０００１】 本発明はキャパシタ構造、そのような構造を用いた電圧ブースト回路（電圧上
昇回路）、更に、かかる電圧ブースト回路の、吸入器、移動電話、ポータブルコ
ンピュータへの応用に関する。
昇回路）、更に、かかる電圧ブースト回路の、吸入器、移動電話、ポータブルコ
ンピュータへの応用に関する。
【０００２】 集積回路中に形成されるキャパシタの共通の問題は、キャパシタのプレートと
他の導体との間の浮遊キャパシタンス（浮遊容量）である。この浮遊キャパシタ
ンスは低減されるのが好ましい。
他の導体との間の浮遊キャパシタンス（浮遊容量）である。この浮遊キャパシタ
ンスは低減されるのが好ましい。
【０００３】 それ故に、本発明は、主キャパシタと寄生キャパシタを含む集積回路用のキャ
パシタ構造であって、第１導電型の基板と、第１誘電体層と、該第１誘電体層上
に設けられた第１導電層であって、該主キャパシタの第１プレートと該寄生キャ
パシタの第１プレートとを形成する該第１導電層と、該第１導電層上に設けられ
た第２誘電体層と、該第２誘電体層上に設けられた第２導電層であって、該主キ
ャパシタの第２プレートを形成する該第２導電層とを含み、該キャパシタ構造が
、更に、該第１導電型と反対の第２導電型である該基板中に設けられたウエルを
含み、該第１誘電体層が該ウエル上に設けられ、該ウエルが該寄生キャパシタの
第２プレートを形成し、更に該基板とともに接合キャパシタを形成し、該構成は
、該寄生キャパシタと該接合キャパシタとが互いに直列となり、かつ該主キャパ
シタと直列となり、浮遊キャパシタンスを低減したことを特徴とするキャパシタ
を提供するものである。
パシタ構造であって、第１導電型の基板と、第１誘電体層と、該第１誘電体層上
に設けられた第１導電層であって、該主キャパシタの第１プレートと該寄生キャ
パシタの第１プレートとを形成する該第１導電層と、該第１導電層上に設けられ
た第２誘電体層と、該第２誘電体層上に設けられた第２導電層であって、該主キ
ャパシタの第２プレートを形成する該第２導電層とを含み、該キャパシタ構造が
、更に、該第１導電型と反対の第２導電型である該基板中に設けられたウエルを
含み、該第１誘電体層が該ウエル上に設けられ、該ウエルが該寄生キャパシタの
第２プレートを形成し、更に該基板とともに接合キャパシタを形成し、該構成は
、該寄生キャパシタと該接合キャパシタとが互いに直列となり、かつ該主キャパ
シタと直列となり、浮遊キャパシタンスを低減したことを特徴とするキャパシタ
を提供するものである。
【０００４】 本発明は、また、電圧源をブーストする方法であって、上述のキャパシタ構造
を準備する工程と、上記主キャパシタの上記第１プレートを、該主キャパシタの
上記第２プレートに比較して充電する工程と、続いて、該第２プレートを、該第
１プレートに比較して充電し、該第１プレートにブーストされた電圧を供給する
工程とを含む方法を提供するものでもある。
を準備する工程と、上記主キャパシタの上記第１プレートを、該主キャパシタの
上記第２プレートに比較して充電する工程と、続いて、該第２プレートを、該第
１プレートに比較して充電し、該第１プレートにブーストされた電圧を供給する
工程とを含む方法を提供するものでもある。
【０００５】 本発明は、更に、電圧ブースト回路であって、上述のキャパシタ構造と、第１
モード及び第２モードで操作するために形成された充電手段と、ブーストされた
電圧を提供する出力ノードとを含み、操作の第１モードで、主キャパシタの第１
プレートが第１電圧に接続され、該主キャパシタの第２プレートが第２電圧に接
続され、操作の第２モードで、該第１プレートが第２電圧に接続され、該第２プ
レートが出力ノードに接続される電圧ブースト回路を提供するものでもある。
モード及び第２モードで操作するために形成された充電手段と、ブーストされた
電圧を提供する出力ノードとを含み、操作の第１モードで、主キャパシタの第１
プレートが第１電圧に接続され、該主キャパシタの第２プレートが第２電圧に接
続され、操作の第２モードで、該第１プレートが第２電圧に接続され、該第２プ
レートが出力ノードに接続される電圧ブースト回路を提供するものでもある。
【０００６】 本発明の好ましい具体例について、添付した図面を単に例示としながら、以下
に説明する。
に説明する。
【０００７】 図１に、電圧ブースタ３００が示されている。電圧ブースタ３００は、１．５
Ｖの供給電圧Ｖｄｄに接続され、出力ノードにおいて３Ｖの電圧Ｖ３０を形成す
る。電圧ブースタ３００は、入力クロック信号２０１を出力信号３１１、３１３
、３１５及び３１７に変換するロジック回路３１０を有する。クロック信号２０
７は、図３に示される。それはパルス信号であり、通常は低いが、２８μｓの周
期に対して概ね２から３μｓの高いパルスを有する（周波数では３３ｋＨｚ）。
Ｖの供給電圧Ｖｄｄに接続され、出力ノードにおいて３Ｖの電圧Ｖ３０を形成す
る。電圧ブースタ３００は、入力クロック信号２０１を出力信号３１１、３１３
、３１５及び３１７に変換するロジック回路３１０を有する。クロック信号２０
７は、図３に示される。それはパルス信号であり、通常は低いが、２８μｓの周
期に対して概ね２から３μｓの高いパルスを有する（周波数では３３ｋＨｚ）。
【０００８】 信号３１１、３１３は、同期したクロック信号である。信号３１５、３１７は
、信号３１１、３１３とは逆位相の、同期したクロック信号である。クロック信
号３１１〜３１７の周波数は、入力クロック信号２０１と同じである。
、信号３１１、３１３とは逆位相の、同期したクロック信号である。クロック信
号３１１〜３１７の周波数は、入力クロック信号２０１と同じである。
【０００９】 回路構成３１０は、信号３１５、３１７が、信号３１１、３１３に重ならない
ことを保証する。ｐチャネル電界効果トランジスタ３２２が、正の電圧供給とキ
ャパシタ３４０の第１プレート３４１との間にスイッチとして接続される。ｐチ
ャネルトランジスタ３２２のゲートは、出力信号３１３を受ける。キャパシタ３
４０の第１プレート３４１は、また、スイッチとして働くｎチャネルトランジス
タ３３０を介してグランドに接続される。ｎチャネルトランジスタ３３０のゲー
トは、信号３１７に接続されている。キャパシタ３４０の第２プレート３４２は
、スイッチとして働くｐチャネルトランジスタ３３２を介して正の電圧Ｖｄｄに
接続される。ｐチャネルトランジスタ３３２のゲートは、信号３１５に接続され
る。キャパシタの第２プレート３４２は、また、スイッチとして働くｐチャネル
トランジスタ３２０を介して、電圧ブースタ３００の出力ノード３６０に接続さ
れる。ｐチャネルトランジスタ３２０のゲートは、信号３１１に接続される。ブ
ースタ回路３００の出力ノード３６０は、キャパシタ３５０を介してグランドに
接続される。出力ノード３６０は、出力信号３０１を提供する。
ことを保証する。ｐチャネル電界効果トランジスタ３２２が、正の電圧供給とキ
ャパシタ３４０の第１プレート３４１との間にスイッチとして接続される。ｐチ
ャネルトランジスタ３２２のゲートは、出力信号３１３を受ける。キャパシタ３
４０の第１プレート３４１は、また、スイッチとして働くｎチャネルトランジス
タ３３０を介してグランドに接続される。ｎチャネルトランジスタ３３０のゲー
トは、信号３１７に接続されている。キャパシタ３４０の第２プレート３４２は
、スイッチとして働くｐチャネルトランジスタ３３２を介して正の電圧Ｖｄｄに
接続される。ｐチャネルトランジスタ３３２のゲートは、信号３１５に接続され
る。キャパシタの第２プレート３４２は、また、スイッチとして働くｐチャネル
トランジスタ３２０を介して、電圧ブースタ３００の出力ノード３６０に接続さ
れる。ｐチャネルトランジスタ３２０のゲートは、信号３１１に接続される。ブ
ースタ回路３００の出力ノード３６０は、キャパシタ３５０を介してグランドに
接続される。出力ノード３６０は、出力信号３０１を提供する。
【００１０】 操作の第１段階では、トランジスタ３３２、３３０が同期した信号３１５、３
１７により、スイッチがオンとなる。トランジスタ３２２、３２０は、同期信号
３１１、３１３により、同時にスイッチがオフとなる。この操作の段階の間に、
キャパシタ３４０の第２プレート３４２が充電され、第１プレート３４１に対し
て正のポテンシャルとなる。
１７により、スイッチがオンとなる。トランジスタ３２２、３２０は、同期信号
３１１、３１３により、同時にスイッチがオフとなる。この操作の段階の間に、
キャパシタ３４０の第２プレート３４２が充電され、第１プレート３４１に対し
て正のポテンシャルとなる。
【００１１】 操作の第２段階の間に、トランジスタ３３２、３３０が、同期した信号３１５
、３１７によりスイッチがオフとなり、トランジスタ３２２、３２０が、同期し
た信号３１１、３１３により同時にスイッチがオンとなる。この操作の段階で、
キャパシタ３４０の第１プレート３４１は、おおよそ電圧Ｖｄｄに上昇する。か
かる電圧Ｖｄｄは、キャパシタ３４０の第２プレート３４２の電圧を上昇させ、
電圧Ｖｄｄのおおよそ２倍にする。トランジスタ３２０は、キャパシタ３４０の
第２プレートのこのように上昇された電圧が、ブースタ回路３００からの出力信
号３０１として出力ノード３６０に現れることを許容する。出力信号３０１は、
同時に、キャパシタ３５０を充電する。この操作の段階が終了し、第１の段階が
再度始まった場合、トランジスタ３２０のスイッチがオフとなり、ブーストされ
た電圧値に充電されたキャパシタ３５０を分離する。ブーストされた電圧値Ｖ３
０は、それ故に、出力ノード３６０で連続して存在する。
、３１７によりスイッチがオフとなり、トランジスタ３２２、３２０が、同期し
た信号３１１、３１３により同時にスイッチがオンとなる。この操作の段階で、
キャパシタ３４０の第１プレート３４１は、おおよそ電圧Ｖｄｄに上昇する。か
かる電圧Ｖｄｄは、キャパシタ３４０の第２プレート３４２の電圧を上昇させ、
電圧Ｖｄｄのおおよそ２倍にする。トランジスタ３２０は、キャパシタ３４０の
第２プレートのこのように上昇された電圧が、ブースタ回路３００からの出力信
号３０１として出力ノード３６０に現れることを許容する。出力信号３０１は、
同時に、キャパシタ３５０を充電する。この操作の段階が終了し、第１の段階が
再度始まった場合、トランジスタ３２０のスイッチがオフとなり、ブーストされ
た電圧値に充電されたキャパシタ３５０を分離する。ブーストされた電圧値Ｖ３
０は、それ故に、出力ノード３６０で連続して存在する。
【００１２】 キャパシタ３４０は、図２ａ、２ｂ、２ｃ及び２ｄに更に詳細に示されている
。従来のキャパシタが、図２ａに示され、その等価回路が図２ｂに示されている
。キャパシタは、ｐドープされたシリコン基板２０００上に形成されている。誘
電体層２０４０は、ポリシリコン２０１０の層から形成されたキャパシタ３４１
の第１プレートを、基板２０００から分離する。薄い誘電体層２０２０が、第２
のポリシリコン層２０３０から形成された第２のキャパシタプレート３４２を、
第１のポリシリコン層２０１０から分離する。図２ｂに示すように、Ｃｐの値を
有する寄生キャパシタ２００２が、キャパシタの第１プレートとグランドされた
シリコン基板２０００との間に形成される。ブーストされた回路３００の操作中
に、この寄生容量は、電力損失を招く。
。従来のキャパシタが、図２ａに示され、その等価回路が図２ｂに示されている
。キャパシタは、ｐドープされたシリコン基板２０００上に形成されている。誘
電体層２０４０は、ポリシリコン２０１０の層から形成されたキャパシタ３４１
の第１プレートを、基板２０００から分離する。薄い誘電体層２０２０が、第２
のポリシリコン層２０３０から形成された第２のキャパシタプレート３４２を、
第１のポリシリコン層２０１０から分離する。図２ｂに示すように、Ｃｐの値を
有する寄生キャパシタ２００２が、キャパシタの第１プレートとグランドされた
シリコン基板２０００との間に形成される。ブーストされた回路３００の操作中
に、この寄生容量は、電力損失を招く。
【００１３】 図２ｃに示されたキャパシタは、電力損失を低減するように工夫され、ブース
ト回路３００中での、キャパシタ３４０としての特別な適用を見出す。図２ｃに
示すように、キャパシタ構造は、ｎ型ウエル２１００が、ｐ型基板２０００中に
形成されている点で、図２ａと異なっている。層２０４０、２０１０、２０２０
及び２０３０が、ウエル２１００上に形成されている。この例では、それらの層
は、ウエルの寸法を超えては延びていない。ｎ型ウエルは、ｐ型基板と共に、逆
バイアスされたｐｎ接合ダイオードを形成する。そのようなダイオードは、低い
容量（キャパシタンス）を有する。
ト回路３００中での、キャパシタ３４０としての特別な適用を見出す。図２ｃに
示すように、キャパシタ構造は、ｎ型ウエル２１００が、ｐ型基板２０００中に
形成されている点で、図２ａと異なっている。層２０４０、２０１０、２０２０
及び２０３０が、ウエル２１００上に形成されている。この例では、それらの層
は、ウエルの寸法を超えては延びていない。ｎ型ウエルは、ｐ型基板と共に、逆
バイアスされたｐｎ接合ダイオードを形成する。そのようなダイオードは、低い
容量（キャパシタンス）を有する。
【００１４】 図２ｄは、図２ｃに示された構造の模式的な等価回路を示す。ダイオードは、
小さな容量Ｃｄを有する小さなキャパシタ２００４を、容量Ｃｐを有する寄生キ
ャパシタ２００２’に直列に形成する。これは、第１プレート３４１とｎ型ウエ
ル２１００の間に形成される。キャパシタ２００２’と２００４を足した容量は
、Ｃｄよりも小さく、またＣｐよりも小さい。
小さな容量Ｃｄを有する小さなキャパシタ２００４を、容量Ｃｐを有する寄生キ
ャパシタ２００２’に直列に形成する。これは、第１プレート３４１とｎ型ウエ
ル２１００の間に形成される。キャパシタ２００２’と２００４を足した容量は
、Ｃｄよりも小さく、またＣｐよりも小さい。
【００１５】 最後に、本発明は、好ましい具体例として記載され、添付したクレームの範囲
内において、多くの異なった方法で変形できることは理解すべきである。
内において、多くの異なった方法で変形できることは理解すべきである。
【図１】 電圧ブースタ３００を示す。
【図２ａ】 第１キャパシタを示す。
【図２ｂ】 第１キャパシタを示す。
【図２ｃ】 第２キャパシタを示す。
【図２ｄ】 第２キャパシタを示す。
【図３】 出力信号２０１を示す。
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ， ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ Ｅ，ＬＳ，ＭＷ，ＳＤ，ＳＬ，ＳＺ，ＵＧ，ＺＷ)，Ｅ Ａ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ ，ＴＭ)，ＡＥ，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ，ＢＡ ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＵ， ＣＺ，ＤＥ，ＤＫ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＤ，Ｇ Ｅ，ＧＨ，ＧＭ，ＨＲ，ＨＵ，ＩＤ，ＩＬ，ＩＮ，ＩＳ ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ， ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，Ｍ Ｎ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ，ＴＭ， ＴＲ，ＴＴ，ＵＡ，ＵＧ，ＵＳ，ＵＺ，ＶＮ，ＹＵ，Ｚ Ａ，ＺＷ
Claims (12)
- 【請求項１】 主キャパシタと寄生キャパシタを含む集積回路用のキャパシ
タ構造であって、 第１導電型の基板２０００と、 第１誘電体層２０４０と、 該第１誘電体層２０４０上に設けられた第１導電層２０１０であって、該主キ
ャパシタの第１プレートと該寄生キャパシタの第１プレートとを形成する該第１
導電層２０１０と、 該第１導電層２０１０上に設けられた第２誘電体層２０２０と、 該第２誘電体層２０２０上に設けられた第２導電層２０３０であって、該主キ
ャパシタの第２プレートを形成する該第２導電層２０３０とを含み、 該キャパシタ構造が、更に、該第１導電型と反対の第２導電型である該基板２
０００中に設けられたウエルを含み、該第１誘電体層２０４０が該ウエル２１０
０上に設けられ、該ウエル２１００が該寄生キャパシタの第２プレートを形成し
、更に該基板２０００とともに接合キャパシタを形成し、該構成は、該寄生キャ
パシタと該接合キャパシタとが互いに直列となり、かつ該主キャパシタと直列と
なり、浮遊キャパシタンスを低減したことを特徴とするキャパシタ。 - 【請求項２】 上記第１導電型がｐ型であり、上記第２導電型がｎ型である
請求項１のキャパシタ。 - 【請求項３】 電圧源をブーストする方法であって、 請求項１又は２のキャパシタ構造を準備する工程と、 上記主キャパシタの上記第１プレートを、該主キャパシタの上記第２プレート
に比較して充電する工程と、 続いて、該第２プレートを、該第１プレートに比較して充電し、該第１プレー
トにブーストされた電圧を供給する工程とを含む方法。 - 【請求項４】 電圧ブースト回路であって、 請求項１又は２のキャパシタ構造と、 第１モード及び第２モードで操作するために形成された充電手段と、 ブーストされた電圧を提供する出力ノードとを含み、 操作の第１モードで、主キャパシタの第１プレートが第１電圧に接続され、該
主キャパシタの第２プレートが第２電圧に接続され、 操作の第２モードで、該第１プレートが第２電圧に接続され、該第２プレート
が出力ノードに接続される電圧ブースト回路。 - 【請求項５】 上記第１電圧がグランドであり、上記第２電圧が正の電圧で
ある請求項４の電圧ブースト回路。 - 【請求項６】 上記第１プレートが、第１スイッチを介して上記第２電圧に
接続され、第２スイッチを介して上記第１電圧に接続され、該第１スイッチ及び
該第２スイッチが逆位相で作動するように配置された請求項４又は５の電圧ブー
スト回路。 - 【請求項７】 上記第２プレートが、第３スイッチを介して上記出力ノード
に接続され、第４スイッチを介して上記第１電圧に接続され、該第３スイッチ及
び該第４スイッチが逆位相で作動する請求項４〜６のいずれかの電圧ブースト回
路。 - 【請求項８】 上記第１スイッチ及び上記第３スイッチがｐチャネルＦＥＴ
であり、上記第２スイッチ及び上記第４スイッチがｐ及びｎチャネルＦＥＴであ
る請求項６に従属した場合の請求項７の電圧ブースト回路。 - 【請求項９】 更に、上記出力ノードと上記第１電圧との間に接続された第
２キャパシタを含む請求項４〜８のいずれかの電圧ブースト回路。 - 【請求項１０】 請求項４〜９のいずれかの電圧ブースト回路を含む吸入器
。 - 【請求項１１】 請求項４〜９のいずれかの電圧ブースト回路を含む移動電
話。 - 【請求項１２】 請求項４〜９のいずれかの電圧ブースト回路を含むポータ
ブルコンピュータ。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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