JP2002507852A - Circuit device for reducing leakage current - Google Patents
Circuit device for reducing leakage currentInfo
- Publication number
- JP2002507852A JP2002507852A JP2000537311A JP2000537311A JP2002507852A JP 2002507852 A JP2002507852 A JP 2002507852A JP 2000537311 A JP2000537311 A JP 2000537311A JP 2000537311 A JP2000537311 A JP 2000537311A JP 2002507852 A JP2002507852 A JP 2002507852A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- circuit
- circuit device
- voltage
- switching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0016—Arrangements for reducing power consumption by using a control or a clock signal, e.g. in order to apply power supply
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Electronic Switches (AREA)
- Control Of Electrical Variables (AREA)
Abstract
(57)【要約】 本発明は使用電圧の低いトランジスタ（ＮＶトランジスタ）から成る回路部（２、３）を備えた回路装置に関する。回路部（２、３）のリーク電流を低減するために、この回路部は使用電圧の高いスイッチングトランジスタ（ＭＰ１、ＭＮ１）から成る挿入回路を介して給電電圧（ＶＤＤ、ＶＳＳ）に結合されている。ＨＶスイッチングトランジスタ（ＭＰ１、ＭＮ１）に対して並列にＮＶ制御トランジスタ（ＭＮＨ１、ＭＰＨ１）が接続されている。 (57) [Summary] The present invention relates to a circuit device including a circuit unit (2, 3) including a transistor (NV transistor) having a low working voltage. In order to reduce the leakage current of the circuit part (2, 3), this circuit part is coupled to the supply voltages (VDD, VSS) via an insertion circuit consisting of switching transistors (MP1, MN1) with a high working voltage. . The NV control transistors (MNH1, MPH1) are connected in parallel to the HV switching transistors (MP1, MN1).
Description
【０００１】 本発明は、使用電圧の低いトランジスタ（ＮＶトランジスタ）から成る回路部
を備えた回路装置に関する。The present invention relates to a circuit device including a circuit portion including a transistor (NV transistor) having a low operating voltage.
【０００２】 特にポータブル適用分野ではマイクロ電子回路装置の電流消費を低くすること
が望ましい。なぜなら所定のバッテリ容量またはアキュムレータ容量で作動時間
が相応に延長されるからである。電流消費の低減は例えば給電電圧の低減によっ
て達成されるが、これはＭＯＳトランジスタではスイッチング速度の低減につな
がる。低い電流消費と並んで同時にトランジスタの高いスイッチング速度も必要
とされるので、給電電圧に加えてトランジスタの使用電圧も低減しなければなら
ない。例えば１Ｖの給電電圧でトランジスタの必要とする使用電圧は典型的には
０．２Ｖ〜０．３Ｖであり（給電電圧の１／４の値に相応する）、対比して３．
３Ｖの給電電圧では約０．４Ｖ〜０．６Ｖの使用電圧である。ただしこのように
低い使用電圧はトランジスタの閉鎖時すなわちトランジスタが駆動されていない
ときにリーク電流をひどく上昇させ、これは特に回路装置の長い静止フェーズ（
スタンバイフェーズ）でバッテリないしアキュムレータへの負荷をもたらす。[0002] In portable applications in particular, it is desirable to reduce the current consumption of microelectronic circuit devices. This is because for a given battery capacity or accumulator capacity, the operating time is correspondingly extended. The reduction in current consumption is achieved, for example, by reducing the supply voltage, which in MOS transistors leads to a reduction in switching speed. Since a high switching speed of the transistor is required at the same time as the low current consumption, the operating voltage of the transistor in addition to the supply voltage must be reduced. For example, at a supply voltage of 1 V, the working voltage required by the transistors is typically 0.2 V to 0.3 V (corresponding to a value of 1/4 of the supply voltage), in contrast to 3.
At a supply voltage of 3 V, the working voltage is about 0.4 V to 0.6 V. However, such a low operating voltage causes a significant increase in the leakage current when the transistor is closed, i.e. when the transistor is not driven, which is particularly the case in the long static phase of the circuit arrangement (
In the standby phase), a load is applied to the battery or the accumulator.
【０００３】 回路装置の静止フェーズにおけるスタティックリーク電流を低減することので
きる種々の手段が提案されている。Various means have been proposed that can reduce the static leakage current in the quiescent phase of the circuit device.
【０００４】 例えば Shin'ichiro Mutoh et al., IEEE International Solid-State Circui
ts Conference, 1996 の168頁以降では、複数の使用電圧を有するトランジスタ を１つの回路装置内で使用する技術、いわゆるマルチ閾値電圧ＣＭＯＳトランジ
スタが提案されている。ここではマイクロ電子回路装置は高い使用電圧を有する
ＰＭＯＳトランジスタおよび／またはＮＭＯＳトランジスタを介して給電電圧Ｖ
ＤＤ、ＶＳＳに接続されている。アクティブな状態でこれらのトランジスタが駆
動され（ＶＤＤのゲート電圧がＮＭＯＳトランジスタに印加され、ＶＳＳのゲー
ト電圧がＰＭＯＳトランジスタに印加される）、局所的な給電線路ＶＤＤＬ、Ｖ
ＳＳＬがＶＤＤ、ＶＳＳに置かれる。スタンバイモードではトランジスタは閉鎖
され（ＶＳＳのゲート電圧がＮＭＯＳトランジスタに印加され、ＶＤＤのゲート
電圧がＰＭＯＳトランジスタに印加される）、電流消費はスイッチングトランジ
スタの使用電圧が高いために低減されて、リーク電流は低下する。[0004] For example, Shin'ichiro Mutoh et al., IEEE International Solid-State Circui
From ts Conference, 1996, p. 168 et seq., a technique of using transistors having a plurality of working voltages in one circuit device, that is, a so-called multi-threshold voltage CMOS transistor is proposed. Here, the microelectronic circuit device is connected via a PMOS transistor and / or an NMOS transistor with a high working voltage to a supply voltage V
DD, VSS. In an active state, these transistors are driven (gate voltage of VDD is applied to the NMOS transistor and gate voltage of VSS is applied to the PMOS transistor), and the local power supply lines VDDL, VDL
SSL is placed at VDD, VSS. In the standby mode, the transistor is closed (the gate voltage of VSS is applied to the NMOS transistor, and the gate voltage of VDD is applied to the PMOS transistor), and the current consumption is reduced due to the high working voltage of the switching transistor, and the leakage current is reduced. Drops.
【０００５】 ただしメモリ形回路部が情報を有するためには、更なる防護処置を講じなけれ
ばならない。高電圧のスイッチングトランジスタが閉鎖されると、回路装置のＮ
Ｖトランジスタすなわち使用電圧の低いトランジスタの高いリーク電流が所定の
期間後に回路装置内の全ての電圧に同化してしまい、これにより回路部内の記憶
素子の情報が失われる。情報の損失を回避する手段は、メモリ形回路部内で高い
使用電圧を有するトランジスタを使用することである。ただしメモリ形回路部の
適応のために基本的に新しい回路を設計する必要がある。[0005] However, in order for the memory type circuit unit to have information, further protective measures must be taken. When the high-voltage switching transistor is closed, the N
The high leakage current of the V transistor, that is, the transistor having a low operating voltage, is assimilated to all the voltages in the circuit device after a predetermined period, thereby losing the information of the storage element in the circuit section. A means of avoiding information loss is to use a transistor having a high working voltage in the memory type circuit. However, it is basically necessary to design a new circuit for adapting the memory type circuit.
【０００６】 静止フェーズにおけるスタティックリーク電流の電流消費を低減する別の手段
は、ウェル電位および基板電位をバイアスして効率的に使用電圧を高めることで
ある。この手段は“逆バイアス”の呼称で知られ、例えば Tadahiro Kuroda et
al., IEEE International Solid-State Circuits Conference, 1996 の166頁以 降に記載されている。スタンバイフェーズ中はウェルは給電電圧ＶＤＤよりも高
い電圧へ高められ、基板電位は給電電圧ＶＳＳよりも低い値へ低下する。これに
よりＰＭＯＳトランジスタないしＮＭＯＳトランジスタの使用電圧が高くなり、
相応してリーク電流が低くなる。しかしこの手段の欠点として、２つの別の電圧
が必要となり、さらにスタンバイフェーズの持続時間とは無関係につねに同じス
イッチングエネルギが基板およびウェルのチャージ切り換えのために必要となる
ことが挙げられる。回路部のみが不活性にされる場合、ウェル内に存在するトラ
ンジスタ（ｎ型ウェルプロセスではこれはＰＭＯＳトランジスタである）の使用
電圧しか制御できず、基板電位は全ての回路部に対して等しくなる。[0006] Another means for reducing the current consumption of the static leakage current in the quiescent phase is to increase the working voltage efficiently by biasing the well potential and the substrate potential. This means is known by the term "reverse bias", for example, Tadahiro Kuroda et
al., IEEE International Solid-State Circuits Conference, 1996, pages 166 et seq. During the standby phase, the well is raised to a voltage higher than the power supply voltage VDD, and the substrate potential falls to a value lower than the power supply voltage VSS. This increases the operating voltage of the PMOS transistor or the NMOS transistor,
The leakage current is correspondingly lower. However, the disadvantage of this measure is that two separate voltages are required, and that the same switching energy is always required for switching the charge of the substrate and the well, irrespective of the duration of the standby phase. When only the circuit portion is made inactive, only the working voltage of the transistor existing in the well (in an n-type well process, this is a PMOS transistor) can be controlled, and the substrate potential becomes equal for all the circuit portions. .
【０００７】 ドイツ連邦共和国特許出願公開第１９５１５４１７号明細書から、パワーＭＯ
ＳＦＥＴを制御する回路装置が公知である。この装置では制御ＩＣが制御可能な
スイッチを介して給電電圧に接続されており、この制御ＩＣはパワーＭＯＳＦＥ
Ｔが遮断される際に制御可能なスイッチを介してオン接続される。これにより制
御ＩＣによる静止時電流の大きな低減が達成される。From German Patent Application DE 195 15 417 A1 a power MO
Circuit devices for controlling SFETs are known. In this device, a control IC is connected to a power supply voltage via a controllable switch.
When T is shut off, it is turned on via a controllable switch. Thereby, a large reduction in the quiescent current by the control IC is achieved.
【０００８】 本発明の課題は、マイクロ電子回路装置を特にポータブルの適用分野のために
低い電流消費で提供することである。ここで僅かな電流消費とともに同時にトラ
ンジスタの高いスイッチング速度を保証し、回路部のうち駆動されていない閉鎖
されたトランジスタでのリーク電流を低減し、ひいてはバッテリ容量ないしアキ
ュムレータ容量への負荷を特に回路装置での長い静止フェーズにおいても回避で
きるようにする。It is an object of the present invention to provide a microelectronic circuit device with low current consumption, especially for portable applications. Here, with a low current consumption, at the same time a high switching speed of the transistor is ensured, the leakage current in the unactivated closed transistor of the circuit part is reduced, and the load on the battery capacity or the accumulator capacity is thus reduced, especially in the circuit arrangement. To avoid even long stationary phases.
【０００９】 この課題は請求項１に記載の回路装置により解決される。This problem is solved by a circuit device according to claim 1.
【００１０】 本発明によれば、回路部は使用電圧の高いスイッチングトランジスタ（ＨＶト
ランジスタ）の挿入回路を介して給電電圧ＶＤＤ、ＶＳＳに結合されており、Ｈ
Ｖスイッチングトランジスタに対して並列にＮＶ制御トランジスタが接続されて
いる。According to the present invention, the circuit section is coupled to the power supply voltages VDD and VSS via an insertion circuit of a switching transistor (HV transistor) having a high working voltage.
An NV control transistor is connected in parallel with the V switching transistor.
【００１１】 本発明によれば、高い使用電圧を有するトランジスタと低い使用電圧を有する
トランジスタとを使用することにより、低い使用電圧のトランジスタ（ＮＶトラ
ンジスタ）から成る回路ないし回路部のリーク電流の低減が可能となる。ここで
本発明の手段は従来周知の手段に比べて次の利点を有する。すなわち ａ）回路部の記憶素子でのデータの取得が保証され、その際にメモリ形回路部で
の防護手段が必要なく、また ｂ）複数の給電電圧および／または給電電圧制御回路を必要としない 利点を有する。According to the present invention, by using a transistor having a high operating voltage and a transistor having a low operating voltage, it is possible to reduce a leakage current of a circuit or a circuit portion including a transistor having a low operating voltage (NV transistor). It becomes possible. Here, the means of the present invention has the following advantages over conventionally known means. That is, a) acquisition of data in the storage element of the circuit section is guaranteed, and in this case, no protective means is required in the memory-type circuit section; and b) a plurality of supply voltages and / or supply voltage control circuits are not required. Has advantages.
【００１２】 アクティブモードからスタンバイモードへの切り換えはここではディジタル制
御信号により行われる。この場合本発明の手段は有利には回路部自体に対しても
適用可能である。Switching from the active mode to the standby mode is performed by a digital control signal here. In this case, the measures of the invention are advantageously applicable to the circuit part itself.
【００１３】 本発明の別の有利な実施形態は従属請求項から得られる。[0013] Further advantageous embodiments of the invention result from the dependent claims.
【００１４】 以下に本発明を図示された実施例に則して詳細に説明する。個々の図には次の
概略図が示されている。Hereinafter, the present invention will be described in detail with reference to the illustrated embodiments. The following schematic diagrams are shown in the individual figures.
【００１５】 図１のＡには本発明の回路装置の第１の実施例が示されている。図１のＢには
本発明の回路装置の第１の実施例の給電電圧ＶＤＤＬの時間的な曲線特性が概略
的に示されている。図２のＡには本発明の回路装置の第２の実施例が示されてい
る。図２のＢには本発明の回路装置の第２の実施例の給電電圧ＶＤＤＬ、ＶＳＳ
Ｌの時間的な曲線特性が概略的に示されている。図３のＡには本発明の回路装置
の第３の実施例が示されている。図３のＢには本発明の回路装置の第３の実施例
の給電電圧ＶＤＤＬ、ＶＳＳＬの時間的な曲線特性が概略的に示されている。図
４のＡには本発明の回路装置の第４の実施例が示されている。図４のＢには本発
明の回路装置の第４の実施例の給電電圧ＶＤＤＬ、ＶＳＳＬの時間的な曲線特性
が概略的に示されている。図５のＡには本発明の回路装置の第５の実施例が示さ
れている。図５のＢには本発明の回路装置の第５の実施例の給電電圧ＶＤＤＬ、
ＶＳＳＬの時間的な曲線特性が概略的に示されている。図６には給電電圧Ｖｄｓ
に対するＰＭＯＳリーク電流の曲線特性が概略的に示されている。FIG. 1A shows a first embodiment of the circuit device of the present invention. FIG. 1B schematically shows a temporal curve characteristic of the supply voltage VDDL of the first embodiment of the circuit device of the present invention. FIG. 2A shows a second embodiment of the circuit device of the present invention. FIG. 2B shows the power supply voltages VDDL and VSS of the second embodiment of the circuit device of the present invention.
The temporal curve characteristic of L is shown schematically. FIG. 3A shows a third embodiment of the circuit device of the present invention. FIG. 3B schematically shows the temporal curve characteristics of the supply voltages VDDL and VSSL in the third embodiment of the circuit device according to the present invention. FIG. 4A shows a fourth embodiment of the circuit device of the present invention. FIG. 4B schematically shows the temporal curve characteristics of the supply voltages VDDL and VSSL in the fourth embodiment of the circuit device according to the present invention. FIG. 5A shows a fifth embodiment of the circuit device of the present invention. FIG. 5B shows the power supply voltage VDDL of the fifth embodiment of the circuit device of the present invention,
The time curve characteristics of VSSL are schematically shown. FIG. 6 shows the power supply voltage Vds.
, The curve characteristics of the PMOS leakage current with respect to are shown schematically.
【００１６】 以下に図に則して説明する本発明の実施例では、同じ回路構成素子には同じ参
照番号が付されている。以下高い使用電圧を有するトランジスタ（すなわち約０
．４Ｖ〜約０．６Ｖの閾値電圧Ｖｔｈを有するトランジスタ）を高閾値電圧トラ
ンジスタすなわちＨＶトランジスタと称し、低い使用電圧を有するトランジスタ
を低閾値電圧トランジスタすなわちＮＶトランジスタと称する。図示の実施例で
は例としてシミュレーションに基づいて検査された回路の概略図が示されており
、ここではメモリ形の回路部およびコンビネーション形の回路部がそれぞれ統合
的にブロック回路として示されている。これらの回路部は局所的な給電電圧線路
ＶＤＤＬおよび／またはＶＳＳＬに接続されている。前述のブロックとして統合
されたメモリ形およびコンビネーション形回路部内のトランジスタは全て０．２
５Ｖまでの低い使用電圧、すなわちＮＭＯＳトランジスタに対するｌｏｗＶｔｈ
ｎ、およびＰＭＯＳトランジスタに対するｌｏｗＶｔｈｐを有する。スイッチン
グトランジスタに対しては０．５Ｖまでの使用電圧ｈｉｇｈＶｔｈｎ、ｈｉｇｈ
Ｖｔｈｐを有するＨＶトランジスタが使用される。In the embodiments of the present invention described below with reference to the drawings, the same circuit components are denoted by the same reference numerals. The transistor having a higher working voltage (ie, about 0
. A transistor having a threshold voltage Vth of 4 V to about 0.6 V) is called a high threshold voltage transistor, that is, an HV transistor, and a transistor having a low working voltage is called a low threshold voltage transistor, that is, an NV transistor. In the exemplary embodiment shown, a schematic diagram of a circuit which has been tested based on a simulation is shown by way of example, in which the circuit part of the memory type and the circuit part of the combination type are each shown as a block circuit in an integrated manner. These circuits are connected to local supply voltage lines VDDL and / or VSSL. All the transistors in the memory type and combination type circuit unit integrated as the above-mentioned block are 0.2
Low working voltage up to 5V, ie low Vth for NMOS transistors
n, and lowVthp for the PMOS transistor. Use voltage highVthn, high up to 0.5 V for the switching transistor
An HV transistor having Vthp is used.
【００１７】 各実施例について示されたＶＤＤＬ、ＶＳＳＬの電圧特性では、アクティブフ
ェーズが０．５μｓまであり、その後スタンバイフェーズが開始されてこれが６
５μＳの時点まで続く。これに続いて更なるアクティブフェーズが開始される。In the voltage characteristics of VDDL and VSSL shown in each embodiment, the active phase is up to 0.5 μs, and then the standby phase is started.
Continue until 5 μS. Following this, a further active phase is started.
【００１８】 実施例全体では次の端子は統一して次のように表される。In the entire embodiment, the following terminals are unified and expressed as follows.
【００１９】 １ 回路ブロック ２ メモリ形回路部 ３ コンビネーション形回路部 ４ データ入力側ｄａｔａｉｎ ５ クロック入力側ｃｌｏｃｋ ６ コンビネーション形回路部３の出力側 ７、１１ 基板の高電圧 ８、１２ ウェル電圧 ９、１３ 基板の低電圧 １０、１４ 基板電圧 １５ メモリ形回路部２のデータ出力側 １６ コンビネーション形回路部３の入力側 １７、１８ 制御信号、スイッチングトランジスタ ＭＰ１、ＭＮ１ 高い使用電圧のスイッチングトランジスタ（ＨＶトランジス
タ） ＭＮＨ１、ＭＰＨ１ 低い使用電圧の制御トランジスタ（ＮＶトランジスタ） 図１のＡの実施例では、本発明の回路装置内にＰＭＯＳ型のＨＶスイッチング
トランジスタＭＰ１に対して並列にＮＭＯＳ型のＮＶトランジスタＭＮＨ１が接
続されている。このＮＶトランジスタのゲート１９は大域的な給電電圧ＶＤＤに
よって駆動される。ＮＶトランジスタＭＮＨ１はしたがってＨＶスイッチングト
ランジスタＭＰ１に対して反対の極性で並列接続されたダイオードである。回路
装置のアクティブな状態ではトランジスタＭＰ１は導通し、局所的な給電電圧線
路ＶＤＤＬは給電電圧ＶＤＤに置かれる。トランジスタＭＰ１が閉鎖されると、
ブロック１の回路部２、３のＮＶトランジスタの比較的高いリーク電流のために
ＶＤＤＬの電位が低下する（図１のＢを参照）。電位がＶＤＤＬから値ＶＤＤ−
ｌｏｗＶｔｈｎ＊へ達すると、トランジスタＭＮＨ１は電流を導通しはじめる。
これにより電位ＶＤＤＬはこの値に維持され、メモリ形回路部２はデータを保持
することができる。値ｌｏｗＶｔｈｎ＊は基板の制御効果によって高められたＮ
Ｖトランジスタの使用電圧である。なぜなら基板はトランジスタＭＮＨ１のソー
スノードよりも低い電位にあるからである。Reference Signs List 1 circuit block 2 memory type circuit unit 3 combination type circuit unit 4 data input side data 5 clock input side clock 6 output side of combination type circuit unit 3 7,11 high voltage of substrate 8,12 well voltage 9,13 Low voltage of substrate 10, 14 Substrate voltage 15 Data output side of memory type circuit unit 16 Input side of combination type circuit unit 3, 17, 18 Control signal, switching transistor MP1, MN1 High use voltage switching transistor (HV transistor) MNH1 , MPH1 A control transistor (NV transistor) having a low working voltage In the embodiment of FIG. 1A, an NMOS NV transistor MNH1 is connected in parallel with a PMOS HV switching transistor MP1 in the circuit device of the present invention. I have. The gate 19 of this NV transistor is driven by the global supply voltage VDD. The NV transistor MNH1 is thus a diode connected in parallel with the opposite polarity to the HV switching transistor MP1. In the active state of the circuit arrangement, the transistor MP1 conducts and the local supply voltage line VDDL is placed at the supply voltage VDD. When the transistor MP1 is closed,
The potential of VDDL decreases due to the relatively high leakage current of the NV transistors of the circuit units 2 and 3 of the block 1 (see FIG. 1B). The potential is changed from VDDL to the value VDD−
When low Vthn * is reached, transistor MNH1 starts conducting current.
As a result, the potential VDDL is maintained at this value, and the memory type circuit unit 2 can hold data. The value lowVthn * is increased by the control effect of the substrate.
This is the operating voltage of the V transistor. This is because the substrate is at a lower potential than the source node of the transistor MNH1.
【００２０】 リーク電流の低減はドレインソース電圧への依存性から達成される。この状態
は図６に測定結果に基づいて示されており、ここでは右方へ向かってソースドレ
イン電圧Ｖｄｓが示されており、上方へ向かってＰＭＯＳリーク電流（使用電圧
Ｖｔｈ＝０．２Ｖ）が示されている。ソースドレイン電圧Ｖｄｓが例えば１Ｖか
ら０．５Ｖへ低減されると、リーク電流は約７０％低下する。これはブロック１
の給電電圧が所定の（１Ｖの）動作状態におけるリーク電流を送出せず、１／３
に低減されたリーク電流しか送出しないことを意味する。ドレインソース電圧Ｖ
ｄｓがさらに低くなれば、より大きな低減が可能となる。The reduction of the leakage current is achieved from the dependence on the drain-source voltage. This state is shown in FIG. 6 based on the measurement result. Here, the source drain voltage Vds is shown toward the right, and the PMOS leak current (operating voltage Vth = 0.2 V) is shown upward. It is shown. When the source / drain voltage Vds is reduced from 1 V to 0.5 V, for example, the leak current is reduced by about 70%. This is block 1
Does not send out the leakage current in the predetermined (1 V) operating state,
Means that only a reduced leakage current is transmitted. Drain-source voltage V
If ds is further reduced, a greater reduction is possible.
【００２１】 図２のＡの第２の実施例による回路装置では、回路装置内部でウェル電位が給
電電圧ＶＤＤＬから分離されてＶＤＤに接続されており、Ｖｄｓ依存性を越える
更なるリーク電流の低減が可能となる。図２のＡの回路装置のアクティブな状態
ではトランジスタＭＰ１、ＭＮ１が導通し、電位線路ＶＤＤＬが電位ＶＤＤに置
かれ、電位線路ＶＳＳＬが電位ＶＳＳに置かれる。トランジスタＭＰ１が閉鎖さ
れると、ブロック１のＮＶトランジスタの高いリーク電流のために電位はＶＤＤ
Ｌから低下する（図２のＢを参照）。電位がＶＤＤＬから値ＶＤＤ−ｌｏｗＶｔ
ｈｎ＊に達すると、トランジスタＭＮＨ１は電流を導通しはじめる。同様のこと
が電位ＶＳＳＬにも相当する。すなわち電位ＶＳＳが（ＶＳＳ＝０であることか
ら）値ＶＳＳ＋ｌｏｗＶｔｈｐ＊＝ｌｏｗＶｔｈｐに達すると、トランジスタＭ
ＰＨ１は導通しはじめる。これにより電位ＶＤＤＬ、ＶＳＳＬはこの値に維持さ
れ、メモリ形回路部２はデータを保持することができる。値ｌｏｗＶｔｈｎ＊、
ｌｏｗＶｔｈｐ＊は基板制御効果によって高められたＮＶトランジスタの使用電
圧であり、ウェルおよび基板はそれぞれのソースノードよりも高い電位または低
い電位に置かれる。ここでは回路部２、３の閉鎖されたトランジスタのドレイン
ソース電圧はＶＤＤよりも著しく低くなり、リーク電流も低くなる。同時にブロ
ック１のＮＶトランジスタの使用電圧も効果的に上昇する。なぜなら基板電位お
よびウェル電位はＶＳＳないしＶＤＤにとどまるからである。これは付加的な電
圧源なしで基板およびウェルのバイアス（逆バイアス）が行われることに相応す
る。このようにして高められた使用電圧により回路部２、３のリーク電流の更な
る低減がもたらされ、給電電圧ＶＤＤが供給される。シミュレーションによれば
リーク電流は１Ｖに対して１／１５まで低減されて測定された。In the circuit device according to the second embodiment shown in FIG. 2A, the well potential is separated from the power supply voltage VDDL and connected to VDD inside the circuit device, and further reduction of leakage current exceeding Vds dependence is achieved. Becomes possible. In the active state of the circuit arrangement of FIG. 2A, the transistors MP1, MN1 conduct, the potential line VDDL is placed at the potential VDD and the potential line VSSL is placed at the potential VSS. When the transistor MP1 is closed, the potential is VDD due to the high leakage current of the NV transistor in block 1.
L (see FIG. 2B). The potential is changed from VDDL to the value VDD-lowVt.
When hn * is reached, transistor MNH1 begins to conduct current. The same applies to the potential VSSL. That is, when the potential VSS reaches the value VSS + lowVthp * = lowVthp (since VSS = 0), the transistor M
PH1 begins to conduct. As a result, the potentials VDDL and VSSL are maintained at these values, and the memory-type circuit unit 2 can hold data. Value lowVthn *,
lowVthp * is the working voltage of the NV transistor enhanced by the substrate control effect, and the well and the substrate are placed at a higher or lower potential than their respective source nodes. Here, the drain-source voltages of the closed transistors of the circuit sections 2 and 3 are significantly lower than VDD, and the leakage current is also low. At the same time, the working voltage of the NV transistor in the block 1 is effectively increased. This is because the substrate potential and the well potential remain at VSS or VDD. This corresponds to the fact that the substrate and well are biased (reverse bias) without an additional voltage source. The increased operating voltage leads to a further reduction in the leakage current of the circuit parts 2, 3, and the supply voltage VDD is supplied. According to the simulation, the leakage current was reduced to 1/15 of 1 V and measured.
【００２２】 図３のＡには修正された第３の実施例が示されており、前述した第２の実施形
態に比べてただ１つの（数の）ＨＶスイッチングトランジスタＭＮ１のみがダイ
オードとして並列接続されたＮＶトランジスタＭＰＨ１とともに使用されている
。この場合の利点は、スイッチングトランジスタＭＮ１および“ダイオードトラ
ンジスタ”ＭＰＨ１による必要面積が前述の実施例に比べて１／２となることで
ある。このケースではブロック１の回路部２、３のＮチャネルＮＶトランジスタ
において基板制御効果による使用電圧の上昇のみが生じる。阻止形のＰチャネル
ＮＶトランジスタではリーク電流が低いドレインソース電圧によってのみ低減さ
れる。シミュレーションによればリーク電流は１Ｖに対して１／１０まで低減さ
れて測定された。図３のＢにはスタンバイフェーズ中のＶＤＤＬ、ＶＳＳＬの特
性が示されている。FIG. 3A shows a modified third embodiment, in which only one (number) HV switching transistor MN1 is connected in parallel as a diode as compared to the second embodiment described above. Used together with the NV transistor MPH1. The advantage in this case is that the area required by the switching transistor MN1 and the "diode transistor" MPH1 is half that of the previous embodiment. In this case, only the use voltage rises due to the substrate control effect in the N-channel NV transistors of the circuit units 2 and 3 of the block 1. In blocking P-channel NV transistors, the leakage current is reduced only by the low drain-source voltage. According to the simulation, the leakage current was measured to be reduced to 1/10 of 1V. FIG. 3B shows the characteristics of VDDL and VSSL during the standby phase.
【００２３】 前述の実施例では、（ＨＶスイッチングトランジスタに対して）反対の極性を
有するダイオードとして接続されたＮＶトランジスタが使用される。これにより
ＶＤＤＬの電位が基板制御効果によって高められたＮＶトランジスタの使用電圧
分すなわちｌｏｗＶｔｈｐ＊だけ低下し、またＶＳＳＬの電位がｌｏｗＶｔｈｎ
＊だけ上昇する。ただし有利には、ＨＶスイッチングトランジスタにダイオード
としてＮＶトランジスタを同じ極性で並列接続することができる。このケースは
本発明の第４の実施例として図４のＡに示されている。図４のＡの回路装置では
電位はＶＤＤＬからｌｏｗＶｔｈｐだけシフトされ、またＶＳＳＬからｌｏｗＶ
ｔｈｎだけシフトされる。すなわちＶＳＳないしＶＤＤの基板電位およびウェル
電位を有するＮＶトランジスタの使用電圧分だけシフトされる（ＭＮＨ１、ＭＰ
Ｈ１では基板制御効果は生じない）。図４のＢにはスタンバイフェーズ中のＶＤ
ＤＬ、ＶＳＳＬの特性が示されている。In the embodiments described above, NV transistors connected as diodes of opposite polarity (as opposed to the HV switching transistors) are used. As a result, the potential of VDDL is reduced by the use voltage of the NV transistor raised by the substrate control effect, that is, lowVthp *, and the potential of VSSL is lowered
* Only rises. However, advantageously, an NV transistor can be connected in parallel with the HV switching transistor as a diode with the same polarity. This case is shown in FIG. 4A as a fourth embodiment of the present invention. In the circuit device of FIG. 4A, the potential is shifted from VDDL by low Vthp, and the potential is shifted from VSSL to low Vthp.
thn. That is, it is shifted by the operating voltage of the NV transistor having the substrate potential of VSS or VDD and the well potential (MNH1, MPN
The substrate control effect does not occur in H1). FIG. 4B shows VD during the standby phase.
The characteristics of DL and VSSL are shown.
【００２４】 前述の実施例のようにＶＤＤＬをｌｏｗＶｔｈｐだけシフトし、またＶＳＳＬ
をｌｏｗＶｔｈｎだけシフトするのみでは充分でなく、ブロック１のＮＶトラン
ジスタのソースドレイン電圧がまだきわめて高い場合には、図５のＡに示された
第５の実施例の手段が提案される。ＨＶトランジスタに対して同じ極性でダイオ
ードとして接続されたＮＶトランジスタの直列回路により、電位はＶＤＤＬから
ｌｏｗＶｔｈｐの相応の複数倍だけシフトされ、またＶＳＳＬからｌｏｗＶｔｈ
ｎの相応の複数倍だけシフトされる。図５のＡの実施例ではこのためにそれぞれ
２つのＮＶトランジスタＭＰＨ１、ＭＰＨ２またはＭＮＨ１、ＭＮＨ２がスイッ
チングトランジスタＭＰ１、ＭＮ１に対して並列に接続されている。図５のＢに
はスタンバイフェーズ中のＶＤＤＬ、ＶＳＳＬの特性が示されている。As in the above-described embodiment, VDDL is shifted by low Vthp, and VSSL is shifted.
Is not enough to shift by only the low Vthn. If the source / drain voltage of the NV transistor in the block 1 is still extremely high, the means of the fifth embodiment shown in FIG. 5A is proposed. The series circuit of the NV transistors connected as diodes with the same polarity to the HV transistors causes the potential to be shifted from VDDL by a corresponding multiple of lowVthp and from VSSL to lowVthp.
n are shifted by a corresponding multiple. In the embodiment of FIG. 5A, two NV transistors MPH1, MPH2 or MNH1, MNH2 are respectively connected in parallel to the switching transistors MP1, MN1 for this purpose. FIG. 5B shows the characteristics of VDDL and VSSL during the standby phase.
【図１Ａ】 本発明の回路装置の第１の実施例を示す図である。FIG. 1A is a diagram showing a first embodiment of a circuit device of the present invention.
【図１Ｂ】 本発明の回路装置の第１の実施例の給電電圧ＶＤＤＬの時間的な曲線特性を示
す図である。FIG. 1B is a diagram showing a temporal curve characteristic of a power supply voltage VDDL of the first embodiment of the circuit device of the present invention.
【図２Ａ】 本発明の回路装置の第２の実施例を示す図である。FIG. 2A is a diagram showing a second embodiment of the circuit device of the present invention.
【図２Ｂ】 本発明の回路装置の第２の実施例の給電電圧ＶＤＤＬ、ＶＳＳＬの時間的な曲
線特性を示す図である。FIG. 2B is a diagram showing time-dependent curve characteristics of power supply voltages VDDL and VSSL in a second embodiment of the circuit device of the present invention.
【図３Ａ】 本発明の回路装置の第３の実施例を示す図である。FIG. 3A is a diagram showing a third embodiment of the circuit device of the present invention.
【図３Ｂ】 本発明の回路装置の第３の実施例の給電電圧ＶＤＤＬ、ＶＳＳＬの時間的な曲
線特性を示す図である。FIG. 3B is a diagram showing temporal curve characteristics of power supply voltages VDDL and VSSL in a third embodiment of the circuit device of the present invention.
【図４Ａ】 本発明の回路装置の第４の実施例を示す図である。FIG. 4A is a diagram showing a fourth embodiment of the circuit device of the present invention.
【図４Ｂ】 本発明の回路装置の第４の実施例の給電電圧ＶＤＤＬ、ＶＳＳＬの時間的な曲
線特性を示す図である。FIG. 4B is a diagram showing a temporal curve characteristic of power supply voltages VDDL and VSSL in a fourth embodiment of the circuit device of the present invention.
【図５Ａ】 本発明の回路装置の第５の実施例を示す図である。FIG. 5A is a diagram showing a fifth embodiment of the circuit device of the present invention.
【図５Ｂ】 本発明の回路装置の第５の実施例の給電電圧ＶＤＤＬ、ＶＳＳＬの時間的な曲
線特性を示す図である。FIG. 5B is a diagram showing temporal curve characteristics of power supply voltages VDDL and VSSL in a fifth embodiment of the circuit device of the present invention.
【図６】 給電電圧Ｖｄｓに対するＰＭＯＳリーク電流の曲線特性を示す図である。FIG. 6 is a diagram showing a curve characteristic of a PMOS leak current with respect to a supply voltage Vds.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 マッティアス エーベルライン ドイツ連邦共和国 ウンターハッヒング ファザーネンシュトラーセ 175 Ｆターム(参考） 5J056 AA00 BB18 BB49 CC03 DD13 DD29 EE13 KK03 ──────────────────────────────────────────────────続 き Continued on the front page (72) Inventor Mattias Eberlein Germany Unterhaching Fasanenstrasse 175 F-term (reference) 5J056 AA00 BB18 BB49 CC03 DD13 DD29 EE13 KK03
Claims (7)
が使用電圧の高いスイッチングトランジスタ（ＭＰ１、ＭＮ１）の挿入回路を介
して給電電圧（ＶＤＤ、ＶＳＳ）に結合されている、 使用電圧の低いトランジスタ（ＮＶトランジスタ）から成る回路部（２、３）を
備えた回路装置において、 使用電圧の高いスイッチングトランジスタ（ＭＰ１、ＭＮ１）に対して並列に
使用電圧の低い制御トランジスタ（ＭＮＨ１、ＭＰＨ１）が接続されている、 ことを特徴とする使用電圧の低いトランジスタから成る回路部を備えた回路装置
。In order to reduce a leakage current of a circuit section (2, 3), the circuit section is connected to a supply voltage (VDD, VSS) via an insertion circuit of a switching transistor (MP1, MN1) having a high working voltage. In a circuit device having a circuit portion (2, 3) composed of a transistor (NV transistor) having a low operating voltage, the circuit device having a low operating voltage is connected in parallel with the switching transistor (MP1, MN1) having a high operating voltage. A circuit device comprising: a circuit portion including a transistor having a low operating voltage, to which a control transistor (MNH1, MPH1) is connected.
）に対して並列に接続された使用電圧の低い制御トランジスタ（ＭＰＨ１、ＭＮ
Ｈ１）を介して別の給電電圧（ＶＳＳ、ＶＤＤ）も前記回路部に接続されている
、請求項１記載の回路装置。2. A switching transistor having a high working voltage (MN1, MP1).
) Are connected in parallel to the control transistors (MPH1, MN
2. The circuit device according to claim 1, wherein another power supply voltage (VSS, VDD) is also connected to the circuit unit via H1).
Ｎ１）と前記使用電圧の低い制御トランジスタ（ＭＮＨ１、ＭＰＨ１）とは相互
に反対の極性を有している、請求項１または２記載の回路装置。3. The switching transistor (MP1, M2) having a high working voltage.
3. The circuit device according to claim 1, wherein N1) and the control transistors (MNH1, MPH1) having a low operating voltage have opposite polarities.
態（“スタンバイ”状態）を有しており、該２つの動作状態の間の切り換えはデ
ィジタル制御信号により行われる、請求項１から３までのいずれか１項記載の回
路装置。4. The circuit section according to claim 1, wherein the circuit section has an active operation state and a passive operation state (“standby” state), and switching between the two operation states is performed by a digital control signal. The circuit device according to any one of claims 1 to 3.
２、ＭＮＰ１、ＭＮＰ２）は同じ極性で使用電圧の高いスイッチングトランジス
タ（ＭＰ１、ＭＮ１）に並列接続されている、請求項１から４までのいずれか１
項記載の回路装置。5. A plurality of control transistors (MNH1, MNH1) having a low operating voltage.
5. The method according to claim 1, wherein the switching transistors (MNP1, MNP2) are connected in parallel to switching transistors (MP1, MN1) having the same polarity and a high working voltage.
The circuit device according to the item.
半導体基板および該半導体基板内に構成されたウェル領域全体が局所的な給電電
圧（ＶＳＳＬまたはＶＤＤＬ）に結合されている（図１のＡ）、請求項１から５
までのいずれか１項記載の回路装置。6. The circuit portion (2, 3) is formed in a semiconductor substrate, and the whole of the semiconductor substrate and the well region formed in the semiconductor substrate is set to a local power supply voltage (VSSL or VDDL). Claims 1 to 5 which are connected (Fig. 1A).
The circuit device according to any one of the preceding claims.
半導体基板内に構成されたウェル領域が大域的な給電電圧（ＶＳＳまたはＶＤＤ
）に結合されている（図２のＡ〜図５のＡ）、請求項１から５までのいずれか１
項記載の回路装置。7. The circuit section (2, 3) is formed in a semiconductor substrate, and a well region formed in the semiconductor substrate has a global power supply voltage (VSS or VDD).
(A of FIG. 2 to A of FIG. 5).
The circuit device according to the item.
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19811353A DE19811353C1 (en) | 1998-03-16 | 1998-03-16 | Circuit arrangement for reducing leakage current |
| DE19811353.6 | 1998-03-16 | ||
| PCT/DE1999/000677 WO1999048208A1 (en) | 1998-03-16 | 1999-03-11 | Circuit for reducing leaking current |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002507852A true JP2002507852A (en) | 2002-03-12 |
Family
ID=7861059
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000537311A Withdrawn JP2002507852A (en) | 1998-03-16 | 1999-03-11 | Circuit device for reducing leakage current |
Country Status (8)
| Country | Link |
|---|---|
| EP (1) | EP1064726A1 (en) |
| JP (1) | JP2002507852A (en) |
| KR (1) | KR20010041927A (en) |
| CN (1) | CN1301430A (en) |
| BR (1) | BR9909652A (en) |
| DE (1) | DE19811353C1 (en) |
| RU (1) | RU2000125907A (en) |
| WO (1) | WO1999048208A1 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007536771A (en) * | 2004-02-19 | 2007-12-13 | モスエイド テクノロジーズ コーポレーション | Low leakage data retention circuit |
| US7940081B2 (en) | 2004-02-19 | 2011-05-10 | Mosaid Technologies Incorporated | Low leakage and data retention circuitry |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6166985A (en) * | 1999-04-30 | 2000-12-26 | Intel Corporation | Integrated circuit low leakage power circuitry for use with an advanced CMOS process |
| JP3727838B2 (en) * | 2000-09-27 | 2005-12-21 | 株式会社東芝 | Semiconductor integrated circuit |
| DE10128732C1 (en) * | 2001-06-13 | 2002-05-29 | Infineon Technologies Ag | Current requirement estimation method for gating circuit summates currents for all switched gates in each time interval into which switching process is divided |
| US6515935B1 (en) * | 2001-10-19 | 2003-02-04 | Hewlett-Packard Company | Method and apparatus for reducing average power in memory arrays by switching a diode in or out of the ground path |
| FR2838256A1 (en) * | 2002-04-08 | 2003-10-10 | St Microelectronics Sa | Method for putting in waiting mode a component and associated integrated circuit |
| US6611451B1 (en) * | 2002-06-28 | 2003-08-26 | Texas Instruments Incorporated | Memory array and wordline driver supply voltage differential in standby |
| WO2004075406A1 (en) * | 2003-02-19 | 2004-09-02 | Koninklijke Philips Electronics, N.V. | Leakage power control |
| WO2009144661A1 (en) * | 2008-05-27 | 2009-12-03 | Nxp B.V. | Integrated circuit and integrated circuit control method |
| DE102008053533A1 (en) * | 2008-10-28 | 2010-04-29 | Atmel Automotive Gmbh | Circuit, method for controlling and using a circuit for a sleep mode and an operating mode |
| DE102014107545A1 (en) * | 2014-05-28 | 2015-12-03 | Phoenix Contact Gmbh & Co. Kg | POWER SUPPLY UNIT |
| US11599185B2 (en) * | 2015-07-22 | 2023-03-07 | Synopsys, Inc. | Internet of things (IoT) power and performance management technique and circuit methodology |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5614847A (en) * | 1992-04-14 | 1997-03-25 | Hitachi, Ltd. | Semiconductor integrated circuit device having power reduction mechanism |
| US5596286A (en) * | 1993-11-12 | 1997-01-21 | Texas Instruments Incorporated | Current limiting devices to reduce leakage, photo, or stand-by current in an integrated circuit |
| JP3725911B2 (en) * | 1994-06-02 | 2005-12-14 | 株式会社ルネサステクノロジ | Semiconductor device |
| DE19515417C2 (en) * | 1995-04-26 | 1998-10-15 | Siemens Ag | Circuit arrangement for driving a power MOSFET |
-
1998
- 1998-03-16 DE DE19811353A patent/DE19811353C1/en not_active Expired - Fee Related
-
1999
- 1999-03-11 BR BR9909652-8A patent/BR9909652A/en not_active IP Right Cessation
- 1999-03-11 KR KR1020007010235A patent/KR20010041927A/en not_active Application Discontinuation
- 1999-03-11 EP EP99919067A patent/EP1064726A1/en not_active Withdrawn
- 1999-03-11 RU RU2000125907/09A patent/RU2000125907A/en not_active Application Discontinuation
- 1999-03-11 CN CN99806255A patent/CN1301430A/en active Pending
- 1999-03-11 JP JP2000537311A patent/JP2002507852A/en not_active Withdrawn
- 1999-03-11 WO PCT/DE1999/000677 patent/WO1999048208A1/en not_active Application Discontinuation
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007536771A (en) * | 2004-02-19 | 2007-12-13 | モスエイド テクノロジーズ コーポレーション | Low leakage data retention circuit |
| US7940081B2 (en) | 2004-02-19 | 2011-05-10 | Mosaid Technologies Incorporated | Low leakage and data retention circuitry |
| JP2012039644A (en) * | 2004-02-19 | 2012-02-23 | Mosaid Technologies Corp | Integrated circuit with little-leak data retention circuit and operation method therefor |
| US8253438B2 (en) | 2004-02-19 | 2012-08-28 | Mosaid Technologies Incorporated | Low leakage and data retention circuitry |
| JP2013179660A (en) * | 2004-02-19 | 2013-09-09 | Mosaid Technologies Inc | Integrated circuit having data retention circuitry with low leakage and method thereof |
| US8854077B2 (en) | 2004-02-19 | 2014-10-07 | Conversant Intellectual Property Management Inc. | Low leakage and data retention circuitry |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1301430A (en) | 2001-06-27 |
| EP1064726A1 (en) | 2001-01-03 |
| RU2000125907A (en) | 2002-09-10 |
| DE19811353C1 (en) | 1999-07-22 |
| BR9909652A (en) | 2000-11-21 |
| KR20010041927A (en) | 2001-05-25 |
| WO1999048208A1 (en) | 1999-09-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6744291B2 (en) | Power-on reset circuit | |
| US5973552A (en) | Power savings technique in solid state integrated circuits | |
| JPH11112297A (en) | Latch circuit and semiconductor integrated circuit having the same | |
| US7554361B2 (en) | Level shifter and method thereof | |
| KR960027335A (en) | Dynamic, Clocked Inverter Latch Reduces Leakage Charge | |
| US6215159B1 (en) | Semiconductor integrated circuit device | |
| US8269547B2 (en) | Bootstrap circuit | |
| JP2002507852A (en) | Circuit device for reducing leakage current | |
| JP2000013215A (en) | Semiconductor integrated circuit | |
| US7514960B2 (en) | Level shifter circuit | |
| US6518790B2 (en) | Semiconductor integrated circuit having circuit for transmitting input signal | |
| EP0996226B1 (en) | Voltage comparator | |
| KR0159324B1 (en) | Data output circuit | |
| JP3176339B2 (en) | Level shift circuit and nonvolatile memory including the same | |
| US20070152745A1 (en) | System and method for reducing leakage current of an integrated circuit | |
| US10514742B2 (en) | Power down signal generating circuit | |
| JP2002305434A (en) | Semiconductor integrated circuit | |
| JP4156368B2 (en) | Local supply voltage generator for digital CMOS integrated circuit with analog signal processing circuit | |
| US6100720A (en) | Low dissipation inverter circuit | |
| US6566910B1 (en) | Low power dual trip point input buffer circuit | |
| JP2788890B2 (en) | Level shift circuit | |
| JP3935266B2 (en) | Voltage detection circuit | |
| US7230453B2 (en) | Output buffer providing multiple voltages | |
| KR100329862B1 (en) | Semiconductor integrated circuit device | |
| US6731156B1 (en) | High voltage transistor protection technique and switching circuit for integrated circuit devices utilizing multiple power supply voltages |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20060606 |