FR2838256A1 - Method for putting in waiting mode a component and associated integrated circuit - Google Patents

Method for putting in waiting mode a component and associated integrated circuit Download PDF

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FR0204303A
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Richard Fournel
Jean Lasseuguette
Jean Pierre Schoellkopf
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STMicroelectronics SA
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Abstract

The component (C) comprises several complementary MOS transistors implemented or complementary substrates whereon the substrate potentials (VPWELL, VNWELL) are applied. The component (C) is put in waiting mode by decreasing the higher potential and increasing the lowre potential while the substrate potentials remain unchanged. The integrated circuit comprises the component (C), where the first potential of substrate (VDD0 or VSS0) is applied on a substrate of the first type component, and a potential limiter (R1) provides the component (C) as a substrate (VDD0 or VSS0), or the first limited potential (VDD1 or VSS1). The second potential of substrate (VSS0 or GND0) is applied to a substrate of the second type (p or n), and a potential limiter (R2) provides the supply potential (VSS or VDD), which is equal to the second potential of substrate (VSS0 or VDD0), or the second limited potential (VSS1 or VDD1). The potential limiter (R1) comprises a transistor (P0) whose source and substrate receive the first potential of substrate (VDD0), the gate receives a control signal (/REGUL) representative of the mode of functioning, and the first supply potential (VDD) is produced on the drain of the transistor; a transistor (N3) whose drain is connected to the source of the transistor (P0), and the source is connected to the gate by the intermediary of an inverter (11). The potential limiter (R2) comprises a transistor (N0) whose source and substrate receive the second potential of substrate (VSS0), the gate receives a control signal (REGUL), and the second supply potential (VSS) is produced on the drain of the transistor; and a transistor (P3) whose drain is connected to the source of the transistor (N0), and the source is connected to the gate by the intermediary of an inverter (I2).

Description

la tension d'alimentation de ces amplificateurs (801;802;803;804).the supply voltage of these amplifiers (801; 802; 803; 804).

Procédé de mise en veille d'un compo ant et circuit intégré associé L' invention concerne un procédé de mise en veille dun composant ou dun circuit intégré, et un mode de mise en _uvre du procédé sous la forme d'un circuit intégré associé. L' invention peut être utilisée pour la réalisation de tout circuit intégré comportant des transistors MOS. L' invention est particulièrement intéressante dans le domaine des systèmes à base de circuits intégrés nécessitant une faible consommation dénergie lorsqu'ils sont en mode veille. C'est le cas par exemple dans le domaine de la téléphonie mobile ou du  The invention relates to a method for placing a component or an integrated circuit on standby, and a method of implementing the method in the form of an associated integrated circuit. The invention can be used for the production of any integrated circuit comprising MOS transistors. The invention is particularly interesting in the field of systems based on integrated circuits requiring low energy consumption when they are in standby mode. This is the case for example in the field of mobile telephony or

matériel informatique portable.portable computer hardware.

La miniaturisation ininterrompue et progressive des circuits électroniques permet d'obtenir des circuits intégrés de plus en plus performants, de plus en plus  The uninterrupted and progressive miniaturization of electronic circuits makes it possible to obtain increasingly efficient integrated circuits, more and more

complexes, intégrant de plus en plus de composants.  complex, integrating more and more components.

L'augmentation de la densité d'intogration (nombre de transistors par unité de surface) s'accompagne de contraintes technologiques parmi lesquelles on peut citer la réduction de la longueur du canal des transistors MOS, et en conséquence une diminution du potentiel VDDO haut dalimentation appliqué sur ces transistors MOS afin  The increase in the density of intogration (number of transistors per unit of surface) is accompanied by technological constraints among which one can quote the reduction in the length of the channel of the MOS transistors, and consequently a reduction in the high power VDDO potential. applied on these MOS transistors so

qu'ils puissent tenir la tension maximale appliquée.  that they can hold the maximum voltage applied.

Le seuil de conduction VTN dun transistor N peut être défini comme la tension VGS (positive) minimale devant être appliquée entre la grille et la source d'un transistor MOS N afin qu'il puisse conduire un courant électrique. Un potentiel VSS0 bas d'alimentation (ou encore potentiel de masse, généralement égal à 0 V) est habituellement appliqué sur la source dun transistor N. Le seuil VTN doit être inférieur au potentiel VDDO, afin que le transistor N conduise un courant de drain IDS pour des tensions VGS comprises entre VTN et VDDO. Le seuil VTN est en général supérieur à VSS0 afin que le  The conduction threshold VTN of a transistor N can be defined as the minimum voltage VGS (positive) to be applied between the gate and the source of a MOS transistor N so that it can conduct an electric current. A low supply potential VSS0 (or even ground potential, generally equal to 0 V) is usually applied to the source of a transistor N. The threshold VTN must be lower than the potential VDDO, so that the transistor N conducts a drain current IDS for VGS voltages between VTN and VDDO. The VTN threshold is generally higher than VSS0 so that the

transistor soit bloqué pour une tension VGS nulle.  transistor is blocked for a zero VGS voltage.

Le seuil de conduction - VTP d'un transistor P est défini de manière symétrique. - VTP est la tension VGS s maximale (négative) devant être appliquée entre la grille et la source d'un transistor MOS P afin qu'il puisse conduire un courant électrique. Le potentiel VDDO est habituellement appliqué sur sa source. Le seuil - VTP doit être supérieur au potentiel - VDDO, afin que le transistor P conduise un courant de drain IDS pour des tensions VGS comprises entre -VDDO et - VTP. Le seuil - VTP est en général inférieur à VSS0 afin que le  The conduction threshold - VTP of a transistor P is defined symmetrically. - VTP is the maximum voltage VGS s (negative) to be applied between the gate and the source of a MOS P transistor so that it can conduct an electric current. The VDDO potential is usually applied to its source. The threshold - VTP must be greater than the potential - VDDO, so that the transistor P conducts a drain current IDS for voltages VGS between -VDDO and - VTP. The threshold - VTP is generally lower than VSS0 so that the

transistor P soit bloqué pour une tension VGS nulle.  transistor P is blocked for a zero VGS voltage.

La figure l illustre l'évolution (courbe en trait plein) du courant IDS circulant entre le drain et la source d'un transistor MOS de type N pour une tension de drain VDS constante et positive entre le drain et la source. La tension VGS est portée en abscisse et le courant IDS est porté en ordonnée, en valeur absolue et en échelle logarithmique. On distingue trois zones, en fonction de la valeur de la tension VGS: - Pour VGS fortement négative, le courant IDS est faible et pratiquement constant, il est égal à un courant  FIG. 1 illustrates the evolution (solid line curve) of the current IDS flowing between the drain and the source of an N-type MOS transistor for a constant and positive drain voltage VDS between the drain and the source. The voltage VGS is plotted on the abscissa and the current IDS is plotted on the ordinate, in absolute value and in logarithmic scale. There are three zones, depending on the value of the VGS voltage: - For strongly negative VGS, the IDS current is low and practically constant, it is equal to a current

de fuite If des janctions formant le transistor MOS.  leakage If of the junctions forming the MOS transistor.

- Pour VGS au voisinage de 0 V, le courant IDS est égal à un courant Ii dit de faible inversion. Le courant  - For VGS in the vicinity of 0 V, the current IDS is equal to a current Ii called low inversion. The flow

Ii varie exponentiellement avec la tension VGS - VTN.  It varies exponentially with the voltage VGS - VTN.

Ceci se traduit approximativement par une droite de pente non nulle sur la figure l au voisinage de VGS = 0 V. Le courant Ii dépend très faiblement de la tension VDS  This translates approximately by a line with a non-zero slope in FIG. 1 in the vicinity of VGS = 0 V. The current Ii depends very slightly on the voltage VDS

positive appliquée au transistor MOS.  positive applied to the MOS transistor.

- Pour VGS supérieure au seuil de conduction VTN, le courant IDS est important et il varie fortement avec  - For VGS greater than the conduction threshold VTN, the IDS current is high and it varies greatly with

la tension VDS dans cette zone.the VDS voltage in this area.

La figure 1 illustre également (courbe en pointillés) l'évolution du courant IDS cTrculant entre le drain et la source d'un transistor MOS de type P pour une tension VDS constante et négative entre le drain et la source. La tension VGS est portée en abscisse et le courant IDS est porté en ordonnée, en valeur absolue et en échelle logarithmique. On distingue trois zones, en fonction de la valeur de la tension VGS: - Pour VGS fortement positive, le courant IDS est faible et pratiquement constant, il est égal à un courant  FIG. 1 also illustrates (dashed curve) the evolution of the current IDS cTrculant between the drain and the source of a P-type MOS transistor for a constant and negative VDS voltage between the drain and the source. The voltage VGS is plotted on the abscissa and the current IDS is plotted on the ordinate, in absolute value and in logarithmic scale. There are three areas, depending on the value of the VGS voltage: - For strongly positive VGS, the IDS current is low and practically constant, it is equal to a current

de fuite If des jonctions formant le transistor MOS.  leakage If of the junctions forming the MOS transistor.

- Pour VGS au voisinage de 0 V, le courant IDS est égal au courant Ii de faible inversion. Le courant Ii vari e exponent iel lement avec la tens i on VGS + VTP (VTP positif). Ceci se traduit approximativement par une droite de pente non nulle sur la figure 1 au voisinage de VGS = 0 V. Le courant Ii dépend très faiblement de la  - For VGS in the vicinity of 0 V, the current IDS is equal to the current Ii of weak inversion. The current Ii varies exponentally with the voltage VGS + VTP (positive VTP). This translates approximately by a line of non-zero slope in Figure 1 in the vicinity of VGS = 0 V. The current Ii depends very weakly on the

tension VDS négative appliquée au transistor MOS.  negative VDS voltage applied to the MOS transistor.

- Pour VGS inférieure au seuil de conduction -VTP, le courant IDS est important et il varie fortement avec  - For VGS below the conduction threshold -VTP, the IDS current is important and it varies greatly with

la tension VDS dans cette zone.the VDS voltage in this area.

Comme on le voit sur la figure 1, même en mode  As seen in Figure 1, even in

bloqué (VGS = 0 V), un transistor MOS N ou P fuit, c'est-  blocked (VGS = 0 V), an N or P MOS transistor is leaking,

à-dire qu'il consomme une certaine quantité d'énergie car  to say that it consumes a certain amount of energy because

2s un courant résiduel IDS = IR non nul le traverse.  2s a non-zero residual current IDS = IR passes through it.

La tension VT (VTN ou -VTP) des transistors MOS se rapprochant de zéro lorsque la densité dintégration augmente, il s'ensuit que, lorsque la densité dintégration augmente: - la courbe (figure 1) log(IDS) = f(VGS) pour un transistor MOS N se décale vers la gauche, et - la courbe log(IDS) = g(VGS) pour un transistor  The voltage VT (VTN or -VTP) of the MOS transistors approaches zero when the integration density increases, it follows that, when the integration density increases: - the curve (Figure 1) log (IDS) = f (VGS) for a MOS N transistor shifts to the left, and - the log curve (IDS) = g (VGS) for a transistor

MOS P se décale vers la droite.MOS P shifts to the right.

La pente en régime de faible inversion des courbes 3s de la figure 1 étant constante, il en résulte que les  Since the slope under low inversion regime of the curves 3s in FIG. 1 is constant, it follows that the

courants résiduels IR des transistors N ou P augmentent.  IR residual currents from N or P transistors increase.

Les circuits intégrés consomment donc inutilement de l'énergie même lorsqu'ils sont dans un mode statique, c'est-à-dire lorsqu'une partie de leurs composants est maintenue dans un état bloqué tout en étant alimentée en énergie. Ainsi, par exemple, une porte logique en technologie CMOS est réputée ne pas consommer d'énergie en dehors de ses périodes de commutation. En réalité, en mode statique, une porte MOS consomme de l'énergie car elle est parcourue par le courant résiduel des  Integrated circuits therefore needlessly consume energy even when they are in a static mode, that is to say when a part of their components is maintained in a blocked state while being supplied with energy. Thus, for example, a logic gate in CMOS technology is deemed not to consume energy outside of its switching periods. In reality, in static mode, a MOS gate consumes energy because it is traversed by the residual current of the

transistors bloqués.transistors blocked.

On définit généralement des tensions dalimentation spécifiques lorsqu'on sait que les portes logiques d'un circuit intégré ne sont pas susceptibles de commuter. Ces tensions sont déterminées de facon à minimiser la consommation statique du circuit intégré tout en gardant les états logiques précédemment acquis. Le mode de fonctionnement correspondant est appelé le mode de veille. Pour ce mode de fonctionnement, on appellera  We generally define specific supply voltages when we know that the logic gates of an integrated circuit are not likely to switch. These voltages are determined so as to minimize the static consumption of the integrated circuit while keeping the logic states previously acquired. The corresponding operating mode is called the standby mode. For this operating mode, we will call

courant de veille le courant consommé par le composant.  standby current the current consumed by the component.

A contrario, le mode de fonctionnement permettant  Conversely, the operating mode allowing

aux portes logiques de commuter est appelé le mode actif.  at the logic gates to switch is called the active mode.

La quantité d'énergie consommée par les fuites des transistors d'un circuit intégré en mode veille n'est pas très importante par rapport à la consommation du circuit intégré en mode actif. Cependant, dans les applications portables par exemple, un circuit intégré est en mode veille pendant plus de 90 % de son temps et en mode actif pendant moins de 10 % de son temps environ. La consommation en mode veille réduit donc de manière importante la quantité d'énergie disponible au niveau de  The amount of energy consumed by the leaks of the transistors of an integrated circuit in standby mode is not very large compared to the consumption of the integrated circuit in active mode. However, in portable applications for example, an integrated circuit is in standby mode for more than 90% of its time and in active mode for less than 10% of its time. Consumption in standby mode therefore significantly reduces the amount of energy available at

la source d'énergie qui alimente le cTrcuit intégré.  the energy source that powers the integrated cTrcuit.

Ceci pose des problèmes notamment lorsque la source d'énergie qui alimente un circuit intégré dispose d'une quantité d'énergie limitée, comme c'est le cas par exemple d'une batterie utilisée pour des applications  This poses problems in particular when the energy source which feeds an integrated circuit has a limited amount of energy, as is the case for example of a battery used for applications

portables.portable.

Un problème pour les concepteurs est la diminution des courants résiduels, notamment en mode veille, dans le but final de diminuer la consommation globale d'énergie  A problem for designers is the reduction of residual currents, especially in standby mode, with the ultimate aim of reducing overall energy consumption

des circuits intégrés.integrated circuits.

Il n'est pas efficace, pour réduire la consommation résiduelle en mode veille, de diminuer le potentiel VDD0 alimentant le circuit intégré. En effet, comme on l'a vu précédemment, la consommation résiduelle est due à un courant résiduel IDS = IR égal à un courant de faible  To reduce the residual consumption in standby mode, it is not effective to reduce the potential VDD0 supplying the integrated circuit. Indeed, as we saw previously, the residual consumption is due to a residual current IDS = IR equal to a current of weak

inversion, peu sensible à la valeur de VDD0.  inversion, not very sensitive to the value of VDD0.

Pour diminuer le courant résiduel d'un transistor N. on peut augmenter le seuil de conduction VTN d'un transistor N afin de décaler 1'ensemble de la courbe IDS = f(VGS) (figure l) vers la droite: on obtient ainsi un courant IR égal ou proche du courant de fuite If pour une tension VGS entre la grille et la source égale à 0 V. De façon symétrique, et pour les mêmes raisons, on peut diminuer (ou augmenter en valeur absolue) le seuil de conduction - VTP (négatif) dun transistor MOS à canal P. Le seuil de conduction VT d'un transistor MOS dépend directement de la polarisation du substrat de ce transistor, selon les équations: VTN = VTN0 + KN*(-VBSN)1/2 pour un transistor MOS N - VTP = -VTP0 - KP*(VBSP) 1/2 pour un transistor MOS p VTN, - VTP sont respectivement les seuils de conduction des MOS à canal N et à canal P; VTN0 et - VTP0 sont respectivement les seuils de conduction des transistors MOS à canal N et à canal P pour un potentiel de substrat égal au potentiel de source du transistor MOS considéré (VBSN = 0, VBSP = 0); KN et KP sont des constantes positives qui représentent des effets de substrat pour les transistors MOS à canal N. P; VBSN et VBSP sont les tensions appliquées entre le s substrat et la source des transistors MOS à canal N. P. Pour augmenter la tension VTN d'un transistor N ou diminuer la tension - VTP d'un transistor P. il est donc possible d'agir sur les tensions VBSN ou VBSP selon le cas. Une solution connue pour cela consiste à polariser, en mode veille, le substrat de type N (NWELL) d'un transistor P à un potentiel qui est supérieur au potentiel appliqué sur sa source, ou à polariser le substrat de type P (PWELL) dun transistor de type N à un potentiel qui est inférieur à celui appliqué sur sa source. Cette solution est connue sous l'expression "polarisation inverse du substrat", soit en langage  To decrease the residual current of a transistor N. one can increase the conduction threshold VTN of a transistor N in order to shift the whole of the curve IDS = f (VGS) (figure l) to the right: we thus obtain a current IR equal to or close to the leakage current If for a voltage VGS between the grid and the source equal to 0 V. Symmetrically, and for the same reasons, the conduction threshold can be reduced (or increased in absolute value) - VTP (negative) of a P-channel MOS transistor. The conduction threshold VT of an MOS transistor depends directly on the polarization of the substrate of this transistor, according to the equations: VTN = VTN0 + KN * (- VBSN) 1/2 for an MOS transistor N - VTP = -VTP0 - KP * (VBSP) 1/2 for an MOS transistor p VTN, - VTP are respectively the conduction thresholds of the N-channel and P-channel MOS; VTN0 and - VTP0 are respectively the conduction thresholds of the N-channel and P-channel MOS transistors for a substrate potential equal to the source potential of the MOS transistor considered (VBSN = 0, VBSP = 0); KN and KP are positive constants which represent substrate effects for N-channel MOS transistors; VBSN and VBSP are the voltages applied between the substrate and the source of the NP channel MOS transistors To increase the voltage VTN of an N transistor or decrease the voltage - VTP of a P transistor. VBSN or VBSP voltages as appropriate. A known solution for this consists in polarizing, in standby mode, the N-type substrate (NWELL) of a transistor P at a potential which is greater than the potential applied to its source, or in polarizing the P-type substrate (PWELL) of an N-type transistor at a potential which is lower than that applied to its source. This solution is known by the expression "reverse polarization of the substrate", or in language

anglo-saxon "reverse body blas".Anglo-Saxon "reverse body blas".

Une mise en _uvre pratique de cette solution est  A practical implementation of this solution is

illustrée sur les figures 2 et 3.illustrated in Figures 2 and 3.

La figure 2 représente un inverseur MOS I comprenant un transistor Pl de type P et un transistor Nl de type N associés en série. Le potentiel VSS0 est appliqué sur la source de Nl et un potentiel VPWELL est appliqué sur son substrat. Le potentiel VDD0 est appliqué sur la source de Pl et un potentiel VNWELL est appliqué sur son substrat. Un point commun des grilles de Pl, Nl connectées ensemble forme une entrée IN de l'inverseur I et un point commun des drains de Pl, Nl connectés ensemble forme une sortie OUT de l'inverseur I. Conformément à la solution connue de polarisation inverse de substrat, pour diminuer la consommation résiduelle de l'inverseur I, on lui applique des tensions VBSN, VBSP appropriées en fonction du mode de fonctionnement de l'inverseur I. La figure 3 résume les deux modes de fonctionnement de l'inverseur: le mode 1 est le mode actif et le mode 0 est le mode veille. Figure 3 sont représentés en tirets épais le  FIG. 2 represents an MOS inverter I comprising a P-type transistor P and an N-type transistor Nl associated in series. The potential VSS0 is applied to the source of N1 and a potential VPWELL is applied to its substrate. The potential VDD0 is applied to the source of Pl and a potential VNWELL is applied to its substrate. A common point of the grids of Pl, Nl connected together forms an input IN of the inverter I and a common point of the drains of Pl, Nl connected together forms an output OUT of the inverter I. According to the known solution of reverse polarization of substrate, to reduce the residual consumption of the inverter I, apply VBSN, VBSP voltages appropriate to the operating mode of the inverter I. Figure 3 summarizes the two operating modes of the inverter: mode 1 is the active mode and mode 0 is the standby mode. Figure 3 are shown in thick dashes on

potentiel VDD0 et le potentiel VSS0 en fonction du temps.  potential VDD0 and potential VSS0 as a function of time.

Ils restent constants au cours du temps, quel que soit le mode de fonctionnement de l'inverseur. Dans l'exemple de la figure 3, le potentiel VDD0 est choisi égal à 1,2 V et le potentiel VSS0 est choisi égal à 0 V pour un inverseur  They remain constant over time, regardless of the mode of operation of the inverter. In the example of Figure 3, the potential VDD0 is chosen equal to 1.2 V and the potential VSS0 is chosen equal to 0 V for an inverter

MOS réalisé en technologie 0,13,um.  MOS made in 0.13 um technology.

Figure 3 sont également représentés en trait plein fin le potentiel VNWELL et le potentiel VPWELL en fonction du temps. En mode actif (mode 1) le potentiel VNWELL est égal au potentiel VDD0 et le potentiel VPWELL est égal à VSS0, ce qui signifie en d'autres termes que le substrat de chaque transistor P1, N1 est connocté à sa source. En mode veille (mode 0) , le potentiel VNWELL est augnenté et le potentiel VPWELL est diminué. Les potentiels de substrat ainsi modifiés génèrent une tension VBS1 positive entre le substrat et la source de P1 et une tension VBS2 négative entre le substrat et la  Figure 3 are also shown in full solid line the VNWELL potential and the VPWELL potential as a function of time. In active mode (mode 1) the potential VNWELL is equal to the potential VDD0 and the potential VPWELL is equal to VSS0, which means in other words that the substrate of each transistor P1, N1 is connected to its source. In standby mode (mode 0), the VNWELL potential is increased and the VPWELL potential is reduced. The substrate potentials thus modified generate a positive VBS1 voltage between the substrate and the source of P1 and a negative VBS2 voltage between the substrate and the

source de N1.source of N1.

La variation de la tension VBS1 entraîne une diminution (ou une augmentation en valeur absolue) du seuil de conduction VTP de P1, et donc une réduction de son courant résiduel. De la méme façon, la variation de la tension VBS2 entraîne une augmentation du seuil de conduction VTN de N1, et donc une réduction de son courant résiduel. La consommation résiduelle de  The variation of the voltage VBS1 causes a decrease (or an increase in absolute value) of the conduction threshold VTP of P1, and therefore a reduction of its residual current. In the same way, the variation of the voltage VBS2 leads to an increase in the conduction threshold VTN of N1, and therefore a reduction in its residual current. The residual consumption of

l'inverseur en mode veille est ainsi réduite.  the inverter in standby mode is thus reduced.

La solution connue de polarisation inverse du  The known solution of reverse polarization of the

substrat est en pratique difficile à mettre en _uvre.  substrate is in practice difficult to implement.

En effet, le potentiel au niveau de la source d'un transistor P est généralement égal au potentiel d'alimentation VDDO, de l'ordre de 1 à 5 V selon la technologie utilisée pour réaliser le circuit. Appliquer un potentiel supérieur à VDDO sur le substrat (NWELL) dun transistor P suppose donc de disposer d'un s générateur de potentiel pour fournir un potentiel supérieur à VDDO. De la même facon, le potentiel au niveau de la source d'un transistor N est généralement  Indeed, the potential at the source of a transistor P is generally equal to the supply potential VDDO, of the order of 1 to 5 V depending on the technology used to make the circuit. Applying a potential greater than VDDO on the substrate (NWELL) of a transistor P therefore requires having a potential generator to provide a potential greater than VDDO. Likewise, the potential at the source of an N transistor is generally

égal au potentiel de masse, le plus souvent nul.  equal to the mass potential, most often zero.

Appliquer un potentiel inférieur au potentiel nul sur le substrat (PWELL) du transistor N suppose donc de disposer d'un générateur de potentiel négatif. Les potentiels supérieurs à VDDO, de même que les potentiels négatifs sont le plus souvent obtenus en utilisant des générateurs de potentiels de type pompe de charge, qui sont des 1S cTrcuits particulièrement volumineux et consommateurs d'énergie. Ceci limite évidement l'intérêt de la solution  Applying a potential lower than the zero potential on the substrate (PWELL) of transistor N therefore presupposes having a negative potential generator. Potentials greater than VDDO, as well as negative potentials, are most often obtained by using potential generators of the charge pump type, which are particularly bulky and energy-consuming 1S cTrcuits. This obviously limits the interest of the solution

de polarisation inverse du substrat.  of reverse polarization of the substrate.

Par ailleurs, pour pouvoir appliquer des potentiels supérieurs à VDDO ou des potentiels négatifs sur les substrats des transistors, ces derniers doivent être isolés de la masse électrique (en général relice au boîtier du cTrcuit intogré). Cela nécessite un substrat supplémentaire d'isolement réalisé selon une technologie adaptée dite triple well, particulièrement onéreuse en  Furthermore, in order to be able to apply potentials greater than VDDO or negative potentials on the substrates of the transistors, the latter must be isolated from the electrical ground (in general connected to the casing of the integrated cTrcuit). This requires an additional isolation substrate produced using a suitable technology called triple well, which is particularly expensive in

2s terme de process.2nd process term.

Un objet essentiel de l 'invention est de mettre en _uvre un procédé nouveau de mise en veille d'un composant d'un circuit intégré, adapte à diminuer la consommation  An essential object of the invention is to implement a new process for placing a component of an integrated circuit on standby, adapted to reduce consumption

résiduelle du composant en mode veille.  component remaining in standby mode.

Un autre objet essentiel de l' invention est de réaliser un circuit intégré dont la consommation globale  Another essential object of the invention is to produce an integrated circuit whose overall consumption

en mode veille est faible.in standby mode is weak.

Un autre objet de l' invention est de réduire la 3s consommation résiduelle d'un composant en mode veille  Another object of the invention is to reduce the residual consumption of a component in standby mode

sans augmenter la taille globale du cTrcuit intégré.  without increasing the overall size of the integrated cTrcuit.

Un autre objet de l 'invention est de réduire la consommation résiduelle d'un composant en mode veille sans augmenter la complexité de la technologie utilisée  Another object of the invention is to reduce the residual consumption of a component in standby mode without increasing the complexity of the technology used

pour réaliser le circuit intégré.  to realize the integrated circuit.

s Avec ces objectifs en vue, l' invention concerne un procédé de mise en veille d'un composant comprenant au moins un transistor MOS réalisé sur un substrat d'un premier type sur lequel est appliqué un premier potentiel de substrat (VPWELL, VNWELL). Le composant est alimenté  s With these objectives in view, the invention relates to a method for placing a component on standby comprising at least one MOS transistor produced on a substrate of a first type on which a first substrate potential is applied (VPWELL, VNWELL) . Component is powered

entre un potentiel bas et un potentiel haut.  between a low potential and a high potential.

Le composant (C) peut être tout composant comprenant au moins un transistor ou un ensemble de transistors CMOS. Le composant (C) peut ainsi être par exemple un transistor, un inverseur, un circuit de logique, une mémoire, une partie logique d'un microcontrôleur, etc. Selon l' invention, le composant est mis en veille en diminuant le potentiel haut ou en augmentant le potentiel bas, le premier potentiel de substrat restant inchangé. En d'autres termes, en mode de fonctionnement normal, on applique au composant un potentiel de substrat  Component (C) can be any component comprising at least one transistor or a set of CMOS transistors. Component (C) can thus be for example a transistor, an inverter, a logic circuit, a memory, a logic part of a microcontroller, etc. According to the invention, the component is put on standby by decreasing the high potential or by increasing the low potential, the first substrate potential remaining unchanged. In other words, in normal operating mode, a substrate potential is applied to the component.

et un potentiel d'alimentation, haut ou bas, classique.  and a supply potential, high or low, conventional.

2s Par contre, en mode veille, on diminue le potentiel haut ou on augmente le potentiel bas, le potentiel de  2s On the other hand, in standby mode, the high potential is reduced or the low potential is increased, the potential for

substrat étant maintenu à sa valeur en mode normal.  substrate being maintained at its value in normal mode.

Ainsi, avec l 'invention, en mode veille, on augmente en valeur absolue la tension entre le substrat et la source des transistors d'un type donné du composant. Ceci permet de modifier leur seuil de conduction, de sorte que le courant résiduel du composant soit réduit; on réduit également le potentiel d'alimentation haut ou bas et donc la consommation  Thus, with the invention, in standby mode, the voltage between the substrate and the source of the transistors of a given type of component is increased in absolute value. This makes it possible to modify their conduction threshold, so that the residual current of the component is reduced; we also reduce the high or low power potential and therefore the consumption

3s globale du composant en mode veille.  3s global component in standby mode.

On notera qu'avec l 'invention, et contrairement à lart antérieur connu, il n'est pas nécessaire de disposer d'un potentiel supérieur au potentiel haut ou d'un potentiel négatif (inférieur au potentiel bas) pour augnenter la tension entre le substrat et la source des transistors du composant. Ainsi, on évite l'utilisation de cTrcuits complexes et gros consommateurs d'énergie tels que les circuits à pompe de charge. Par ailleurs, puisque les potentiels alimentant le composant en mode veille restent compris entre les potentiels haut et bas (VDD0, VSS0) alimentant le composant en mode normal, il n'est pas nocessaire de réaliser le circuit intégré dans une technologie complexe telle qu'une technologie triple well. Dans un exemple, le potentiel haut (VDD0) en mode normal est égal à 1,2 V et le potentiel haut est diminué à la valeur (VDD1) 0,9 V en mode veille pour un circuit intégré réalisé en technologie 0,13,um. Le potentiel haut (VDD) appliqué au composant est ainsi égal à 1,2 V en  It will be noted that with the invention, and contrary to the known prior art, it is not necessary to have a potential greater than the high potential or a negative potential (less than the low potential) to increase the voltage between the substrate and the source of the component's transistors. This avoids the use of complex cTrcuits and large consumers of energy such as charge pump circuits. Furthermore, since the potentials supplying the component in standby mode remain between the high and low potentials (VDD0, VSS0) supplying the component in normal mode, it is not necessary to produce the integrated circuit in a complex technology such as triple well technology. In an example, the high potential (VDD0) in normal mode is equal to 1.2 V and the high potential is reduced to the value (VDD1) 0.9 V in standby mode for an integrated circuit produced in technology 0.13, um. The high potential (VDD) applied to the component is thus equal to 1.2 V in

mode actif et à 0,9 V en mode veille.  active mode and at 0.9 V in standby mode.

Dans un autre exemple, le potentiel bas (VSS0) est égal à 0 V en mode normal et le potentiel bas est augmenté à la valeur (VSS1) 0,3 V en mode veille. Le potentiel bas (VSS) appliqué au composant est dans ce cas  In another example, the low potential (VSS0) is equal to 0 V in normal mode and the low potential is increased to the value (VSS1) 0.3 V in standby mode. The low potential (VSS) applied to the component is in this case

égal à 0 V en mode actif et à 0,3 V en mode veille.  0 V in active mode and 0.3 V in standby mode.

De préférence, pour un composant comprenant plusieurs transistors MOS complémentaires réalisés sur des substrats complémentaires sur lesquels sont appliqués des potentiels de substrat (VPWELL, VNWELL) complémentaires, au cours du procédé selon l 'invention, on diminue le potentiel haut et on augmente le potentiel  Preferably, for a component comprising several complementary MOS transistors produced on complementary substrates to which are applied complementary substrate potentials (VPWELL, VNWELL), during the process according to the invention, the high potential is reduced and the potential is increased

bas, les potentiels de substrat restant inchangés.  low, the substrate potentials remain unchanged.

On augmente ainsi le potentiel bas et on diminue le 3s potentiel haut de manière symétrique en mode veille tout en maintenant constants les potentiels appliqués sur les substrats des transistors du composant: le courant résiduel du composant en mode veille en est d'autant plus réduit. Si le circuit intégré comprend plusieurs composants, il est possible en mode veille de diminuer le potentiel haut ou d' augmenter le potentiel bas de manière différente selon les composants et la fonction qu'ils remplissent. Ainsi dans un exemple d'un circuit dont le potentiel haut est égal à 1,2 V en mode normal et comprenant trois composants différents, on pourra par exemple appliquer le potentiel haut égal à 1,2 V sur le composant n l en mode normal, d'appliquer le potentiel haut réduit à 0,9 V sur le composant n 2 en mode veille et le potentiel haut réduit à 0,75 V sur le composant n 3 en mode veille. De façon symétrique, le potentiel bas  The low potential is thus increased and the high potential 3s is reduced symmetrically in standby mode while keeping constant the potentials applied to the substrates of the component transistors: the residual current of the component in standby mode is all the more reduced. If the integrated circuit comprises several components, it is possible in standby mode to decrease the high potential or to increase the low potential in different ways depending on the components and the function they perform. Thus in an example of a circuit whose high potential is equal to 1.2 V in normal mode and comprising three different components, it is for example possible to apply the high potential equal to 1.2 V to the component nl in normal mode, apply the reduced high potential to 0.9 V on component n 2 in standby mode and the reduced high potential to 0.75 V on component n 3 in standby mode. Symmetrically, the low potential

peut être augmenté différemment selon les composants.  can be increased differently depending on the component.

L' invention concerne également un cTrcuit intogré susceptible d'être utilisé pour mettre en _uvre le procédé ci-dessus. Le circuit intégré comprend notamment un composant dont on souhaite réduire le courant résiduel. Le composant (C) peut être tout composant comprenant au moins un transistor ou un ensemble de 2s transistors CMOS. Le composant (C) peut ainsi être par exemple un transistor, un inverseur, un circuit de logique, une mémoire, une partie logique d'un microcontrôleur, etc. Un premier potentiel de référence (VDD0 ou VSS0) est appliqué sur un substrat d'un premier type (N ou P)  The invention also relates to an integrated circuit which can be used to carry out the above method. The integrated circuit notably includes a component whose residual current is to be reduced. Component (C) can be any component comprising at least one transistor or a set of 2 CMOS transistors. Component (C) can thus be for example a transistor, an inverter, a logic circuit, a memory, a logic part of a microcontroller, etc. A first reference potential (VDD0 or VSS0) is applied to a substrate of a first type (N or P)

du composant.of the component.

Selon l' invention, le circuit intégré comprend également un premier limiteur de potentiel (R1) pour fournir au composant (C), en fonction d'un mode de 3s fonctionnement, un premier potentiel dalimentation (VDD ou VSS) égal: au premier potentiel de référence (VDD0 ou VSS0), ou - à un premier potentiel limité (VDD1 ou VSS1) compris entre un premier potentiel de référence (VDD0 ou VSS1) et un deuxième potentiel d'alimentation (VSS ou  According to the invention, the integrated circuit also comprises a first potential limiter (R1) for supplying the component (C), according to a mode of operation, a first supply potential (VDD or VSS) equal: to the first potential of reference (VDD0 or VSS0), or - to a first limited potential (VDD1 or VSS1) comprised between a first reference potential (VDD0 or VSS1) and a second supply potential (VSS or

VDD) également fourni au composant (C).  VDD) also supplied to component (C).

Ainsi, selon l' invention, on ajoute un limiteur de  Thus, according to the invention, a limit limiter is added.

potentiel pour limiter le courant résiduel du composant.  potential to limit the residual current of the component.

Par rapport à la solution connue de polarisation inverse du substrat, la taille globale du cTrcuit est considérablement réduite dans la mesure o la taille d'un limiteur de potentiel est très inférieure à celle d'une  Compared to the known solution of reverse polarization of the substrate, the overall size of the cTrcuit is considerably reduced insofar as the size of a potential limiter is much smaller than that of a

pompe de charge, comme on le verra mieux par la suite.  charge pump, as will be seen more clearly below.

Par ailleurs, un limiteur de potentiel consomme très peu d'énergie par rapport à une pompe de charge, comme on le verra mieux dans des exemples de réalisation, de sorte que la consommation globale du cTrcuit intégré est  Furthermore, a potential limiter consumes very little energy compared to a charge pump, as will be seen more clearly in exemplary embodiments, so that the overall consumption of the integrated cTrcuit is

également limitée.also limited.

De préférence, un deuxième potentiel de référence (VSS0 ou VDD0) est appliqué sur un substrat d'un deuxTème type (P ou N) du composant et le circuit intégré comprend également un deuxième limiteur de potentiel (R2) pour fournir, en fonction du mode de fonctionnement, le deuxième potentiel d'alimentation (VSS ou VDD) égal à: 2s - un deuxTème potentiel de référence (VSS0 ou VDD0), ou - un deuxTème potentiel limité (VSS1 ou VDD1) compris entre le deuxième potentiel de référence (VSS0 ou VDD0) et le premier potentiel d'alimentation (VDD ou  Preferably, a second reference potential (VSS0 or VDD0) is applied to a substrate of a two type (P or N) of the component and the integrated circuit also includes a second potential limiter (R2) for supplying, depending on the operating mode, the second supply potential (VSS or VDD) equal to: 2s - one twoTheme reference potential (VSS0 or VDD0), or - a twoTheme limited potential (VSS1 or VDD1) between the second reference potential ( VSS0 or VDD0) and the first supply potential (VDD or

VSS).VSS).

On rend ainsi symétrique le cTrcuit intégré et on limite encore plus le courant résiduel du composant en mode veille, comme on le verra mieux par la suite. Le deuxième limiteur de potentiel peut être réalisé de  The integrated cTrcuit is thus made symmetrical and the residual current of the component is further limited in standby mode, as will be seen more clearly below. The second potential limiter can be produced from

3s manière symétrique au premier.3s symmetrical to the first.

Selon un premier mode de réalisation, le premier limiteur de potentiel (R1) comprend un commutateur comprenant deux entrées d'alimentation sur lesquelles sont appliqués respectivement le premier potentiel de s référence (VDDO ou VSSO) et le premier potentiel limité (VDD1 ou VSS1). Le commutateur produit le premier potentiel d'alimentation haut ou bas (VDD ou VSS) en fonction d'un premier signal de commande (/REGUL) représentatif du mode de fonctionnement du composant: le premier potentiel d'alimentation haut ou bas est ainsi égal soit à sa valeur de référence, soit à sa valeur limitée en fonction du premier signal de commande. Ce premier mode de réalisation peut être utilisé dans le cas o le composant (C) a deux modes de fonctionnement privilégié, par exemple un mode de fonctionnement normal  According to a first embodiment, the first potential limiter (R1) comprises a switch comprising two power inputs on which the first reference potential (VDDO or VSSO) and the first limited potential (VDD1 or VSS1) are applied respectively . The switch produces the first high or low supply potential (VDD or VSS) as a function of a first control signal (/ REGUL) representative of the operating mode of the component: the first high or low supply potential is thus equal either at its reference value, or at its limited value depending on the first control signal. This first embodiment can be used in the case where the component (C) has two preferred operating modes, for example a normal operating mode

et un mode veille.and a sleep mode.

Ce mode de réalisation du -premier limiteur de potentiel (R1) est particulièrement simple à mettre en _uvre. Ce mode de réalisation reste cependant intéressant par rapport à la solution connue de polarisation inverse du substrat: en effet, une source de potentiel fournissant un potentiel limité compris entre le premier potentiel de référence (VDDO) et le deuxième potentiel d'alimentation (VSS) inférieur ou égal au potentiel de référence alimentant le circuit intégré est beaucoup moins volumineuse et beaucoup moins consommatrice d'énergie qu'une source de type pompe de charge indispensable pour produire des potentiels supérieurs à VDDO ou des potentiels négatifs. Par ailleurs, ce mode de mise en _uvre peut être réalisé sans utiliser une  This embodiment of the first potential limiter (R1) is particularly simple to implement. This embodiment remains interesting, however, compared to the known solution of reverse polarization of the substrate: in fact, a source of potential providing a limited potential comprised between the first reference potential (VDDO) and the second supply potential (VSS) less than or equal to the reference potential supplying the integrated circuit is much less bulky and much less energy consuming than a source of the charge pump type essential for producing potentials greater than VDDO or negative potentials. Furthermore, this method of implementation can be carried out without using a

technologie de type triple well.triple well technology.

Selon un deuxième mode de réulisation, le premier limiteur de potentiel (R1) comprend (figure 4): 3s - un premier transistor (PO), ayant une source et un substrat sur lesquels est appliqué le premier potentiel de référence (VDDO ou VSSO), une grille sur laquelle est appliqué le premier signal de commande ( /REGUL) représentatif du mode de fonctionnement du composant, et s - un deuxième transistor (N3), ayant un drain connocté à la source du premier transistor (PO), et une source connectée à une grille par l'intermédiaire d'un  According to a second embodiment, the first potential limiter (R1) comprises (FIG. 4): 3s - a first transistor (PO), having a source and a substrate on which the first reference potential (VDDO or VSSO) is applied , a gate on which the first control signal (/ REGUL) representative of the operating mode of the component is applied, and s - a second transistor (N3), having a drain connected to the source of the first transistor (PO), and a source connected to a grid via a

premier inverseur (Il).first inverter (II).

Le premier potentiel d'alimentation (VDD ou VSS) est accessible sur le drain du premier transistor (PO) et son niveau est fonction du premier signal de commande  The first supply potential (VDD or VSS) is accessible on the drain of the first transistor (PO) and its level is a function of the first control signal

( / REGUL).(/ REGUL).

Ce deuxième mode de réalisation peut être utilisé dans le cas o le composant (C) a deux modes de fonctionnement privilagié, par exemple un mode de  This second embodiment can be used in the case where the component (C) has two privileged operating modes, for example a

fonctionnement normal et un mode veille.  normal operation and a standby mode.

Dans le cas o le composant (C) comprend trois modes de fonctionnement privilégiés, par exemple un mode normal, un mode veille et un mode rétention, le premier limiteur de potentiel (Rl) sera avantageusement complété par un troisième limiteur (R3), les deux étant associés en parallèle pour fournir au composant, en fonction du mode de fonctionnement, le premier potentiel d'alimentation (VDD ou VSS) égal: 2s - au premier potentiel de référence (VDDO ou VSSO), - au premier potentiel limité (VDDl ou VSSl), ou - à un troisième potentiel limité (VDD2 ou VSS2) compris entre le premier potentiel limité et le deuxième  In the case where the component (C) comprises three privileged operating modes, for example a normal mode, a standby mode and a retention mode, the first potential limiter (R1) will advantageously be supplemented by a third limiter (R3), the two being associated in parallel to supply the component, according to the operating mode, the first supply potential (VDD or VSS) equal: 2s - to the first reference potential (VDDO or VSSO), - to the first limited potential (VDDl or VSSl), or - to a third limited potential (VDD2 or VSS2) between the first limited potential and the second

potentiel d'alimentation (VSS ou VDD).  supply potential (VSS or VDD).

L' invention et les avantages qui en découlent apparaîtront plus clairement à la lecture de la  The invention and the advantages which ensue from it will become more clearly apparent on reading the

description qui suit d'un exemple préféré de réalisation  description which follows of a preferred embodiment

d'un circuit intégré comprenant un composant à faible  of an integrated circuit comprising a component with low

3s courant résiduel, selon l'invention. ba description est à  3s residual current, according to the invention. ba description is at

lire en référence aux dessins annexés dans lesquels: - la figure 1, déjà décrite, est un diagramme montrant de manière schématique l'évolution du courant IDS circulant entre le drain et la source d'un transistor MOS de type N en fonction de la tension appliquée entre sa grille et sa source, pour une tension entre son drain et sa source donnée, - la figure 2, déjà décrite, est un schéma électronique d'un inverseur connu, - la figure 3, déjà décrite, est un chronogramme montrant l'évolution des tensions aux bornes du circuit connu de la figure 2 en fonction du temps, - la figure 4 est un schéma électronique d'un circuit intégré selon l 'invention, et la figure 5 est un chronogramme montrant l'évolution des tensions aux bornes du cTrcuit de la  read with reference to the accompanying drawings in which: - Figure 1, already described, is a diagram schematically showing the evolution of the IDS current flowing between the drain and the source of an N-type MOS transistor as a function of the voltage applied between its grid and its source, for a voltage between its drain and its given source, - Figure 2, already described, is an electronic diagram of a known inverter, - Figure 3, already described, is a timing diagram showing l evolution of the voltages at the terminals of the known circuit of FIG. 2 as a function of time, FIG. 4 is an electronic diagram of an integrated circuit according to the invention, and FIG. 5 is a timing diagram showing the evolution of the voltages at cTrcuit terminals of the

figure 4 en fonction du temps.Figure 4 as a function of time.

La figure 4 est un circuit intégré selon l 'invention qui comprend deux limiteurs de potentiel R1, R2, et un composant dont le courant résiduel est limité  FIG. 4 is an integrated circuit according to the invention which comprises two potential limiters R1, R2, and a component whose residual current is limited

dans un mode veille.in a standby mode.

Dans un exemple non limitatif, le composant est une mémoire de type SRAM réalisoe dans une technologie CMOS 0,13,um. Plus généralement, le composant C est un composant électronique quelconque comportant au moins un élément CMOS (transistor, mémoire, inverseur, porte  In a nonlimiting example, the component is a memory of the SRAM type produced in a CMOS 0.13 μm technology. More generally, component C is any electronic component comprising at least one CMOS element (transistor, memory, inverter, gate

logique, etc.), susceptible de fuir lorsqu'il est bloqué.  logic, etc.), which may leak when blocked.

Les substrats des transistors MOS constituant le composant C sont polarisés par deux potentiels VNWELL, VPWELL, respectivement pour les CMOS de type P et les CMOS de type N. Selon 1'invention, les potentiels VNWELL, WPWELL sont constants et sont égaux respectivement à un potentiel VDD0 (ler potentiel de référence) et à un potentiel de masse VSS0 (2ème potentiel de référence) du cTrcuit. Le potentiel VDD0 et le potentiel VSS0 sont choisis en fonction du composant C à alimenter et de la technologie dans laquelle il est réalisé. Dans l'exemple du composant C réalisé en technologie CMOS 0,13,um,, le potentiel VDD0 est choisi égal à 1,2 V et le potentiel VSS0 est choisi égal à 0 V. Le cTrcuit R1 comprend une entrce d'alimentation sur laquelle est appliqué le potentiel de référence VDD0, une entrée de commande sur laquelle est appliqué un signal de commande /REGUL, inverse d'un signal REGUL, et une sortie connectée à une première entrée d'alimentation du composant C sur laquelle est accessible un potentiel d'alimentation VDD. Enfin, le potentiel VPWELL = VSS0 est appliqué sur le substrat de type P des transistors N du  The substrates of the MOS transistors constituting the component C are polarized by two potentials VNWELL, VPWELL, respectively for the CMOS of type P and the CMOS of type N. According to the invention, the potentials VNWELL, WPWELL are constant and are respectively equal to one potential VDD0 (1st reference potential) and a ground potential VSS0 (2nd reference potential) of the cTrcuit. The potential VDD0 and the potential VSS0 are chosen according to the component C to be supplied and the technology in which it is produced. In the example of component C produced in CMOS technology 0.13, um, the potential VDD0 is chosen equal to 1.2 V and the potential VSS0 is chosen equal to 0 V. The cTrcuit R1 comprises a power input on which is applied the reference potential VDD0, a control input to which is applied a control signal / REGUL, inverse of a REGUL signal, and an output connected to a first supply input of component C on which a VDD supply potential. Finally, the potential VPWELL = VSS0 is applied to the P-type substrate of the N transistors of the

circuit R1.circuit R1.

Le signal REGUL indique dans quel état se trouve le composant et prend deux valeurs. Un signal REGUL inactif (par exemple REGUL = 1, /REGUL = 0) indique un mode de fonctionnement actif du composant C. Inversement, un signal REGUL actif (REGUL = 0, /REGUL = 1) indique un mode veille du composant C dans lequel seul un  The REGUL signal indicates in which state the component is and takes two values. An inactive REGUL signal (for example REGUL = 1, / REGUL = 0) indicates an active operating mode of component C. Conversely, an active REGUL signal (REGUL = 0, / REGUL = 1) indicates a standby mode of component C in which only one

fonctionnement minimal est assuré. Le circuit R1 fonctionne de la manière suivante: il fournit sur sa sortieminimal operation is ensured. The circuit R1 works in the following way: it provides on its output

le potentiel VDD qui est égal - soit au potentiel de référence VDD0 si le signal REGUL est inactif (REGUL = 1, /REGUL = 0), - soit à un potentiel VDD1 compris entre le potentiel VSS appliqué sur la deuxième entrée du composant C et le potentiel de référence VDD0 si le  the potential VDD which is equal - either to the reference potential VDD0 if the signal REGUL is inactive (REGUL = 1, / REGUL = 0), - or to a potential VDD1 between the potential VSS applied to the second input of component C and the reference potential VDD0 if the

signal REGUL est actif (REGUL = 0, /REGUL = 1).  REGUL signal is active (REGUL = 0, / REGUL = 1).

Le composant est alimenté par le potentiel VDD.  The component is powered by the VDD potential.

Ainsi, en mode actif du composant, le potentiel VDD a sa valeur habituelle VDD0. Par contre, en mode veille, et conformément à l 'invention, on réduit le potentiel VDD à  Thus, in active mode of the component, the potential VDD has its usual value VDD0. On the other hand, in standby mode, and in accordance with the invention, the VDD potential is reduced to

sa valeur VDD1.its value VDD1.

Dans un exemple numérique, le potentiel VDD1 est égal à 0,9 V. Ainsi, le potentiel appliqué sur la première entrce d'alimentation du composant C est égal à VDDO = 1,2 V si le signal REGUL est inactif (composant en fonctionnement normal) et est égal à VDD1 = 0,9 V si le  In a digital example, the potential VDD1 is equal to 0.9 V. Thus, the potential applied to the first power input of component C is equal to VDDO = 1.2 V if the REGUL signal is inactive (component in operation normal) and is equal to VDD1 = 0.9 V if the

signal REGUL est actif (composant en mode veille).  REGUL signal is active (component in standby mode).

Le circuit R2 comprend une entrée d'alimentation sur laquelle est appliqué le potentiel de masse VSSO, une entrée de commande sur laquelle est appliqué le signal REGUL, et une sortie connectée à une deuxTème entrée d'alimentation du composant C sur laquelle est accessible un potentiel VSS. Enfin, le potentiel VNWELL = VDDO est appliqué sur le substrat de type N des transistors de  The circuit R2 comprises a supply input to which the ground potential VSSO is applied, a control input to which the signal REGUL is applied, and an output connected to a second supply input of component C on which a VSS potential. Finally, the potential VNWELL = VDDO is applied to the N-type substrate of the transistors

type P du circuit R2.type P of circuit R2.

Le circuit R2 fonctionne de manière similaire au ctrcuit R1: le circuit R2 fournit, sur sa sortie, le potentiel VSS qui est égal soit au potentiel de masse VSSO si le signal REGUL est inactif, soit à un potentiel VSS1 compris entre le potentiel VDD appliqué sur la première entrée du composant C et le potentiel de masse VSSO si le signal REGUL est actif. I1 est à noter que, comme le potentiel VDD est égal soit à VDDO, soit à VDD1, le potentiel VSS1 est choisi entre VSSO et VDD1 pour  The circuit R2 operates in a similar way to the circuit R1: the circuit R2 supplies, on its output, the potential VSS which is equal either to the ground potential VSSO if the signal REGUL is inactive, or to a potential VSS1 comprised between the potential VDD applied on the first input of component C and the ground potential VSSO if the REGUL signal is active. I1 should be noted that, since the potential VDD is equal to either VDDO or VDD1, the potential VSS1 is chosen between VSSO and VDD1 for

alimenter correctement le composant.  supply the component correctly.

Le composant est alimenté par le potentiel VSS.  The component is powered by the VSS potential.

Ainsi, en mode actif du composant, le potentiel VSS a sa valeur habituelle VSSO. Par contre, en mode veille, et conformément à l 'invention, on augmente le potentiel VSS  Thus, in active mode of the component, the potential VSS has its usual value VSSO. On the other hand, in standby mode, and in accordance with the invention, the VSS potential is increased

à sa valeur VSS1.at its value VSS1.

Dans un exemple, le potentiel VSS1 est égal à 0,3 V. Ainsi, le potentiel appliqué sur la deuxième entrée d'alimentation du composant C est égal à VSSO = 0 V si le signal REGUL est inactif (composant en fonctionnement normal) et est égal à VSS1 = 0,3 V si le  In one example, the potential VSS1 is equal to 0.3 V. Thus, the potential applied to the second power input of component C is equal to VSSO = 0 V if the REGUL signal is inactive (component in normal operation) and is equal to VSS1 = 0.3 V if the

signal REGUL est actif (composant en mode veille).  REGUL signal is active (component in standby mode).

La figure 5 résume les modes de fonctionnement du circuit de la figure 4. Le mode 1 est le mode actif du composant C. Le mode O est le mode veille du composant C. Figure 5 sont représentés en tirets épais le potentiel VNWELL = VDDO appliqué sur les substrats des transistors P et VPWELL = VSSO appliqué sur les substrats des transistors N du composant C. Les potentiels VNWELL, VPWELL sont constants dans le temps, quel que soit le mode de fonctionnement du composant C. Dans l'exemple de la figure 5, le potentiel VDDO est choisi égal à 1,2 V et le potentiel VSSO est choisi égal à O V pour un composant  Figure 5 summarizes the operating modes of the circuit of Figure 4. Mode 1 is the active mode of component C. Mode O is the standby mode of component C. Figure 5 are shown in thick lines the potential VNWELL = VDDO applied on the substrates of the transistors P and VPWELL = VSSO applied on the substrates of the transistors N of the component C. The potentials VNWELL, VPWELL are constant over time, whatever the operating mode of the component C. In the example of the figure 5, the VDDO potential is chosen equal to 1.2 V and the VSSO potential is chosen equal to OV for a component

CMOS réalisé en technologie 0,13um.  CMOS made in 0.13um technology.

Figure 5 sont également représentés en fonction du temps, en traits fins continus, les potentiels VDD et VSS appliqués sur les entrces d'alimentation du composant C. En mode de fonctionnement normal du composant, le signal REGUL est inactif (mode 1, REGUL = 1, /REGUL = 0) le potentiel VDD est égal au potentiel VDDO et le potentiel VSS est égal à VSSO, ce qui signifie en dautres termes que la source de chaque transistor P. N  Figure 5 are also represented as a function of time, in solid solid lines, the potentials VDD and VSS applied to the power inputs of component C. In normal operating mode of the component, the REGUL signal is inactive (mode 1, REGUL = 1, / REGUL = 0) the potential VDD is equal to the potential VDDO and the potential VSS is equal to VSSO, which means in other words that the source of each transistor P. N

du composant C est connectée à son substrat.  of component C is connected to its substrate.

En mode veille du composant, le signal REGUL est actif (mode 0, REGUL = 0, /REGUL = 1), le potentiel VDD est diminué et le potentiel VSS est augmenté. Les potentiels VDD, VSS ainsi modifiés génèrent une tension VBS1 positive entre le substrat et la source des transistors P et une tension VBS2 négative entre le substrat et la source des transistors N du composant C. Les variations de la tension VBS1 entraînent une diminution des seuils de conduction VTP des transistors P du composant C et donc une réduction de leur courant résiduel. De la méme facon, les variations de la tension VBS2 entraînent une augmentation des seuils de conduction des transistors N du composant C et donc une réduction de  In component standby mode, the REGUL signal is active (mode 0, REGUL = 0, / REGUL = 1), the VDD potential is decreased and the VSS potential is increased. The potentials VDD, VSS thus modified generate a positive voltage VBS1 between the substrate and the source of the transistors P and a negative voltage VBS2 between the substrate and the source of the transistors N of component C. Variations in the voltage VBS1 cause a reduction in the thresholds of VTP conduction of the transistors P of component C and therefore a reduction of their residual current. In the same way, variations in the voltage VBS2 lead to an increase in the conduction thresholds of the N transistors of component C and therefore a reduction in

leur courant résiduel.their residual current.

Ceci réduit globalement le courant résiduel du composant C en mode veille, et donc sa consommation résiduelle. On notera qu'avec l'invention, les potentiels appliqués VPWELL, VNWELL sur les substrats des transistors du composant restent inchangés quel que soit le mode de fonctionnement du composant. On modifie par contre les potentiels dalimentation VDD, VSS du composant, de sorte à augmenter la tension entre le substrat et la source des transistors P du composant, et / ou à diminuer la tension entre le substrat et la source  This generally reduces the residual current of component C in standby mode, and therefore its residual consumption. It will be noted that with the invention, the potentials applied VPWELL, VNWELL on the substrates of the component transistors remain unchanged whatever the operating mode of the component. On the other hand, the supply potentials VDD, VSS of the component are modified, so as to increase the voltage between the substrate and the source of the P transistors of the component, and / or to decrease the voltage between the substrate and the source.

des transistors N du composant.of the N transistors of the component.

Selon un autre mode de réalisation, le cTrcuit R1 comprend, conformément à la figure 4, un transistor P0 de  According to another embodiment, the cTrcuit R1 comprises, in accordance with FIG. 4, a transistor P0 of

type P. un transistor N3 de type N et un inverseur I1.  type P. a transistor N3 of type N and an inverter I1.

Le transistor P0 a une source et un substrat connectés ensemble à l'entrée VDDO d'alimentation du circuit R1, une grille connoctée à l'entrce de commande pour recevoir le signal /REGUL inverse du signal REGUL, et un drain connecté à la sortie VDD du circuit R1. Le transistor P0 est choisi de sorte que la chute de tension à ses bornes, lorsqu'il est en conduction, soit la plus  The transistor P0 has a source and a substrate connected together to the input VDDO of supply of the circuit R1, a gate connected to the control input to receive the signal / REGUL opposite of the signal REGUL, and a drain connected to the output VDD of circuit R1. The transistor P0 is chosen so that the voltage drop across its terminals, when it is in conduction, is the most

faible possible.weak possible.

2s Le transistor N3 a un drain connecté à l'entrée d'alimentation VDDO du circuit R1, une source connectée dune part à la grille de N3 par l'intermédiaire de linverseur I1 et dautre part à la sortie VDD du circuit R1. N3 a également un substrat connecté au substrat P sur lequel est réalisé le cTrcuit intogré. L'inverseur I1 est  2s The transistor N3 has a drain connected to the supply input VDDO of the circuit R1, a source connected on the one hand to the gate of N3 via the inverter I1 and on the other hand to the output VDD of the circuit R1. N3 also has a substrate connected to the substrate P on which the built-in cTrcuit is made. The inverter I1 is

réalisé selon le schéma connu de la figure 1.  produced according to the known diagram of FIG. 1.

Le ctrcuit R1 fonctionne de la manière suivante.  Circuit R1 works as follows.

Lorsque le signal REGUL est inactif (fonctionnement normal du composant), le signal inverse /REGUL est égal à 3s ''0,, le transistor P0 est passant et le potentiel dalimentation VDDO qui est appliqué sur sa source est reproduit sur son drain: le potentiel VDD0 apparaît ainsi sur la première entrée du composant C et le  When the REGUL signal is inactive (normal operation of the component), the inverse signal / REGUL is equal to 3s '' 0 ,, the transistor P0 is on and the supply potential VDDO which is applied to its source is reproduced on its drain: the potential VDD0 thus appears on the first input of component C and the

transistor N3 est court-cTrcuité.transistor N3 is short-circuited.

Lorsque le signal REGUL devient actif (REGUL = "0', /REGUL = ''1", passage en mode veille du composant), le transistor P0 se bloque, et la différence de potentiel  When the REGUL signal becomes active (REGUL = "0 ', / REGUL =' '1", switching to standby mode of the component), the transistor P0 is blocked, and the potential difference

VDD - VSS aux bornes d'alimentation du composant diminue.  VDD - VSS at the component supply terminals decreases.

La diminution du potentiel sur l'entrée de l'inverseur I1 va entraîner une augnentation du potentiel sur la sortie de I1, mettant en conduction le transistor N3. Dès lors le transistor N3 va fournir le courant résiduel du composant C et le potentiel sur la source de N3 va se stabiliser à la valeur VDD1 inférieure à VDD. Le circuit R1 s'est ainsi mis en fonctionnement sans  The decrease in potential on the input of the inverter I1 will lead to an increase in the potential on the output of I1, putting the transistor N3 in conduction. Consequently, the transistor N3 will supply the residual current of the component C and the potential on the source of N3 will stabilize at the value VDD1 lower than VDD. The R1 circuit was thus put into operation without

Is nocessiter d'apport d'énergie complémentaire.  Is an additional energy supply process.

En mode veille, le circuit R1 permet de fournir le courant résiduel consommé par le composant C en lui appliquant le potentiel VDD1 sur son entrce d'alimentation. Ceci a deux conséquences: - comme le potentiel VDD1 appliqué sur l'entrée d'alimentation du composant est inférieur au potentiel VDD0, le courant résiduel consommé par le composant C en mode veille est inférieur à celui qui serait consommé par le composant C s'il recevait le potentiel VDD0 sur son  In standby mode, the circuit R1 makes it possible to supply the residual current consumed by the component C by applying to it the potential VDD1 on its power input. This has two consequences: - as the potential VDD1 applied to the component supply input is lower than the potential VDD0, the residual current consumed by component C in standby mode is lower than that which would be consumed by component C s' it received the potential VDD0 on its

entrée d'alimentation.power input.

- comme le composant C recoit le potentiel VDD1 sur son entrée d'alimentation et comme le potentiel VNWELL = VDD0 est appliqué sur les substrats des transistors MOS P du composant C, la tension VBS1 appliquée aux transistors P du composant est augmentée et le seuil de conduction VTP des transistors P est augmenté (ou diminué en  - as component C receives the potential VDD1 on its supply input and as the potential VNWELL = VDD0 is applied to the substrates of the MOS P transistors of component C, the voltage VBS1 applied to the P transistors of the component is increased and the threshold of VTP conduction of the P transistors is increased (or decreased in

valeur absolue) en conséquence.absolute value) accordingly.

On notera que le circuit R1 de la figure 4 est plus intéressant qu'un simple commutateur, car il ne nécessite pas l'utilisation d'une source de potentiel complémentaire pour produire le potentiel VDD1. Le potentiel VDD1 est en effet fixé par le transistor N3 et  It will be noted that the circuit R1 of FIG. 4 is more interesting than a simple switch, since it does not require the use of a source of additional potential to produce the potential VDD1. The potential VDD1 is in fact fixed by the transistor N3 and

le seuil de basculement de l'inverseur I1.  the switching threshold of the inverter I1.

Le cTrcuit R2 est construit symétrique au cTrcuit R1. Le circuit R2 comprend ainsi (figure 4) un transistor NO de type N. un transistor P3 de type P et un inverseur I2. Le transistor NO a un drain connecté à la sortie du circuit R2, une grille connectée à l'entrée de commande de R2 pour recevoir le signal REGUL, et une source et un substrat connoctés à l'entrée dalimentation du circuit R2 sur la quelle est appliqué le potentiel VSSO. Le transistor P3 a une source connectée à la sortie du circuit R2, un drain connecté d'une part à sa grille par l'intermédiaire de l'inverseur I2 et d'autre part à l'entrée d'alimentation du cTrcuit R2. LE transistor P3 a également un substrat sur lequel est appliqué le  The cTrcuit R2 is built symmetrical to the cTrcuit R1. The circuit R2 thus comprises (FIG. 4) a NO transistor of type N. a transistor P3 of type P and an inverter I2. The NO transistor has a drain connected to the output of the R2 circuit, a gate connected to the control input of R2 to receive the REGUL signal, and a source and a substrate connected to the power input of the R2 circuit on which it is applied the VSSO potential. The transistor P3 has a source connected to the output of the circuit R2, a drain connected on the one hand to its gate via the inverter I2 and on the other hand to the power supply input of the cTrcuit R2. THE transistor P3 also has a substrate on which the

potentiel VNWELL = VDDO.potential VNWELL = VDDO.

Le circuit R2 fonctionne de la manière suivante.  The R2 circuit operates as follows.

Lorsque le signal REGUL est inactif (fonctionnement normal du composant), égal à "1", le transistor NO est passant et le potentiel VSSO qui est appliqué sur sa source est reproduit sur son drain: VSS = VSSO apparaît ainsi sur la deuxTème entrée du composant C et le  When the REGUL signal is inactive (normal operation of the component), equal to "1", the NO transistor is on and the potential VSSO which is applied to its source is reproduced on its drain: VSS = VSSO thus appears on the second input of the component C and the

transistor P3 est court-cTrcuité.transistor P3 is short-circuited.

Lorsque le signal REGUL devient inactif (passage en mode veille du composant), le transistor NO se bloque  When the REGUL signal becomes inactive (switching to standby mode of the component), the NO transistor is blocked

(REGUL = "0").(REGUL = "0").

Par transfert de charges à travers le composant C, il y a augmentation du potentiel VSS en sortie du circuit R2, c'est-à-dire du potentiel à l'entrée de l'inverseur I2. Ceci entraîne une diminution du potentiel sur la  By charge transfer through the component C, there is an increase in the potential VSS at the output of the circuit R2, that is to say of the potential at the input of the inverter I2. This leads to a decrease in the potential on the

grille du transistor P3 et une mise en conduction de P3.  gate of the transistor P3 and a conduction of P3.

Dès lors le transistor P3 va fournir le courant résiduel du composant C et le potentiel sur la source de P3 va se  Therefore the transistor P3 will supply the residual current of the component C and the potential on the source of P3 will

stabiliser à une valeur VSS1 supérieure à VSSO.  stabilize at a VSS1 value greater than VSSO.

Comme le potentiel VSS1 est supérieur au potentiel VSS0, le courant résiduel consommé par le composant C est inférieur à celui qui serait fourni par le composant C s'il recevait le potentiel VSS0 sur son entrée dalimentation. Le cTrcuit R2 permet donc bien de limiter le courant résiduel dans le composant C. Par ailleurs, VSS augmente aux bornes du composant C: ceci augmente la tension VBS2 (nagative) entre le  As the potential VSS1 is greater than the potential VSS0, the residual current consumed by component C is less than that which would be supplied by component C if it received the potential VSS0 on its power input. The cTrcuit R2 therefore makes it possible to limit the residual current in the component C. In addition, VSS increases at the terminals of the component C: this increases the voltage VBS2 (nagative) between the

substrat P et la source des transistors N du composant.  substrate P and the source of the N transistors of the component.

En conséquence, le seuil de conduction VTN des  Consequently, the VTN conduction threshold of

transistors N du composant C augmente.  N transistors of component C increases.

Des modifications peuvent être apportées au circuit de la figure 4. En particulier, la figure 4 est un mode de réalisation préféré de l' invention dans lequel on utilise, en mode veille: - un limiteur R1 pour limiter le potentiel VDD,  Modifications can be made to the circuit of FIG. 4. In particular, FIG. 4 is a preferred embodiment of the invention in which, in standby mode, a limiter R1 is used to limit the potential VDD,

- un limiteur R2 pour limiter le potentiel VSS.  - an R2 limiter to limit the VSS potential.

On obtient ainsi un circuit symétrique, avec une efficacité maximale (en terme de réduction du courant résiduel du composant C) dans la mesure o le limiteur R1 et le limiteur R2 permettent d'agir simultanément sur tous les transistors, de type P et de type N. du composant C. Un circuit intégré selon l' invention peut aussi comprendre un seul limiteur de potentiel, soit le limiteur R1, soit le limiteur R2. Le courant résiduel est aussi limité par rapport à un circuit intégré ne comprenant pas de limiteur, mais dans une proportion moindre dans la mesure o un seul limiteur permet dagir sur les transistors P ou sur les transistors N du  A symmetrical circuit is thus obtained, with maximum efficiency (in terms of reduction of the residual current of component C) insofar as the limiter R1 and the limiter R2 make it possible to act simultaneously on all the transistors, of type P and of type N. of component C. An integrated circuit according to the invention can also comprise a single potential limiter, either the limiter R1, or the limiter R2. The residual current is also limited compared to an integrated circuit not comprising a limiter, but in a lesser proportion insofar as a single limiter makes it possible to act on the transistors P or on the transistors N of the

composant C, mais pas sur les deux simultanément.  component C, but not on both simultaneously.

Dans l'exemple décrit en relation avec la figure 4, 3s on a supposé que le composant avait deux modes de  In the example described in relation to FIG. 4, 3s it has been assumed that the component has two modes of

fonctionnement: mode normal ou mode veille.  operation: normal mode or standby mode.

Cependant, l' invention peut être également utilisée pour un composant ayant d'autres modes de fonctionnement, par exemple: un mode de fonctionnement normal, un mode de veille dans lequel des potentiels limités sont appliqués sur les transistors du composant (pour des actions de surveillance par exemple), et un mode de rétention dans lequel des potentiels encore plus limités sont appliqués sur les transistors (pour des actions de  However, the invention can also be used for a component having other operating modes, for example: a normal operating mode, a standby mode in which limited potentials are applied to the transistors of the component (for actions of surveillance for example), and a retention mode in which even more limited potentials are applied to the transistors (for actions of

rétention de données par exemple).  data retention for example).

En pratique, on pourra par exemple utiliser deux circuits de réqulation R1 en parallèle pour fournir au composant un potentiel d'alimentation VDD qui est égal à: VDD = VDDO en mode normal, VDD = VDD1 < VDDO en mode veille, et VDD = VDD2 VDD1 en mode rétention (courbe en  In practice, it will be possible, for example, to use two equation circuits R1 in parallel to provide the component with a supply potential VDD which is equal to: VDD = VDDO in normal mode, VDD = VDD1 <VDDO in standby mode, and VDD = VDD2 VDD1 in retention mode (curve in

pointillés figure 5).dotted figure 5).

On utilisera de préférence également deux cTrcuits de réqulation R2 en parallèle pour fournir au composant un potentiel d'alimentation VSS qui est égal à: VSS = VSS0 en mode normal, VSS = VSS1 > VSS0 en mode veille, et VSS = VSS2 > VSS1 en mode rétention (courbe en  It is also preferable to use two equation circuits R2 in parallel to provide the component with a supply potential VSS which is equal to: VSS = VSS0 in normal mode, VSS = VSS1> VSS0 in standby mode, and VSS = VSS2> VSS1 in retention mode (curve in

pointillés figure 5).dotted figure 5).

Ainsi, en mode rétention, le courant résiduel 2s consommé par le composant est encore diminué par rapport  Thus, in retention mode, the residual current 2s consumed by the component is further reduced compared to

au courant consommé en mode veille.  current consumed in standby mode.

Claims (8)

REVENDICATIONS 1. Procédé de mise en veille d'un composant (C) comprenant au moins un transistor MOS réalisé sur un substrat d'un premier type sur lequel est appliqué un premier potentiel de substrat (VPWELL, VNWELL), le composant étant alimenté entre un potentiel bas et un potentiel haut, le procédé étant caractérisé en ce qu'on diminue le potentiel haut ou on augmente le potentiel  1. Method for placing a component on standby (C) comprising at least one MOS transistor produced on a substrate of a first type to which a first substrate potential is applied (VPWELL, VNWELL), the component being supplied between a low potential and high potential, the method being characterized in that the high potential is reduced or the potential is increased bas, le potentiel de substrat restant inchangé.  low, the substrate potential remains unchanged. 2. Procédé selon la revendication 1, le composant (C) comprenant plusieurs transistors MOS complémentaires réalisés sur des substrats complémentaires sur lesquels sont appliqués des potentiels de substrat (VPWELL, VNWELL) complémentaires, procédé au cours duquel on diminue le potentiel haut et on augmente le potentiel  2. Method according to claim 1, the component (C) comprising several complementary MOS transistors produced on complementary substrates to which are applied complementary substrate potentials (VPWELL, VNWELL), process during which the high potential is decreased and increased the potential bas, les potentiels de substrat restant inchangés.  low, the substrate potentials remain unchanged. 3. Circuit intégré comprenant un composant (C), un premier potentiel de substrat (VDD0 ou VSS0) étant appliqué sur un substrat d'un premier type du composant, caractérisé en ce qu'il comprend également un premier limiteur de potentiel (R1) pour fournir au composant (C), en fonction dun mode de fonctionnement, un premier potentiel d'alimentation (VDD ou VSS) égal: - au premier potentiel de substrat (VDD0 ou VSS0), ou - à un premier potentiel limité (VDD1 ou VSS1) compris entre le premier potentiel de substrat (VDD0 ou VSS0) et un deuxTème potentiel d'alimentation (VSS ou  3. Integrated circuit comprising a component (C), a first substrate potential (VDD0 or VSS0) being applied to a substrate of a first type of the component, characterized in that it also comprises a first potential limiter (R1) to supply to the component (C), according to an operating mode, a first supply potential (VDD or VSS) equal: - to the first substrate potential (VDD0 or VSS0), or - to a first limited potential (VDD1 or VSS1) comprised between the first substrate potential (VDD0 or VSS0) and a second supply potential (VSS or VDD) également fourni au composant (C).  VDD) also supplied to component (C). 4. Circuit intogré selon la revendication 3, caractérisé en ce qu'un deuxTème potentiel de substrat (VSSO ou GNDO) est appliqué sur un substrat d'un deuxTème type (P ou N) du composant (C) et en ce qu'il comprend également un deuxième limiteur de potentiel (R2) pour fournir, en fonction du mode de fonctionnement, le deuxième potentiel d'alimentation (VSS ou VDD) égal: - au deuxième potentiel de substrat (VSSO ou VDDO), - à un deuxTème potentiel limité (VSS1 ou VDD1) compris entre le deuxTème potentiel de substrat (VSSO ou VDDO) et le premier potentiel dialimentation (VDD ou VSS).  4. Integrated circuit according to claim 3, characterized in that a second potential substrate (VSSO or GNDO) is applied to a substrate of a two type (P or N) component (C) and in that also includes a second potential limiter (R2) to supply, depending on the operating mode, the second supply potential (VSS or VDD) equal: - to the second substrate potential (VSSO or VDDO), - to a second potential limited (VSS1 or VDD1) between the second potential of the substrate (VSSO or VDDO) and the first dialing potential (VDD or VSS). 5. Circuit intégré selon l'une des revendications 3  5. Integrated circuit according to one of claims 3 ou 4, caractérisé en ce qu'il comprend également: - un troisième limiteur de potentiel (R3) connecté en parallèle avec le premier limiteur de potentiel (R1), le premier limiteur de potentiel et le deuxième limiteur de potentiel fournissant au composant (C), en fonction du mode de fonctionnement, le premier potentiel dalimentation (VDD ou VSS) égal: - au premier potentiel de substrat (VDDO ou VSSO), - au premier potentiel limité (VDD1 ou VSS1), ou - à un troisième potentiel limité (VDD2 ou VSS2) compris entre le premier potentiel limité et le deuxième  or 4, characterized in that it also comprises: - a third potential limiter (R3) connected in parallel with the first potential limiter (R1), the first potential limiter and the second potential limiter supplying the component (C ), depending on the operating mode, the first supply potential (VDD or VSS) equal: - to the first substrate potential (VDDO or VSSO), - to the first limited potential (VDD1 or VSS1), or - to a third limited potential (VDD2 or VSS2) between the first limited potential and the second potentiel d'alimentation (VSS ou VDD).  supply potential (VSS or VDD). 6. Circuit intégré selon l'une des revendications 3  6. Integrated circuit according to one of claims 3 à 5, caractérisé en ce que le premier limiteur de potentiel (R1) comprend un commutateur comprenant deux entrées dalimentation sur lesquelles sont appliqués respectivement le premier potentiel de substrat (VDDO ou VSSO) et le premier potentiel limité (VDD1 ou VSS1), le commutateur produisant le potentiel d'alimentation (VDD ou VSS) en fonction dun premier signal de commande (/REGUL ou REGUL) représentatif du mode de fonctionnement  to 5, characterized in that the first potential limiter (R1) comprises a switch comprising two power inputs on which the first substrate potential (VDDO or VSSO) and the first limited potential (VDD1 or VSS1) are applied, respectively, the switch producing the supply potential (VDD or VSS) as a function of a first control signal (/ REGUL or REGUL) representative of the operating mode du composant.of the component. 7. Circuit intogré selon l'une des revendications 3  7. Integrated circuit according to one of claims 3 à 5, caractérisé en ce que le premier limiteur de potentiel (R1) comprend: - un premier transistor (PO), ayant une source et un substrat sur lesquels est appliqué le premier potentiel de substrat (VDDO), une grille sur laquelle est appliqué le premier signal de commande (/REGUL) représentatif du mode de fonctionnement du composant, le premier potentiel d'alimentation (VDD) étant produit sur le drain du premier transistor (PO) en fonction du premier signal de commande (/REGUL), et - un deuxième transistor (N3), ayant un drain connecté à la source du premier transistor (PO), et une source connectée à une grille par l'intermédiaire d'un  to 5, characterized in that the first potential limiter (R1) comprises: - a first transistor (PO), having a source and a substrate to which the first substrate potential (VDDO) is applied, a gate to which is applied the first control signal (/ REGUL) representative of the operating mode of the component, the first supply potential (VDD) being produced on the drain of the first transistor (PO) as a function of the first control signal (/ REGUL), and - a second transistor (N3), having a drain connected to the source of the first transistor (PO), and a source connected to a gate via a premier inverseur (Il).first inverter (II). 8. Circuit intégré selon l'une des revendications 4  8. Integrated circuit according to one of claims 4 à 7, caractérisé en ce que le deuxTème circuit de régulation (R2) comprend: - un troisième transistor (NO), ayant une source et un substrat sur lequel est appliqué le deuxTème potentiel de substrat (VSSO), une grille sur laquelle est appliqué le premier signal de commande (REGUL), le deuxième potentiel d'alimentation (VSS) étant produit sur le drain du troisième transistor (NO) en fonction du premier signal de commande (/REGUL), et - un quatrième transistor (P3), ayant un drain connecté à la source du troisième transistor (NO), et une source connoctée à une grille par l'intermédiaire d'un  to 7, characterized in that the second regulation circuit (R2) comprises: - a third transistor (NO), having a source and a substrate to which the two potential substrate potentials (VSSO) are applied, a gate to which is applied the first control signal (REGUL), the second supply potential (VSS) being produced on the drain of the third transistor (NO) as a function of the first control signal (/ REGUL), and - a fourth transistor (P3), having a drain connected to the source of the third transistor (NO), and a source connected to a gate via a
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JPH02179121A (en) * 1988-12-29 1990-07-12 Nec Corp Inverter circuit
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