JP3935266B2

JP3935266B2 - Voltage detection circuit

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Publication number: JP3935266B2
Application number: JP12581198A
Authority: JP
Inventors: 博茂平野; 康二浅利
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 1998-05-08
Filing date: 1998-05-08
Publication date: 2007-06-20
Anticipated expiration: 2018-05-08
Also published as: JPH11326398A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置における電圧検知回路に関するものである。
【０００２】
【従来の技術】
最近、半導体装置において電圧検知回路が搭載されるとともに、この電圧検知回路から出力される電圧検知信号がいろいろと応用されている。例えば、それぞれ電圧検知信号を用いた、電源電圧値に応じて内部回路動作を変えることにより広い電源電圧範囲で安定した動作をさせる技術や、低電圧時、電源投入時又は電源遮断時における内部回路保護のためのパワーオン・オフリセット回路等が、広く用いられようになってきた。このため、電源電圧値を検知するための電圧検知回路が重要なものになっている。
【０００３】
従来の電圧検知回路について、図７を参照しながら説明する。図７は、従来の電圧検知回路の回路図である。図７において、Ｑｐ１０１〜Ｑｐ１０３，Ｑｐ１２１〜Ｑｐ１２３はＰチャネル型ＭＯＳトランジスタ、Ｑｎ１０１，Ｑｎ１２１はＮチャネル型ＭＯＳトランジスタ、ＩＮＶ１，ＩＮＶ２は否定回路、Ｎ１１０，Ｎ１３０，Ｎ１４０，Ｎ１６０はノード、ＶＤＴは電圧検知信号、ＶＳＳは接地電圧、ＶＤＤは電源電圧である。
【０００４】
そして、Ｐチャネル型ＭＯＳトランジスタＱｐ１０１のソースが電源電圧ＶＤＤを供給するための電源端子に、ゲートとドレインとがノードＮ１６０に、それぞれ接続されている。また、Ｐチャネル型ＭＯＳトランジスタＱｐ１２１のソースが電源端子に、ゲートがノードＮ１６０に、それぞれ接続されている。ノードＮ１６０とノードＮ１１０との間には、Ｐチャネル型ＭＯＳトランジスタＱｐ１０２とＱｐ１０３とが直列に接続され、ノードＮ１１０と接地電圧ＶＳＳを供給するための接地端子との間には、Ｎチャネル型ＭＯＳトランジスタＱｎ１０１が接続されている。Ｐチャネル型ＭＯＳトランジスタＱｐ１０２，Ｑｐ１０３からなる直列接続体とＮチャネル型ＭＯＳトランジスタＱｎ１０１とは、それぞれ抵抗体として機能する。Ｐチャネル型ＭＯＳトランジスタＱｐ１２１のドレインと接地端子との間に、入力端子がノードＮ１１０に、出力端子がノードＮ１３０に、それぞれ接続された否定回路が設けられている。この否定回路は、Ｐチャネル型ＭＯＳトランジスタＱｐ１２３とＮチャネル型ＭＯＳトランジスタＱｎ１２１とを、直列に接続して構成したものである。また、否定回路ＩＮＶ１の入力端子はノードＮ１３０に接続され、出力端子はノードＮ１４０に接続されている。ノードＮ１３０と電源端子との間には、ゲートがノードＮ１４０に接続されたＰチャネル型ＭＯＳトランジスタＱｐ１２２が設けられている。また、否定回路ＩＮＶ２の入力端子はノードＮ１４０に接続され、出力端子からは電圧検知信号ＶＤＴが出力される。
【０００５】
図７に示された従来の電圧検知回路は、例えば、電源電圧ＶＤＤが約３．５Ｖ未満の場合には電圧検知信号ＶＤＴが“Ｌ”に、約３．５Ｖ以上の場合には電圧検知信号ＶＤＴが“Ｈ”になるように、それぞれ動作する。そして、消費電流は、Ｐチャネル型ＭＯＳトランジスタＱｐ１２１とＮチャネル型ＭＯＳトランジスタＱｎ１２１とが共にオンした状態で最大になる。この従来例においては、Ｐチャネル型ＭＯＳトランジスタＱｐ１２１により電流値が制限される構成になっている。
【０００６】
【発明が解決しようとする課題】
しかしながら、上記従来の電圧検知回路によれば、電源電圧の降下速度が速い場合には電圧検知信号が正常に出力されないおそれがあるという問題があった。また、電源電圧が急速に変化する場合には、電圧上昇時の電圧検知レベルが電圧降下時の電圧検知レベルよりも低くなることがあり、ノイズによって発振を引き起こすおそれがあるという問題があった。これらの問題は、電源電圧ＶＤＤが低い場合において、カレントミラー型回路の電流制御用トランジスタであるＰチャネル型ＭＯＳトランジスタＱｐ１２１に、電流がほとんど流れないことに起因する。
【０００７】
本発明は、上記従来の問題に鑑み、電源電圧が低い場合においても、電流制御用トランジスタに電流を流すことにより、電圧制御信号が正常に出力される電圧制御回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記従来の課題を解決するために、本発明の電圧検知回路は、電源電圧を供給する電源端子と、接地電圧を供給する接地端子と、電源電圧を受けて、基準電圧を発生する基準電圧発生回路と、基準電圧発生回路の出力側に接続される第１のノードと、基準電圧発生回路とは独立し、電源電圧を受けて、電源電圧よりも低い制御電圧を発生する制御電圧発生回路と、制御電圧発生回路の出力側に接続される第２のノードと、ゲート，ソース及びドレインを有し、ゲートが第１のノードにソースが接地端子にそれぞれ接続されるＮチャネル型ＭＯＳトランジスタと、ゲート，ソース及びドレインを有し、ソースが電源端子にゲートが第２のノードに接続されるＰチャネル型ＭＯＳトランジスタと、Ｎチャネル型ＭＯＳトランジスタのドレインとＰチャネル型ＭＯＳトランジスタのドレインとの間を接続する第３のノードとを備え、第３のノードから電源電圧に応じた電圧検知信号を出力するように構成され、制御電圧発生回路は、電源電圧と第２のノードとの間にＭＯＳトランジスタを備え、該ＭＯＳトランジスタのゲートは、該ＭＯＳトランジスタのソース又はドレインに接続されていることとしたものである。
【０００９】
これにより、第２のノードへ供給された、電源電圧よりも低い制御電圧に基づいて、Ｐチャネル型ＭＯＳトランジスタに電流が流れる。したがって、電源電圧が低い場合でも、Ｐチャネル型ＭＯＳトランジスタのドレインが接続された第３のノードが確実に“Ｈ”になるので、第３のノードから電源電圧に応じた電圧検知信号が確実に出力される電圧検知回路が実現される。
【００１０】
上述の電圧検知回路において、第１のノードと接地端子との間に介設されたキャパシタを更に備えていることが好ましい。
【００１１】
これにより、電源電圧が急速に立ち上がりつつまだ低い場合に、第１のノードにおいて基準電圧が立ち上がることが抑制される。したがって、第３のノードが確実に“Ｈ”になるので、第３のノードから電源電圧に応じた電圧検知信号が確実に出力される電圧検知回路が実現される。
【００１２】
上述の電圧検知回路において、第１のノードと電源端子との間に介設された電圧リセット回路を更に備えているとすることができる。
【００１３】
これにより、電源電圧が急速に立ち上がりつつまだ低い場合に、第１のノードにおいて基準電圧が所定の値に設定される。
【００１４】
上述の電圧検知回路において、電圧リセット回路は、ゲート，ソース及びドレインを有し、ゲート及びソースが共に電源端子に接続されたＰチャネル型ＭＯＳトランジスタにより構成されていることが好ましい。
【００１５】
これにより、電源電圧が急速に立ち上がりつつまだ低い場合に、Ｐチャネル型ＭＯＳトランジスタにおけるその電源電圧に応じたしきい値電圧が基準電圧になる。したがって、第１のノードにおいて基準電圧が立ち上がることが抑制されることにより、第３のノードが確実に“Ｈ”になるので、電圧検知信号が確実に出力される電圧検知回路が実現される。
【００１６】
上述の電圧検知回路において、第２のノードと接地端子との間に介設されたキャパシタを更に備えていることが好ましい。
【００１７】
これにより、電源電圧が急速に立ち上がりつつまだ低い場合に、第２のノードにおいて制御電圧が立ち上がることが抑制される。したがって、第３のノードが確実に“Ｈ”になるので、第３のノードから電源電圧に応じた電圧検知信号が確実に出力される電圧検知回路が実現される。
【００１８】
上述の電圧検知回路において、第２のノードと電源端子との間に介設された電圧リセット回路を更に備えているとすることができる。
【００１９】
これにより、電源電圧が急速に立ち上がりつつまだ低い場合に、第２のノードにおいて基準電圧が所定の値に設定される。
【００２０】
上述の電圧検知回路において、電圧リセット回路は、ゲート，ソース及びドレインを有し、ゲート及びソースが共に電源端子に接続されたＰチャネル型ＭＯＳトランジスタにより構成されていることが好ましい。
【００２１】
これにより、電源電圧が急速に立ち上がりつつまだ低い場合に、Ｐチャネル型ＭＯＳトランジスタにおけるその電源電圧に応じたしきい値電圧が制御電圧になる。したがって、第２のノードにおいて制御電圧が立ち上がることが抑制されることにより、第３のノードが確実に“Ｈ”になるので、電圧検知信号が確実に出力される電圧検知回路が実現される。
【００２２】
上述の電圧検知回路において、入力側が第３のノードに接続される第１の否定回路と、第１の否定回路の出力側に接続される第４のノードと、入力側が第４のノードに接続される第２の否定回路と、第４のノードに接続されるゲートと電源端子に接続されるソースと第３のノードに接続されるドレインとを有する第２のＰチャネル型ＭＯＳトランジスタとを更に備えていることが好ましい。
【００２３】
これにより、第２のＰチャネル型ＭＯＳトランジスタによって第３のノードの論理レベルが確実に固定され、第１及び第２の否定回路によってその論理レベルからなる電圧検知信号が出力される電圧検知回路が実現される。
【００２４】
上述の電圧検知回路において、第４のノードと接地端子との間に介設されたキャパシタを更に備えていることが好ましい。
【００２５】
これにより、電源投入時において、電源の立ち上がり直後に第４のノードの電圧が立ち上がることが抑制されるので、電源の立ち上がり直後から電圧検知信号が確実に“Ｈ”になる電圧検知回路が実現される。
【００２６】
上述の電圧検知回路において、電源端子に接続されるゲートと第１のノードに接続されるドレインと接地端子に接続されるソースとを有する第２のＮチャネルＭＯＳトランジスタを更に備えていることが好ましい。
【００２７】
これにより、第２のＮチャネルＭＯＳトランジスタが、ゲートにおいて受け取った電源電圧に応じた電圧を第１のノードへ供給することができる。
【００２８】
上述の電圧検知回路において、電源端子と第２のＮチャネル型ＭＯＳトランジスタのゲートとの間に介設され、第２のノードにおける電位を基準電圧よりも低くするための他の基準電圧発生回路を更に備えていることが好ましい。
【００２９】
これにより、電源電圧が急速に立ち上がりつつまだ低い場合に、他の基準電圧発生回路により、第２のノードにおける電位が基準電圧よりも確実に低くなる。したがって、電源の立ち上がり直後から第３のノードが確実に“Ｈ”になるので、電圧検知信号が確実に出力される。また、電源電圧に代えて他の基準電圧発生回路から供給された電圧により、第２のＮチャネル型ＭＯＳトランジスタのゲートが制御されるので、そのゲート幅を大きくする必要がない。
【００３０】
上述の電圧検知回路において、電源電圧を受けて、他の基準電圧を発生する他の基準電圧発生回路と、他の基準電圧発生回路の出力側に接続される他の第１のノードと、ゲート，ソース及びドレインを有し、ゲートが他の第１のノードにソースが接地端子にそれぞれ接続される他のＮチャネル型ＭＯＳトランジスタと、ゲート，ソース及びドレインを有し、ソースが電源端子にゲートが第２のノードに接続される他のＰチャネル型ＭＯＳトランジスタと、他のＮチャネル型ＭＯＳトランジスタのドレインと他のＰチャネル型ＭＯＳトランジスタのドレインとの間を接続する他の第３のノードとを更に備え、他の第３のノードから電源電圧に応じた他の電圧検知信号を出力するように構成されていることとしてもよい。
【００３１】
これにより、基準電圧発生回路及び他の基準電圧発生回路により生成された異なる基準電圧にそれぞれ基づいて異なる電圧検知信号を出力するとともに、制御電圧発生回路を共用化して２つの基準電圧発生回路が動作するので小面積を有する電圧検知回路が実現される。
【００３２】
【発明の実施の形態】
（第１の実施形態）
本発明に係る電圧検知回路の第１の実施形態について、図１を参照しながら説明する。図１は、本実施形態に係る電圧検知回路の回路図である。図１において、１０Ａは第１の基準電圧発生回路、２０は制御電圧発生回路である。Ｑｐ１０１〜Ｑｐ１０３，Ｑｐ１１１，Ｑｐ１２１，Ｑｐ１２２はＰチャネル型ＭＯＳトランジスタ、Ｑｎ１０１Ａ，Ｑｎ１１１，Ｑｎ１２１はＮチャネル型ＭＯＳトランジスタ、ＩＮＶ１，ＩＮＶ２は否定回路、Ｎ１１Ａ，Ｎ１２〜Ｎ１４はノード、ＶＤＴＡは電圧検知信号、ＶＳＳは接地電圧、ＶＤＤは電源端子から供給される電圧、つまり電源電圧である。
【００３３】
第１の基準電圧発生回路１０Ａにおいては、Ｐチャネル型ＭＯＳトランジスタＱｐ１０１のソースが電源電圧ＶＤＤを供給するための電源端子に、ゲートとドレインとがＰチャネル型ＭＯＳトランジスタＱｐ１０２のソースに、それぞれ接続されている。また、Ｐチャネル型ＭＯＳトランジスタＱｐ１０２のゲートとドレインとがＰチャネル型ＭＯＳトランジスタＱｐ１０３のソースに、Ｐチャネル型ＭＯＳトランジスタＱｐ１０３のゲートとドレインとがノードＮ１１Ａに、それぞれ接続されている。また、Ｎチャネル型ＭＯＳトランジスタＱｎ１０１Ａのゲートが電源端子に、ソースが接地電圧ＶＳＳを供給するための接地端子に、ドレインがノードＮ１１Ａに、それぞれ接続されている。そして、Ｐチャネル型ＭＯＳトランジスタＱｐ１０１の基板電圧を電源電圧ＶＤＤと同じ電位に、Ｐチャネル型ＭＯＳトランジスタＱｐ１０２，Ｑｐ１０３の基板電圧をそれぞれのソースと同じ電位にしている。
【００３４】
制御電圧発生回路２０においては、Ｐチャネル型ＭＯＳトランジスタＱｐ１１１のソースが電源端子に、ゲートとドレインとがノードＮ１２に、それぞれ接続されている。また、Ｎチャネル型ＭＯＳトランジスタＱｎ１１１のソースが接地端子に、ゲートが電源端子に、ドレインがノードＮ１２に、それぞれ接続されている。また、Ｐチャネル型ＭＯＳトランジスタＱｐ１１１においては、基板電圧がソース電圧、つまり電源電圧ＶＤＤと同じ電位になるように接続されている。
【００３５】
そして、Ｐチャネル型ＭＯＳトランジスタＱｐ１２１のソースが電源端子に、ドレインがノードＮ１３に、ゲートがノードＮ１２に、それぞれ接続されている。Ｎチャネル型ＭＯＳトランジスタＱｎ１２１のソースが接地端子に、ドレインがノードＮ１３に、ゲートがノードＮ１１Ａに、それぞれ接続されている。否定回路ＩＮＶ１の入力端子はノードＮ１３に接続され、出力端子はノードＮ１４に接続されるとともに、否定回路ＩＮＶ２の入力端子はノードＮ１４に接続され、出力端子からは電圧検知信号ＶＤＴＡが出力される。ノードＮ１３と電源端子との間には、ゲートがノードＮ１４に接続されたＰチャネル型ＭＯＳトランジスタＱｐ１２２が接続されている。
【００３６】
ここで、本実施形態に係る電圧検知回路の第１の特徴は、Ｐチャネル型ＭＯＳトランジスタＱｐ１２１のゲートが、制御電圧発生回路２０が生成する制御電圧、つまり電源電圧ＶＤＤからＰチャネル型ＭＯＳトランジスタＱｐ１１１のしきい値だけ低い電圧により、制御される点である。これにより、図７に示された従来の電圧検知回路に比較して、電源電圧ＶＤＤが低い場合においても、Ｐチャネル型ＭＯＳトランジスタＱｐ１２１へ十分な電流を流すことができる。したがって、ノードＮ１３が確実に論理レベル“Ｈ”になることにより、ノードＮ１３において電圧検知信号が生成される。そして、否定回路ＩＮＶ１，ＩＮＶ２を順次介して電圧検知信号ＶＤＴＡが論理レベル“Ｈ”になるので、確実に動作する電圧検知回路が実現される。
【００３７】
また、第２の特徴は、第１の基準電圧発生回路１０Ａにおいて、第１の基準電圧として、電源電圧ＶＤＤから３個のＰチャネル型ＭＯＳトランジスタＱｐ１０１〜Ｑｐ１０３のしきい値の合計分だけ低い電圧が、ノードＮ１１Ａで生成される点である。ここでは、Ｐチャネル型ＭＯＳトランジスタＱｐ１０１の基板電圧を電源電圧ＶＤＤと同じ電位に、Ｐチャネル型ＭＯＳトランジスタＱｐ１０２，Ｑｐ１０３の基板電圧をそれぞれのソースと同じ電位にしているが、一部又は全てのＰチャネル型ＭＯＳトランジスタの基板電圧を電源電圧ＶＤＤと同じ電位にすることもできる。これにより、各トランジスタのしきい値が変更されるので、ノードＮ１１Ａから供給される第１の基準電圧を変えることができる。したがって、電圧検知信号ＶＤＴＡについての検知電圧のレベルを所望の値に設定できる電圧検知回路が実現される。
【００３８】
（第２の実施形態）
本発明に係る電圧検知回路の第２の実施形態について、図２を参照しながら説明する。図２は、本実施形態に係る電圧検知回路の回路図である。図２の回路構成においては、第１の実施形態に対して、容量回路３０と電圧リセット回路４０とが追加され、それぞれノードＮ１１Ａに接続されている。
【００３９】
図２において、電圧リセット回路４０は、ゲートとソースとが電源端子に、ドレインがノードＮ１１Ａにそれぞれ接続されたＰチャネル型ＭＯＳトランジスタから構成されている。この電圧リセット回路４０において、電源により供給される電圧、つまり電源電圧ＶＤＤが０Ｖになった場合には、トランジスタのドレイン、つまりノードＮ１１Ａで生成される電圧は、Ｐチャネル型ＭＯＳトランジスタのしきい値電圧（例えば０．７Ｖ程度）までにリセットされる。
【００４０】
また、容量回路３０は、例えば一方の電極が接地端子に、他方の電極がノードＮ１１Ａにそれぞれ接続されたキャパシタＣ１から構成されている。具体的には、キャパシタＣ１は、Ｎ型ウェル内に構成されたデプレッション型Ｎチャネル型ＭＯＳトランジスタのゲート・ゲート酸化膜・基板により構成できる。
【００４１】
これらの容量回路３０と電圧リセット回路４０とにより、電源投入時に電源により供給される電圧、つまり電源電圧ＶＤＤがまだ低電圧である場合において、例えば、Ｎチャネル型ＭＯＳトランジスタＱｎ１０１Ａのゲート容量がカップリング容量として機能することに起因してノードＮ１１Ａの電圧が立ち上がることが抑制される。これにより、ノードＮ１３が“Ｌ”になることが抑制される。したがって、電源投入時に、電源電圧ＶＤＤが特に急速に立ち上がった場合においても、立ち上がり直後から確実に電圧検知信号ＶＤＴＡが論理レベル“Ｈ”になるので、確実に動作する電圧検知回路が実現される。
【００４２】
なお、容量回路３０と電圧リセット回路４０とのうち、いずれか一方を選択的に設けることも可能である。
【００４３】
（第３の実施形態）
本発明に係る電圧検知回路の第３の実施形態について、図３を参照しながら説明する。図３は、本実施形態に係る電圧検知回路の回路図である。図３の回路構成においては、第２の実施形態に対して、キャパシタＣ２からなる容量回路３１と電圧リセット回路４１とが追加され、ノードＮ１２にそれぞれ接続されている。そして、容量回路３１と電圧リセット回路４１とは、第２の実施形態における容量回路３０と電圧リセット回路４０とがノードＮ１１Ａに対して行ったのと同様の動作を、ノードＮ１２に対して行う。
【００４４】
これらの容量回路３１と電圧リセット回路４１とにより、電源投入時に電源により供給される電圧、つまり電源電圧ＶＤＤがまだ低電圧である場合において、例えば、Ｎチャネル型ＭＯＳトランジスタＱｎ１１１のゲート容量がカップリング容量として機能することに起因してノードＮ１２の電圧が立ち上がることが抑制される。これにより、ノードＮ１３が確実に論理レベル“Ｈ”になる。したがって、電源投入時に、電源電圧ＶＤＤが特に急速に立ち上がった場合においても、立ち上がり直後から確実に電圧検知信号ＶＤＴＡが論理レベル“Ｈ”になるので、確実に動作する電圧検知回路が実現される。
【００４５】
なお、容量回路３１と電圧リセット回路４１とのうち、いずれか一方を選択的に設けることも可能である。
【００４６】
また、本実施形態の説明においては、第２の実施形態に対して容量回路３１と電圧リセット回路４１とが追加された場合について説明したが、これに代えて、第１の実施形態に対してこれらが追加されることとしてもよい。
【００４７】
（第４の実施形態）
本発明に係る電圧検知回路の第４の実施形態について、図４を参照しながら説明する。図４は、本実施形態に係る電圧検知回路の回路図である。図４の回路構成においては、第３の実施形態に対して、キャパシタＣ３からなる容量回路３２が追加され、接地端子とノードＮ１４との間に接続されている。そして、容量回路３２は、第３の実施形態における容量回路３１がノードＮ１２に対して行ったのと同様の動作を、ノードＮ１４に対して行う。すなわち、電源投入時に電源により供給される電圧、つまり電源電圧ＶＤＤがまだ低電圧である場合において、ノードＮ１４の電圧を立ち上がりにくくする。これにより、Ｐチャネル型ＭＯＳトランジスタＱｐ１２２が確実にオンするので、ノードＮ１３が確実に論理レベル“Ｈ”になる。したがって、電源投入時に、電源電圧ＶＤＤが特に急速に立ち上がった場合においても、立ち上がり直後から確実に電圧検知信号ＶＤＴＡが論理レベル“Ｈ”になるので、確実に動作する電圧検知回路が実現される。
【００４８】
なお、本実施形態における容量回路３２は、第１又は第２の実施形態に対して追加されることとしてもよい。
【００４９】
（第５の実施形態）
本発明に係る電圧検知回路の第５の実施形態について、図４と図５とを参照しながら説明する。図５は、本実施形態に係る電圧検知回路の回路図である。図５の回路構成においては、図４に示された第４の実施形態に対して、第１の基準電圧発生回路１０Ａの構成を変更して第１の基準電圧発生回路１０Ｂとし、かつ、新たな第２の基準電圧発生回路５０を追加したものである。
【００５０】
図５において、第２の基準電圧発生回路５０は、電源端子とノードＮ１５との間に設けられゲートが接地端子に接続されたＰチャネル型ＭＯＳトランジスタＱｐ１３１と、ノードＮ１５と接地端子との間に設けられゲートがノードＮ１５に接続されたＮチャネル型ＭＯＳトランジスタＱｎ１３１とから構成されている。また、Ｐチャネル型ＭＯＳトランジスタＱｐ１３１は、電流を抑制するために、大きなゲート幅を有するようにして構成されている。
【００５１】
ところで、図４に示された第１の基準電圧発生回路１０ＡのＮチャネル型ＭＯＳトランジスタＱｎ１０１Ａのゲートには、電源電圧ＶＤＤが供給されていた。本実施形態においては、Ｎチャネル型ＭＯＳトランジスタＱｎ１０１Ａに代えて設けられた、第１の基準電圧発生回路１０ＢのＮチャネル型ＭＯＳトランジスタＱｎ１０１Ｂのゲートには、ノードＮ１５が接続されている。すなわち、Ｎチャネル型ＭＯＳトランジスタＱｎ１０１Ｂのゲートには、第２の基準電圧発生回路５０から第２の基準電圧が供給されている。また、Ｎチャネル型ＭＯＳトランジスタＱｎ１０１Ｂのドレインには、ノードＮ１１Ｂが接続されている。
【００５２】
ここで、本実施形態に係る電圧検知回路の第１の特徴は、第２の基準電圧発生回路５０からは、接地電圧ＶＳＳからＮチャネル型ＭＯＳトランジスタＱｎ１３１のしきい値だけ高い第２の基準電圧が、ノードＮ１５を介して供給される点である。これによって、電源投入時に電源により供給される電圧、つまり電源電圧ＶＤＤが急速に立ち上がっても、ノードＮ１５、つまりＮチャネル型ＭＯＳトランジスタＱｎ１０１Ｂのゲート電圧は、その供給される電源電圧ＶＤＤと同様には上昇しない。したがって、電源電圧ＶＤＤがまだ低電圧である場合において、ノードＮ１１Ｂにおける電圧がＮチャネル型ＭＯＳトランジスタＱｎ１０１Ｂのゲートとのカップリングにより上昇することが抑制されるので、立ち上がり直後からノードＮ１３が確実に論理レベル“Ｈ”になる。
【００５３】
また、本実施形態に係る電圧検知回路の第２の特徴は、第２の基準電圧発生回路５０から供給される第２の基準電圧により、第１の基準電圧発生回路１０ＢのＮチャネル型ＭＯＳトランジスタＱｎ１０１Ｂのゲートが制御される点である。これにより、電源電圧ＶＤＤによってＮチャネル型ＭＯＳトランジスタＱｎ１０１Ｂのゲートが制御される場合に比較して、Ｎチャネル型ＭＯＳトランジスタＱｎ１０１Ｂを流れる電流が抑制される。したがって、Ｎチャネル型ＭＯＳトランジスタＱｎ１０１Ｂのゲート幅を大きくする必要はない。
【００５４】
以上説明したように、本実施形態によれば、電源投入時に、電源電圧ＶＤＤが特に急速に立ち上がった場合においても、立ち上がり直後からノードＮ１３が確実に論理レベル“Ｈ”になる。したがって、確実に電圧検知信号ＶＤＴＢが論理レベル“Ｈ”になるので、確実に動作する電圧検知回路が実現される。
【００５５】
また、Ｎチャネル型ＭＯＳトランジスタＱｎ１０１Ｂのゲート幅を大きくする必要はないので、回路レイアウト面積が小さい電圧検知回路が実現される。
【００５６】
なお、本実施形態においては、Ｐチャネル型ＭＯＳトランジスタＱｐ１２１のゲートをノードＮ１２，つまり制御電圧発生回路２０の出力に接続したが、これに代えて、第１の基準電圧発生回路１０ＢのＰチャネル型ＭＯＳトランジスタＱｐ１０１のドレインに接続してもよい。この場合においても、第２の基準電圧発生回路５０により、電源の立ち上がり直後からノードＮ１３が確実に論理レベル“Ｈ”になるので、確実に動作し回路レイアウト面積が小さい電圧検知回路が実現される。
【００５７】
また、本実施形態における第２の基準電圧発生回路５０は、第１〜第３の実施形態のうちのいずれか１つに対して追加されることとしてもよい。
【００５８】
（第６の実施形態）
本発明に係る電圧検知回路の第６の実施形態について、図５と図６とを参照しながら説明する。図６は、本実施形態に係る電圧検知回路の回路図である。本実施形態は、複数の電圧検知信号を発生する電圧検知回路に関するものであって、回路構成については第５の実施形態を基本とし、共用できる回路部分を共用化することにより回路レイアウト面積を小さくしている。
【００５９】
具体的には、図６に示されたように、第５の実施形態に対して、以下の要素が追加された回路構成になっている。すなわち、図６において、１０ＣはノードＮ１１Ｃを介して第３の基準電圧を出力するための第３の基準電圧発生回路、Ｑｐ１２１Ｃ，Ｑｐ１２２ＣはＰチャネル型ＭＯＳトランジスタ、Ｑｎ１２１ＣはＮチャネル型ＭＯＳトランジスタ、ＩＮＶ１Ｃ，ＩＮＶ２Ｃは否定回路、Ｎ１１Ｃ，Ｎ１３Ｃ，Ｎ１４Ｃはノード、ＶＤＴＣは電圧検知信号である。
【００６０】
第３の基準電圧発生回路１０Ｃにおいては、Ｐチャネル型ＭＯＳトランジスタＱｐ１０１Ｃのソースが電源端子に、ゲートとドレインとがＰチャネル型ＭＯＳトランジスタＱｐ１０２Ｃのソースに、それぞれ接続されている。また、それぞれゲートとドレインとが接続されたＰチャネル型ＭＯＳトランジスタＱｐ１０２Ｃ〜Ｑｐ１０４Ｃが、Ｐチャネル型ＭＯＳトランジスタＱｐ１０１ＣとノードＮ１１Ｃとの間に直列に接続されている。各Ｐチャネル型ＭＯＳトランジスタＱｐ１０１Ｃ〜Ｑｐ１０４Ｃにおいては、基板電圧がそれぞれのソース電圧と同じ電位になるように接続されている。また、Ｎチャネル型ＭＯＳトランジスタＱｎ１０１ＣのゲートがノードＮ１５に、ソースが接地端子に、ドレインがノードＮ１１Ｃに、それぞれ接続されている。したがって、この回路構成により第３の基準電圧発生回路１０Ｃは、第１の基準電圧とは異なる第３の基準電圧を、ノードＮ１１Ｃを介して供給する。
【００６１】
そして、Ｐチャネル型ＭＯＳトランジスタＱｐ１２１Ｃのソースが電源端子に、ドレインがノードＮ１３Ｃに、ゲートがノードＮ１２に、それぞれ接続されている。Ｎチャネル型ＭＯＳトランジスタＱｎ１２１Ｃのソースが接地端子に、ドレインがノードＮ１３Ｃに、ゲートがノードＮ１１Ｃに、それぞれ接続されている。否定回路ＩＮＶ１Ｃの入力端子はノードＮ１３Ｃに接続され、出力端子はノードＮ１４Ｃに接続されるとともに、否定回路ＩＮＶ２Ｃの入力端子はノードＮ１４Ｃに接続され、出力端子からは電圧検知信号ＶＤＴＣが出力される。ノードＮ１３Ｃと電源端子との間には、ゲートがノードＮ１４Ｃに接続されたＰチャネル型ＭＯＳトランジスタＱｐ１２２Ｃが接続されている。
【００６２】
本実施形態においては、次の各々２つの要素が、それぞれ個別に設けられている。すなわち、それぞれ、第１及び第３の基準電圧発生回路１０Ｂ，１０Ｃ、Ｎチャネル型ＭＯＳトランジスタＱｎ１２１，Ｑｎ１２１Ｃ、Ｐチャネル型ＭＯＳトランジスタＱｐ１２１，Ｑｐ１２１Ｃ、Ｐチャネル型ＭＯＳトランジスタＱｐ１２２，Ｑｐ１２２Ｃ、否定回路ＩＮＶ１，ＩＮＶ１Ｃ、及び否定回路ＩＮＶ２，ＩＮＶ２Ｃが、個別に設けられている。そして、第１及び第３の基準電圧発生回路１０Ｂ，１０Ｃの各Ｎチャネル型ＭＯＳトランジスタＱｎ１０１Ｂ，Ｑｎ１０１Ｃのゲートを制御する第２の基準電圧を供給するための第２の基準電圧発生回路５０が共通に設けられ、かつ、Ｐチャネル型ＭＯＳトランジスタＱｐ１２１，Ｑｐ１２１Ｃのゲートを制御する制御電圧を供給するための制御電圧発生回路２０が共通に設けられている。
【００６３】
ここで、それぞれ１個の第２の基準電圧発生回路５０と制御電圧発生回路２０とに対して、第１及び第３の基準電圧発生回路１０Ｂ，１０Ｃを設けることしたが、第１及び第３の基準電圧発生回路に相当する基準電圧発生回路を３個以上設けてもよい。
【００６４】
以上説明したように、本実施形態によれば、それぞれ共通に設けられた、第２の基準電圧発生回路５０と制御電圧発生回路２０とにより、複数の電圧検知信号ＶＤＴＢ，ＶＤＴＣが出力される。これにより、複数の基準電圧に基づく複数の電圧検知信号を出力することができるとともに、回路の共用化により小さな回路レイアウト面積を有する電圧検知回路が実現される。もちろん、第１又は第５の実施形態における効果と同様の効果が得られることはいうまでもない。
【００６５】
なお、以上説明した各実施形態について、それぞれを組み合わせて電圧検知回路を構成してもよい。
【００６６】
また、電圧検知信号の論理については、所定の電圧以上であることを検知した場合に論理レベル“Ｈ”を出力することとしたが、これに代えて論理レベル“Ｌ”を出力することとしてもよい。
【００６７】
また、トランジスタのサイズや基板電圧の制御等を用いて、基準電圧を所望の値に設定することとしてもよい。
【００６８】
更に、各電圧発生回路におけるトランジスタの数については、説明した組み合わせ以外のものを使用することもできる。
【００６９】
【発明の効果】
本発明の電圧検知回路によれば、基準電圧発生回路とは別に設けられた制御電圧発生回路により、電源電圧が低い場合においてもＰチャネル型ＭＯＳトランジスタに電流が流れる。したがって、第３のノードが確実に“Ｈ”になるので、第３のノードから電圧検知信号が出力されて確実に動作する電圧検知回路が実現される。
【００７０】
また、本発明の電圧検知回路によれば、他の基準電圧発生回路から供給される電圧によって、第２のノードにおける電位が基準電圧よりも低くなるように、基準電圧発生回路のＮチャネル型ＭＯＳトランジスタが制御される。これにより、電源電圧が急速に立ち上がる場合においても、第３のノードが電源の立ち上がり直後から確実に“Ｈ”になるので、第３のノードから電圧検知信号が出力されて確実に動作する電圧検知回路が実現される。
【００７１】
また、本発明の電圧検知回路によれば、共通の制御電圧発生回路により、基準電圧発生回路と他の基準電圧発生回路とが制御されるので、異なる基準電圧に基づく異なる電圧検知信号が出力され、かつ、制御電圧発生回路の共用化により小型化された電圧検知回路が実現される。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る電圧検知回路の回路図である。
【図２】本発明の第２の実施形態に係る電圧検知回路の回路図である。
【図３】本発明の第３の実施形態に係る電圧検知回路の回路図である。
【図４】本発明の第４の実施形態に係る電圧検知回路の回路図である。
【図５】本発明の第５の実施形態に係る電圧検知回路の回路図である。
【図６】本発明の第６の実施形態に係る電圧検知回路の回路図である。
【図７】従来の電圧検知回路の回路図である。
【符号の説明】
１０Ａ，１０Ｂ第１の基準電圧発生回路（基準電圧発生回路）
１０Ｃ第３の基準電圧発生回路（他の基準電圧発生回路）
２０制御電圧発生回路
３０，３１，３２容量回路
４０，４１電圧リセット回路
５０第２の基準電圧発生回路（他の基準電圧発生回路）
Ｃ１〜Ｃ３キャパシタ
ＩＮＶ１否定回路（第１の否定回路）
ＩＮＶ２否定回路（第２の否定回路）
Ｎ１１Ａ，Ｎ１１Ｂノード（第１のノード）
Ｎ１１Ｃノード（他の第１のノード）
Ｎ１２ノード（第２のノード）
Ｎ１３ノード（第３のノード）
Ｎ１３Ｃノード（他の第３のノード）
Ｎ１４ノード（第４のノード）
Ｑｎ１０１Ａ，Ｑｎ１０１ＢＮチャネル型ＭＯＳトランジスタ（第２のＮチャネル型ＭＯＳトランジスタ）
Ｑｎ１２１Ｎチャネル型ＭＯＳトランジスタ
Ｑｎ１２１ＣＮチャネル型ＭＯＳトランジスタ（他のＮチャネル型ＭＯＳトランジスタ）
Ｑｐ１２１Ｐチャネル型ＭＯＳトランジスタ
Ｑｐ１２１ＣＰチャネル型ＭＯＳトランジスタ（他のＰチャネル型ＭＯＳトランジスタ）
Ｑｐ１２２Ｐチャネル型ＭＯＳトランジスタ（第２のＰチャネル型ＭＯＳトランジスタ）
ＶＤＴＡ，ＶＤＴＢ，ＶＤＴＣ電圧検知信号[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a voltage detection circuit in a semiconductor device.
[0002]
[Prior art]
Recently, a voltage detection circuit is mounted in a semiconductor device, and a voltage detection signal output from the voltage detection circuit is applied in various ways. For example, a technology that enables stable operation over a wide power supply voltage range by changing the internal circuit operation according to the power supply voltage value using each voltage detection signal, or an internal circuit at low voltage, power-on or power-off A power-on / off-reset circuit or the like for protection has been widely used. For this reason, a voltage detection circuit for detecting the power supply voltage value is important.
[0003]
A conventional voltage detection circuit will be described with reference to FIG. FIG. 7 is a circuit diagram of a conventional voltage detection circuit. In FIG. 7, Qp101 to Qp103, Qp121 to Qp123 are P-channel MOS transistors, Qn101 and Qn121 are N-channel MOS transistors, INV1 and INV2 are negative circuits, N110, N130, N140 and N160 are nodes, and VDT is a voltage detection signal. , VSS is a ground voltage, and VDD is a power supply voltage.
[0004]
The source of the P-channel MOS transistor Qp101 is connected to the power supply terminal for supplying the power supply voltage VDD, and the gate and drain are connected to the node N160. Further, the source of the P-channel MOS transistor Qp121 is connected to the power supply terminal, and the gate is connected to the node N160. P-channel MOS transistors Qp102 and Qp103 are connected in series between nodes N160 and N110, and an N-channel MOS transistor is connected between node N110 and a ground terminal for supplying ground voltage VSS. Qn101 is connected. The series connection body composed of P-channel MOS transistors Qp102 and Qp103 and the N-channel MOS transistor Qn101 each function as a resistor. Between the drain of the P-channel MOS transistor Qp121 and the ground terminal, a negative circuit is provided in which the input terminal is connected to the node N110 and the output terminal is connected to the node N130. This negation circuit is configured by connecting a P-channel MOS transistor Qp123 and an N-channel MOS transistor Qn121 in series. The input terminal of the negative circuit INV1 is connected to the node N130, and the output terminal is connected to the node N140. A P-channel MOS transistor Qp122 whose gate is connected to the node N140 is provided between the node N130 and the power supply terminal. The input terminal of the negative circuit INV2 is connected to the node N140, and the voltage detection signal VDT is output from the output terminal.
[0005]
In the conventional voltage detection circuit shown in FIG. 7, for example, the voltage detection signal VDT is “L” when the power supply voltage VDD is less than about 3.5V, and the voltage detection signal when the power supply voltage VDD is about 3.5V or more. Each operates so that VDT becomes “H”. The current consumption becomes maximum when both the P-channel MOS transistor Qp121 and the N-channel MOS transistor Qn121 are turned on. In this conventional example, the current value is limited by the P-channel MOS transistor Qp121.
[0006]
[Problems to be solved by the invention]
However, the conventional voltage detection circuit has a problem that the voltage detection signal may not be normally output when the power supply voltage drop rate is high. Further, when the power supply voltage changes rapidly, the voltage detection level when the voltage rises may be lower than the voltage detection level when the voltage drops, and there is a problem that oscillation may be caused by noise. These problems are caused by almost no current flowing through the P-channel MOS transistor Qp121, which is a current control transistor of the current mirror type circuit, when the power supply voltage VDD is low.
[0007]
In view of the above-described conventional problems, an object of the present invention is to provide a voltage control circuit in which a voltage control signal is normally output by flowing a current through a current control transistor even when the power supply voltage is low. .
[0008]
[Means for Solving the Problems]
In order to solve the above-described conventional problems, the voltage detection circuit of the present invention includes a power supply terminal that supplies a power supply voltage, a ground terminal that supplies a ground voltage, and a reference voltage generator that receives the power supply voltage and generates a reference voltage. A circuit and a first node connected to the output side of the reference voltage generation circuit; Independent of the reference voltage generation circuit, In response to the power supply voltage Power supply A control voltage generating circuit for generating a control voltage lower than the voltage; a second node connected to the output side of the control voltage generating circuit; a gate, a source, and a drain; An N-channel MOS transistor connected to the ground terminal, a P-channel MOS transistor having a gate, a source and a drain, the source connected to the power supply terminal and the gate connected to the second node, and the N-channel MOS transistor And a third node connecting between the drain of the P-channel MOS transistor and a voltage detection signal corresponding to the power supply voltage is output from the third node. The control voltage generation circuit includes a MOS transistor between the power supply voltage and the second node, and the gate of the MOS transistor is connected to the source or drain of the MOS transistor. It is what you have.
[0009]
As a result, it is supplied to the second node. Power supply A current flows through the P-channel MOS transistor based on a control voltage lower than the voltage. Therefore, even when the power supply voltage is low, the third node to which the drain of the P-channel MOS transistor is connected is surely set to “H”, so that the voltage detection signal corresponding to the power supply voltage is reliably obtained from the third node. An output voltage detection circuit is realized.
[0010]
The voltage detection circuit described above preferably further includes a capacitor interposed between the first node and the ground terminal.
[0011]
Thereby, when the power supply voltage rises rapidly and is still low, the reference voltage is suppressed from rising at the first node. Therefore, since the third node is surely set to “H”, a voltage detection circuit that reliably outputs a voltage detection signal corresponding to the power supply voltage from the third node is realized.
[0012]
The voltage detection circuit described above may further include a voltage reset circuit interposed between the first node and the power supply terminal.
[0013]
Thereby, when the power supply voltage rises rapidly and is still low, the reference voltage is set to a predetermined value at the first node.
[0014]
In the voltage detection circuit described above, the voltage reset circuit preferably includes a P-channel MOS transistor having a gate, a source, and a drain, and the gate and the source are both connected to a power supply terminal.
[0015]
Thereby, when the power supply voltage rises rapidly and is still low, the threshold voltage corresponding to the power supply voltage in the P-channel MOS transistor becomes the reference voltage. Therefore, since the rise of the reference voltage at the first node is suppressed, the third node is surely set to “H”, thereby realizing a voltage detection circuit that reliably outputs the voltage detection signal.
[0016]
In the above-described voltage detection circuit, it is preferable to further include a capacitor interposed between the second node and the ground terminal.
[0017]
This suppresses the rise of the control voltage at the second node when the power supply voltage rises rapidly and is still low. Therefore, since the third node is surely set to “H”, a voltage detection circuit that reliably outputs a voltage detection signal corresponding to the power supply voltage from the third node is realized.
[0018]
The voltage detection circuit described above may further include a voltage reset circuit interposed between the second node and the power supply terminal.
[0019]
Thereby, when the power supply voltage rises rapidly and is still low, the reference voltage is set to a predetermined value at the second node.
[0020]
In the voltage detection circuit described above, the voltage reset circuit preferably includes a P-channel MOS transistor having a gate, a source, and a drain, and the gate and the source are both connected to a power supply terminal.
[0021]
Thereby, when the power supply voltage rises rapidly and is still low, the threshold voltage corresponding to the power supply voltage in the P-channel MOS transistor becomes the control voltage. Therefore, the rise of the control voltage at the second node is suppressed, so that the third node is surely set to “H”, thereby realizing a voltage detection circuit that reliably outputs the voltage detection signal.
[0022]
In the above-described voltage detection circuit, the first negative circuit whose input side is connected to the third node, the fourth node connected to the output side of the first negative circuit, and the input side connected to the fourth node And a second P-channel MOS transistor having a gate connected to the fourth node, a source connected to the power supply terminal, and a drain connected to the third node. It is preferable to provide.
[0023]
As a result, the voltage detection circuit in which the logic level of the third node is reliably fixed by the second P-channel MOS transistor and the voltage detection signal having the logic level is output by the first and second negation circuits is provided. Realized.
[0024]
In the above-described voltage detection circuit, it is preferable to further include a capacitor interposed between the fourth node and the ground terminal.
[0025]
As a result, when the power is turned on, the voltage at the fourth node is prevented from rising immediately after the power is turned on, so that a voltage detection circuit in which the voltage detection signal is reliably “H” immediately after the power is turned on is realized. The
[0026]
The voltage detection circuit described above preferably further includes a second N-channel MOS transistor having a gate connected to the power supply terminal, a drain connected to the first node, and a source connected to the ground terminal. .
[0027]
Thus, the second N-channel MOS transistor can supply a voltage corresponding to the power supply voltage received at the gate to the first node.
[0028]
In the above-described voltage detection circuit, another reference voltage generation circuit interposed between the power supply terminal and the gate of the second N-channel MOS transistor for lowering the potential at the second node below the reference voltage is provided. Furthermore, it is preferable to provide.
[0029]
Thereby, when the power supply voltage rises rapidly and is still low, the potential at the second node is surely lower than the reference voltage by the other reference voltage generation circuit. Therefore, since the third node is surely set to “H” immediately after the power supply rises, the voltage detection signal is reliably output. In addition, since the gate of the second N-channel MOS transistor is controlled by a voltage supplied from another reference voltage generation circuit instead of the power supply voltage, it is not necessary to increase the gate width.
[0030]
In the above-described voltage detection circuit, another reference voltage generation circuit that receives the power supply voltage and generates another reference voltage, another first node connected to the output side of the other reference voltage generation circuit, and a gate , Another N-channel MOS transistor having a source, a drain, a gate connected to the other first node, and a source connected to the ground terminal, and a gate, a source, and a drain. Are connected to the second node, another P-channel MOS transistor, and another third node connecting the drain of the other N-channel MOS transistor and the drain of the other P-channel MOS transistor, It is good also as being comprised so that other voltage detection signals according to a power supply voltage may be output from another 3rd node.
[0031]
As a result, different voltage detection signals are output based on different reference voltages generated by the reference voltage generation circuit and other reference voltage generation circuits, and the two reference voltage generation circuits operate by sharing the control voltage generation circuit. Therefore, a voltage detection circuit having a small area is realized.
[0032]
DETAILED DESCRIPTION OF THE INVENTION
(First embodiment)
A first embodiment of a voltage detection circuit according to the present invention will be described with reference to FIG. FIG. 1 is a circuit diagram of a voltage detection circuit according to the present embodiment. In FIG. 1, 10A is a first reference voltage generation circuit, and 20 is a control voltage generation circuit. Qp101 to Qp103, Qp111, Qp121 and Qp122 are P-channel MOS transistors, Qn101A, Qn111 and Qn121 are N-channel MOS transistors, INV1 and INV2 are negation circuits, N11A and N12 to N14 are nodes, VDTA is a voltage detection signal, VSS Is a ground voltage, and VDD is a voltage supplied from a power supply terminal, that is, a power supply voltage.
[0033]
In the first reference voltage generation circuit 10A, the source of the P-channel MOS transistor Qp101 is connected to the power supply terminal for supplying the power supply voltage VDD, and the gate and drain are connected to the source of the P-channel MOS transistor Qp102. ing. The gate and drain of P-channel MOS transistor Qp102 are connected to the source of P-channel MOS transistor Qp103, and the gate and drain of P-channel MOS transistor Qp103 are connected to node N11A. The gate of the N-channel MOS transistor Qn101A is connected to the power supply terminal, the source is connected to the ground terminal for supplying the ground voltage VSS, and the drain is connected to the node N11A. The substrate voltage of the P-channel MOS transistor Qp101 is set to the same potential as the power supply voltage VDD, and the substrate voltages of the P-channel MOS transistors Qp102 and Qp103 are set to the same potential as the respective sources.
[0034]
In the control voltage generating circuit 20, the source of the P-channel MOS transistor Qp111 is connected to the power supply terminal, and the gate and drain are connected to the node N12. The source of the N-channel MOS transistor Qn111 is connected to the ground terminal, the gate is connected to the power supply terminal, and the drain is connected to the node N12. Further, the P-channel MOS transistor Qp111 is connected so that the substrate voltage becomes the same potential as the source voltage, that is, the power supply voltage VDD.
[0035]
The source of the P-channel MOS transistor Qp121 is connected to the power supply terminal, the drain is connected to the node N13, and the gate is connected to the node N12. The source of N channel type MOS transistor Qn121 is connected to the ground terminal, the drain is connected to node N13, and the gate is connected to node N11A. The input terminal of the negative circuit INV1 is connected to the node N13, the output terminal is connected to the node N14, the input terminal of the negative circuit INV2 is connected to the node N14, and the voltage detection signal VDTA is output from the output terminal. A P-channel MOS transistor Qp122 whose gate is connected to the node N14 is connected between the node N13 and the power supply terminal.
[0036]
Here, the first feature of the voltage detection circuit according to the present embodiment is that the gate of the P-channel MOS transistor Qp121 has a control voltage generated by the control voltage generation circuit 20, that is, the power supply voltage VDD to the P-channel MOS transistor Qp111. It is a point controlled by a voltage that is lower than the threshold value. Thereby, compared to the conventional voltage detection circuit shown in FIG. 7, even when the power supply voltage VDD is low, a sufficient current can be supplied to the P-channel MOS transistor Qp121. Therefore, a voltage detection signal is generated at node N13 by ensuring that node N13 is at logic level “H”. Since the voltage detection signal VDTA goes to the logic level “H” sequentially through the negative circuits INV1 and INV2, a voltage detection circuit that operates reliably is realized.
[0037]
The second feature is that, in the first reference voltage generation circuit 10A, the first reference voltage is a voltage lower than the power supply voltage VDD by the sum of the threshold values of the three P-channel MOS transistors Qp101 to Qp103. Is generated at the node N11A. Here, the substrate voltage of the P-channel MOS transistor Qp101 is set to the same potential as the power supply voltage VDD, and the substrate voltages of the P-channel MOS transistors Qp102 and Qp103 are set to the same potential as the respective sources. The substrate voltage of the channel MOS transistor can be set to the same potential as the power supply voltage VDD. Thereby, since the threshold value of each transistor is changed, the first reference voltage supplied from the node N11A can be changed. Therefore, a voltage detection circuit capable of setting the detection voltage level for voltage detection signal VDTA to a desired value is realized.
[0038]
(Second Embodiment)
A second embodiment of the voltage detection circuit according to the present invention will be described with reference to FIG. FIG. 2 is a circuit diagram of the voltage detection circuit according to the present embodiment. In the circuit configuration of FIG. 2, a capacitor circuit 30 and a voltage reset circuit 40 are added to the first embodiment, and are connected to the node N11A, respectively.
[0039]
In FIG. 2, the voltage reset circuit 40 is composed of a P-channel MOS transistor having a gate and a source connected to a power supply terminal and a drain connected to a node N11A. In the voltage reset circuit 40, when the voltage supplied by the power source, that is, the power source voltage VDD becomes 0V, the drain of the transistor, that is, the voltage generated at the node N11A is the threshold value of the P-channel MOS transistor. It is reset to a voltage (for example, about 0.7V).
[0040]
The capacitor circuit 30 is composed of a capacitor C1 having one electrode connected to the ground terminal and the other electrode connected to the node N11A, for example. Specifically, the capacitor C1 can be constituted by a gate, a gate oxide film, and a substrate of a depletion type N channel MOS transistor formed in an N type well.
[0041]
When the voltage supplied by the power source when the power is turned on, that is, the power source voltage VDD is still low, the capacitance circuit 30 and the voltage reset circuit 40, for example, couple the gate capacitance of the N-channel MOS transistor Qn101A. The rise of the voltage of the node N11A due to functioning as a capacitor is suppressed. This suppresses the node N13 from becoming “L”. Therefore, even when the power supply voltage VDD rises particularly rapidly when the power is turned on, the voltage detection signal VDTA is reliably set to the logic level “H” immediately after the rise, so that a voltage detection circuit that operates reliably is realized.
[0042]
One of the capacitor circuit 30 and the voltage reset circuit 40 can be selectively provided.
[0043]
(Third embodiment)
A third embodiment of the voltage detection circuit according to the present invention will be described with reference to FIG. FIG. 3 is a circuit diagram of the voltage detection circuit according to the present embodiment. In the circuit configuration of FIG. 3, a capacitor circuit 31 including a capacitor C2 and a voltage reset circuit 41 are added to the second embodiment, and are connected to the node N12, respectively. The capacitor circuit 31 and the voltage reset circuit 41 perform the same operation on the node N12 as the capacitor circuit 30 and the voltage reset circuit 40 in the second embodiment perform on the node N11A.
[0044]
When the voltage supplied by the power supply when the power is turned on, that is, the power supply voltage VDD is still low, the capacitance circuit 31 and the voltage reset circuit 41, for example, couple the gate capacitance of the N-channel MOS transistor Qn111. The rise of the voltage at the node N12 due to functioning as a capacitor is suppressed. This ensures that the node N13 is at the logic level “H”. Therefore, even when the power supply voltage VDD rises particularly rapidly when the power is turned on, the voltage detection signal VDTA is reliably set to the logic level “H” immediately after the rise, so that a voltage detection circuit that operates reliably is realized.
[0045]
Note that either one of the capacitor circuit 31 and the voltage reset circuit 41 can be selectively provided.
[0046]
In the description of the present embodiment, the case where the capacitor circuit 31 and the voltage reset circuit 41 are added to the second embodiment has been described, but instead, the first embodiment is described. These may be added.
[0047]
(Fourth embodiment)
A fourth embodiment of the voltage detection circuit according to the present invention will be described with reference to FIG. FIG. 4 is a circuit diagram of the voltage detection circuit according to the present embodiment. In the circuit configuration of FIG. 4, a capacitance circuit 32 composed of a capacitor C3 is added to the third embodiment, and is connected between the ground terminal and the node N14. The capacitor circuit 32 performs the same operation on the node N14 as the capacitor circuit 31 in the third embodiment performs on the node N12. That is, when the voltage supplied by the power supply when the power is turned on, that is, the power supply voltage VDD is still a low voltage, the voltage at the node N14 is made difficult to rise. As a result, the P-channel MOS transistor Qp122 is reliably turned on, so that the node N13 is reliably set to the logic level “H”. Therefore, even when the power supply voltage VDD rises particularly rapidly when the power is turned on, the voltage detection signal VDTA is reliably set to the logic level “H” immediately after the rise, so that a voltage detection circuit that operates reliably is realized.
[0048]
Note that the capacitance circuit 32 in this embodiment may be added to the first or second embodiment.
[0049]
(Fifth embodiment)
A fifth embodiment of the voltage detection circuit according to the present invention will be described with reference to FIGS. FIG. 5 is a circuit diagram of the voltage detection circuit according to the present embodiment. In the circuit configuration of FIG. 5, the configuration of the first reference voltage generation circuit 10A is changed to the first reference voltage generation circuit 10B with respect to the fourth embodiment shown in FIG. A second reference voltage generation circuit 50 is added.
[0050]
In FIG. 5, the second reference voltage generation circuit 50 includes a P-channel MOS transistor Qp131 provided between the power supply terminal and the node N15 and having a gate connected to the ground terminal, and between the node N15 and the ground terminal. An N channel type MOS transistor Qn131 is provided and has a gate connected to a node N15. The P-channel MOS transistor Qp131 is configured to have a large gate width in order to suppress current.
[0051]
Incidentally, the power supply voltage VDD is supplied to the gate of the N-channel MOS transistor Qn101A of the first reference voltage generation circuit 10A shown in FIG. In the present embodiment, a node N15 is connected to the gate of the N-channel MOS transistor Qn101B of the first reference voltage generation circuit 10B provided in place of the N-channel MOS transistor Qn101A. That is, the second reference voltage is supplied from the second reference voltage generation circuit 50 to the gate of the N-channel MOS transistor Qn101B. The node N11B is connected to the drain of the N-channel MOS transistor Qn101B.
[0052]
Here, the first feature of the voltage detection circuit according to the present embodiment is that the second reference voltage is higher than the ground voltage VSS by the threshold value of the N-channel MOS transistor Qn131 from the second reference voltage generation circuit 50. Is supplied via the node N15. As a result, even if the voltage supplied by the power supply when the power is turned on, that is, the power supply voltage VDD rises rapidly, the gate voltage of the node N15, that is, the N-channel MOS transistor Qn101B is the same as the supplied power supply voltage VDD. Does not rise. Therefore, when the power supply voltage VDD is still a low voltage, the voltage at the node N11B is suppressed from rising due to coupling with the gate of the N-channel MOS transistor Qn101B. It becomes level “H”.
[0053]
The second feature of the voltage detection circuit according to the present embodiment is that the N-channel MOS transistor of the first reference voltage generation circuit 10B is driven by the second reference voltage supplied from the second reference voltage generation circuit 50. The point is that the gate of Qn101B is controlled. As a result, the current flowing through the N-channel MOS transistor Qn101B is suppressed as compared with the case where the gate of the N-channel MOS transistor Qn101B is controlled by the power supply voltage VDD. Therefore, it is not necessary to increase the gate width of N channel type MOS transistor Qn101B.
[0054]
As described above, according to the present embodiment, even when the power supply voltage VDD rises particularly rapidly when the power is turned on, the node N13 surely becomes the logic level “H” immediately after the rise. Therefore, since the voltage detection signal VDTB surely becomes the logic level “H”, a voltage detection circuit that operates reliably can be realized.
[0055]
Further, since it is not necessary to increase the gate width of the N channel type MOS transistor Qn101B, a voltage detection circuit with a small circuit layout area is realized.
[0056]
In the present embodiment, the gate of the P-channel MOS transistor Qp121 is connected to the node N12, that is, the output of the control voltage generation circuit 20, but instead, the P-channel MOS transistor Qp121 is connected to the P-channel type of the first reference voltage generation circuit 10B. It may be connected to the drain of the MOS transistor Qp101. Even in this case, the second reference voltage generation circuit 50 ensures that the node N13 is at the logic level “H” immediately after the power supply rises, so that a voltage detection circuit that operates reliably and has a small circuit layout area is realized. .
[0057]
Further, the second reference voltage generation circuit 50 in the present embodiment may be added to any one of the first to third embodiments.
[0058]
(Sixth embodiment)
A sixth embodiment of the voltage detection circuit according to the present invention will be described with reference to FIGS. FIG. 6 is a circuit diagram of the voltage detection circuit according to the present embodiment. The present embodiment relates to a voltage detection circuit that generates a plurality of voltage detection signals. The circuit configuration is basically the same as that of the fifth embodiment, and the circuit layout area can be reduced by sharing a circuit portion that can be shared. is doing.
[0059]
Specifically, as shown in FIG. 6, the circuit configuration has the following elements added to the fifth embodiment. That is, in FIG. 6, 10C is a third reference voltage generating circuit for outputting a third reference voltage via the node N11C, Qp121C and Qp122C are P-channel MOS transistors, Qn121C is an N-channel MOS transistor, INV1C , INV2C are negative circuits, N11C, N13C, and N14C are nodes, and VDTC is a voltage detection signal.
[0060]
In the third reference voltage generating circuit 10C, the source of the P-channel MOS transistor Qp101C is connected to the power supply terminal, and the gate and drain are connected to the source of the P-channel MOS transistor Qp102C. Further, P-channel MOS transistors Qp102C to Qp104C each having a gate and a drain connected are connected in series between the P-channel MOS transistor Qp101C and the node N11C. In each of the P-channel MOS transistors Qp101C to Qp104C, the substrate voltage is connected so as to be the same potential as the source voltage. The gate of the N-channel MOS transistor Qn101C is connected to the node N15, the source is connected to the ground terminal, and the drain is connected to the node N11C. Therefore, with this circuit configuration, the third reference voltage generation circuit 10C supplies a third reference voltage different from the first reference voltage via the node N11C.
[0061]
The source of the P-channel MOS transistor Qp121C is connected to the power supply terminal, the drain is connected to the node N13C, and the gate is connected to the node N12. The source of N-channel MOS transistor Qn121C is connected to the ground terminal, the drain is connected to node N13C, and the gate is connected to node N11C. The input terminal of the negative circuit INV1C is connected to the node N13C, the output terminal is connected to the node N14C, the input terminal of the negative circuit INV2C is connected to the node N14C, and the voltage detection signal VDTC is output from the output terminal. A P-channel MOS transistor Qp122C whose gate is connected to the node N14C is connected between the node N13C and the power supply terminal.
[0062]
In the present embodiment, the following two elements are individually provided. That is, the first and third reference voltage generating circuits 10B and 10C, N-channel MOS transistors Qn121 and Qn121C, P-channel MOS transistors Qp121 and Qp121C, P-channel MOS transistors Qp122 and Qp122C, and negative circuits INV1 and INV1C, respectively. , And negative circuits INV2, INV2C are provided separately. The second reference voltage generation circuit 50 for supplying a second reference voltage for controlling the gates of the N-channel MOS transistors Qn101B and Qn101C of the first and third reference voltage generation circuits 10B and 10C is common. And a common control voltage generation circuit 20 for supplying a control voltage for controlling the gates of the P-channel MOS transistors Qp121 and Qp121C.
[0063]
Here, the first and third reference voltage generation circuits 10B and 10C are provided for the second reference voltage generation circuit 50 and the control voltage generation circuit 20, respectively. Three or more reference voltage generation circuits corresponding to the reference voltage generation circuit may be provided.
[0064]
As described above, according to the present embodiment, the plurality of voltage detection signals VDTB and VDTC are output by the second reference voltage generation circuit 50 and the control voltage generation circuit 20 provided in common. Thus, a plurality of voltage detection signals based on a plurality of reference voltages can be output, and a voltage detection circuit having a small circuit layout area can be realized by sharing the circuit. Of course, it goes without saying that the same effects as those of the first or fifth embodiment can be obtained.
[0065]
In addition, about each embodiment demonstrated above, you may comprise a voltage detection circuit combining each.
[0066]
As for the logic of the voltage detection signal, the logic level “H” is output when it is detected that the voltage is equal to or higher than a predetermined voltage. Instead, the logic level “L” may be output. Good.
[0067]
Further, the reference voltage may be set to a desired value by using control of the transistor size, the substrate voltage, or the like.
[0068]
Furthermore, the number of transistors in each voltage generation circuit can be other than the combinations described.
[0069]
【The invention's effect】
According to the voltage detection circuit of the present invention, a control voltage generation circuit provided separately from the reference voltage generation circuit allows a current to flow through the P-channel MOS transistor even when the power supply voltage is low. Therefore, since the third node is surely set to “H”, a voltage detection circuit that outputs the voltage detection signal from the third node and operates reliably is realized.
[0070]
In addition, according to the voltage detection circuit of the present invention, the N-channel MOS of the reference voltage generation circuit is configured such that the potential at the second node is lower than the reference voltage by the voltage supplied from the other reference voltage generation circuit. The transistor is controlled. As a result, even when the power supply voltage rises rapidly, the third node surely becomes “H” immediately after the power supply rises, so that the voltage detection signal is output from the third node and the voltage detection that operates reliably. A circuit is realized.
[0071]
According to the voltage detection circuit of the present invention, the reference voltage generation circuit and the other reference voltage generation circuit are controlled by the common control voltage generation circuit, so that different voltage detection signals based on different reference voltages are output. And the voltage detection circuit reduced in size by the sharing of the control voltage generation circuit is realized.
[Brief description of the drawings]
FIG. 1 is a circuit diagram of a voltage detection circuit according to a first embodiment of the present invention.
FIG. 2 is a circuit diagram of a voltage detection circuit according to a second embodiment of the present invention.
FIG. 3 is a circuit diagram of a voltage detection circuit according to a third embodiment of the present invention.
FIG. 4 is a circuit diagram of a voltage detection circuit according to a fourth embodiment of the present invention.
FIG. 5 is a circuit diagram of a voltage detection circuit according to a fifth embodiment of the present invention.
FIG. 6 is a circuit diagram of a voltage detection circuit according to a sixth embodiment of the present invention.
FIG. 7 is a circuit diagram of a conventional voltage detection circuit.
[Explanation of symbols]
10A, 10B First reference voltage generation circuit (reference voltage generation circuit)
10C Third reference voltage generation circuit (other reference voltage generation circuit)
20 Control voltage generation circuit
30, 31, 32 capacitance circuit
40, 41 Voltage reset circuit
50 Second reference voltage generation circuit (other reference voltage generation circuit)
C1-C3 capacitors
INV1 negative circuit (first negative circuit)
INV2 negative circuit (second negative circuit)
N11A, N11B node (first node)
N11C node (other first node)
N12 node (second node)
N13 node (third node)
N13C node (other third node)
N14 node (fourth node)
Qn101A, Qn101B N-channel MOS transistor (second N-channel MOS transistor)
Qn121 N-channel MOS transistor
Qn121C N-channel MOS transistor (other N-channel MOS transistors)
Qp121 P-channel MOS transistor
Qp121C P-channel MOS transistor (other P-channel MOS transistors)
Qp122 P-channel MOS transistor (second P-channel MOS transistor)
VDTA, VDTB, VDTC Voltage detection signal

Claims

A power supply terminal for supplying power supply voltage;
A ground terminal for supplying a ground voltage;
A reference voltage generation circuit that receives the power supply voltage and generates a reference voltage;
A first node connected to the output side of the reference voltage generation circuit;
A control voltage generation circuit that generates a control voltage lower than the power supply voltage independently of the reference voltage generation circuit ;
A second node connected to the output side of the control voltage generation circuit;
An N-channel MOS transistor having a gate, a source, and a drain, wherein the gate is connected to the first node, and the source is connected to the ground voltage;
A P-channel MOS transistor having a gate, a source and a drain, wherein the source is connected to the power supply voltage and the gate is connected to the second node;
A third node connecting the drain of the N-channel MOS transistor and the drain of the P-channel MOS transistor;
A voltage detection signal corresponding to the power supply voltage is output from the third node ;
The control voltage generation circuit includes a MOS transistor between the power supply voltage and the second node, and a gate of the MOS transistor is connected to a source or a drain of the MOS transistor. Detection circuit.

The voltage detection circuit according to claim 1,
A voltage detection circuit, further comprising a capacitor interposed between the first node and the ground terminal.

The voltage detection circuit according to claim 1 or 2,
A voltage detection circuit further comprising a voltage reset circuit interposed between the first node and the power supply terminal.

The voltage detection circuit according to claim 3,
The voltage reset circuit includes a gate, a source, and a drain, and is configured by a P-channel MOS transistor in which the gate and the source are both connected to the power supply terminal.

The voltage detection circuit according to claim 1,
The voltage detection circuit further comprising a capacitor interposed between the second node and the ground terminal.

In the voltage detection circuit according to claim 1 or 5,
A voltage detection circuit, further comprising a voltage reset circuit interposed between the second node and the power supply terminal.

The voltage detection circuit according to claim 6, wherein
The voltage reset circuit includes a gate, a source, and a drain, and is configured by a P-channel MOS transistor in which the gate and the source are both connected to the power supply terminal.

In the voltage detection circuit according to any one of claims 1 to 7,
A first negation circuit having an input side connected to the third node;
A fourth node connected to the output side of the first negation circuit;
A second negation circuit whose input side is connected to the fourth node;
And a second P-channel MOS transistor having a gate connected to the fourth node, a source connected to the power supply terminal, and a drain connected to the third node. A voltage detection circuit.

The voltage detection circuit according to claim 8,
The voltage detection circuit further comprising a capacitor interposed between the fourth node and the ground terminal.

In the voltage detection circuit according to any one of claims 1 to 9,
A voltage detection further comprising a second N-channel MOS transistor having a gate connected to the power supply terminal, a drain connected to the first node, and a source connected to the ground terminal. circuit.

The voltage detection circuit according to claim 10,
Further provided is another reference voltage generation circuit interposed between the power supply terminal and the gate of the second N-channel MOS transistor, for lowering the potential at the second node below the reference voltage. A voltage detection circuit characterized by comprising:

The voltage detection circuit according to claim 1,
Another reference voltage generation circuit that receives the power supply voltage and generates another reference voltage;
Another first node connected to the output side of the other reference voltage generation circuit;
Another N-channel MOS transistor having a gate, a source, and a drain, wherein the gate is connected to the other first node, and the source is connected to the ground terminal;
Another P-channel MOS transistor having a gate, a source and a drain, wherein the source is connected to the power supply terminal and the gate is connected to the second node;
A third node connecting the drain of the other N-channel MOS transistor and the drain of the other P-channel MOS transistor;
A voltage detection circuit configured to output another voltage detection signal corresponding to the power supply voltage from the other third node.