JP3935266B2 - Voltage detection circuit - Google Patents
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Description
【0001】
【発明の属する技術分野】
本発明は、半導体装置における電圧検知回路に関するものである。
【0002】
【従来の技術】
最近、半導体装置において電圧検知回路が搭載されるとともに、この電圧検知回路から出力される電圧検知信号がいろいろと応用されている。例えば、それぞれ電圧検知信号を用いた、電源電圧値に応じて内部回路動作を変えることにより広い電源電圧範囲で安定した動作をさせる技術や、低電圧時、電源投入時又は電源遮断時における内部回路保護のためのパワーオン・オフリセット回路等が、広く用いられようになってきた。このため、電源電圧値を検知するための電圧検知回路が重要なものになっている。
【0003】
従来の電圧検知回路について、図7を参照しながら説明する。図7は、従来の電圧検知回路の回路図である。図7において、Qp101〜Qp103,Qp121〜Qp123はPチャネル型MOSトランジスタ、Qn101,Qn121はNチャネル型MOSトランジスタ、INV1,INV2は否定回路、N110,N130,N140,N160はノード、VDTは電圧検知信号、VSSは接地電圧、VDDは電源電圧である。
【0004】
そして、Pチャネル型MOSトランジスタQp101のソースが電源電圧VDDを供給するための電源端子に、ゲートとドレインとがノードN160に、それぞれ接続されている。また、Pチャネル型MOSトランジスタQp121のソースが電源端子に、ゲートがノードN160に、それぞれ接続されている。ノードN160とノードN110との間には、Pチャネル型MOSトランジスタQp102とQp103とが直列に接続され、ノードN110と接地電圧VSSを供給するための接地端子との間には、Nチャネル型MOSトランジスタQn101が接続されている。Pチャネル型MOSトランジスタQp102,Qp103からなる直列接続体とNチャネル型MOSトランジスタQn101とは、それぞれ抵抗体として機能する。Pチャネル型MOSトランジスタQp121のドレインと接地端子との間に、入力端子がノードN110に、出力端子がノードN130に、それぞれ接続された否定回路が設けられている。この否定回路は、Pチャネル型MOSトランジスタQp123とNチャネル型MOSトランジスタQn121とを、直列に接続して構成したものである。また、否定回路INV1の入力端子はノードN130に接続され、出力端子はノードN140に接続されている。ノードN130と電源端子との間には、ゲートがノードN140に接続されたPチャネル型MOSトランジスタQp122が設けられている。また、否定回路INV2の入力端子はノードN140に接続され、出力端子からは電圧検知信号VDTが出力される。
【0005】
図7に示された従来の電圧検知回路は、例えば、電源電圧VDDが約3.5V未満の場合には電圧検知信号VDTが“L”に、約3.5V以上の場合には電圧検知信号VDTが“H”になるように、それぞれ動作する。そして、消費電流は、Pチャネル型MOSトランジスタQp121とNチャネル型MOSトランジスタQn121とが共にオンした状態で最大になる。この従来例においては、Pチャネル型MOSトランジスタQp121により電流値が制限される構成になっている。
【0006】
【発明が解決しようとする課題】
しかしながら、上記従来の電圧検知回路によれば、電源電圧の降下速度が速い場合には電圧検知信号が正常に出力されないおそれがあるという問題があった。また、電源電圧が急速に変化する場合には、電圧上昇時の電圧検知レベルが電圧降下時の電圧検知レベルよりも低くなることがあり、ノイズによって発振を引き起こすおそれがあるという問題があった。これらの問題は、電源電圧VDDが低い場合において、カレントミラー型回路の電流制御用トランジスタであるPチャネル型MOSトランジスタQp121に、電流がほとんど流れないことに起因する。
【0007】
本発明は、上記従来の問題に鑑み、電源電圧が低い場合においても、電流制御用トランジスタに電流を流すことにより、電圧制御信号が正常に出力される電圧制御回路を提供することを目的とする。
【0008】
【課題を解決するための手段】
上記従来の課題を解決するために、本発明の電圧検知回路は、電源電圧を供給する電源端子と、接地電圧を供給する接地端子と、電源電圧を受けて、基準電圧を発生する基準電圧発生回路と、基準電圧発生回路の出力側に接続される第1のノードと、基準電圧発生回路とは独立し、電源電圧を受けて、電源電圧よりも低い制御電圧を発生する制御電圧発生回路と、制御電圧発生回路の出力側に接続される第2のノードと、ゲート,ソース及びドレインを有し、ゲートが第1のノードにソースが接地端子にそれぞれ接続されるNチャネル型MOSトランジスタと、ゲート,ソース及びドレインを有し、ソースが電源端子にゲートが第2のノードに接続されるPチャネル型MOSトランジスタと、Nチャネル型MOSトランジスタのドレインとPチャネル型MOSトランジスタのドレインとの間を接続する第3のノードとを備え、第3のノードから電源電圧に応じた電圧検知信号を出力するように構成され、制御電圧発生回路は、電源電圧と第2のノードとの間にMOSトランジスタを備え、該MOSトランジスタのゲートは、該MOSトランジスタのソース又はドレインに接続されていることとしたものである。
【0009】
これにより、第2のノードへ供給された、電源電圧よりも低い制御電圧に基づいて、Pチャネル型MOSトランジスタに電流が流れる。したがって、電源電圧が低い場合でも、Pチャネル型MOSトランジスタのドレインが接続された第3のノードが確実に“H”になるので、第3のノードから電源電圧に応じた電圧検知信号が確実に出力される電圧検知回路が実現される。
【0010】
上述の電圧検知回路において、第1のノードと接地端子との間に介設されたキャパシタを更に備えていることが好ましい。
【0011】
これにより、電源電圧が急速に立ち上がりつつまだ低い場合に、第1のノードにおいて基準電圧が立ち上がることが抑制される。したがって、第3のノードが確実に“H”になるので、第3のノードから電源電圧に応じた電圧検知信号が確実に出力される電圧検知回路が実現される。
【0012】
上述の電圧検知回路において、第1のノードと電源端子との間に介設された電圧リセット回路を更に備えているとすることができる。
【0013】
これにより、電源電圧が急速に立ち上がりつつまだ低い場合に、第1のノードにおいて基準電圧が所定の値に設定される。
【0014】
上述の電圧検知回路において、電圧リセット回路は、ゲート,ソース及びドレインを有し、ゲート及びソースが共に電源端子に接続されたPチャネル型MOSトランジスタにより構成されていることが好ましい。
【0015】
これにより、電源電圧が急速に立ち上がりつつまだ低い場合に、Pチャネル型MOSトランジスタにおけるその電源電圧に応じたしきい値電圧が基準電圧になる。したがって、第1のノードにおいて基準電圧が立ち上がることが抑制されることにより、第3のノードが確実に“H”になるので、電圧検知信号が確実に出力される電圧検知回路が実現される。
【0016】
上述の電圧検知回路において、第2のノードと接地端子との間に介設されたキャパシタを更に備えていることが好ましい。
【0017】
これにより、電源電圧が急速に立ち上がりつつまだ低い場合に、第2のノードにおいて制御電圧が立ち上がることが抑制される。したがって、第3のノードが確実に“H”になるので、第3のノードから電源電圧に応じた電圧検知信号が確実に出力される電圧検知回路が実現される。
【0018】
上述の電圧検知回路において、第2のノードと電源端子との間に介設された電圧リセット回路を更に備えているとすることができる。
【0019】
これにより、電源電圧が急速に立ち上がりつつまだ低い場合に、第2のノードにおいて基準電圧が所定の値に設定される。
【0020】
上述の電圧検知回路において、電圧リセット回路は、ゲート,ソース及びドレインを有し、ゲート及びソースが共に電源端子に接続されたPチャネル型MOSトランジスタにより構成されていることが好ましい。
【0021】
これにより、電源電圧が急速に立ち上がりつつまだ低い場合に、Pチャネル型MOSトランジスタにおけるその電源電圧に応じたしきい値電圧が制御電圧になる。したがって、第2のノードにおいて制御電圧が立ち上がることが抑制されることにより、第3のノードが確実に“H”になるので、電圧検知信号が確実に出力される電圧検知回路が実現される。
【0022】
上述の電圧検知回路において、入力側が第3のノードに接続される第1の否定回路と、第1の否定回路の出力側に接続される第4のノードと、入力側が第4のノードに接続される第2の否定回路と、第4のノードに接続されるゲートと電源端子に接続されるソースと第3のノードに接続されるドレインとを有する第2のPチャネル型MOSトランジスタとを更に備えていることが好ましい。
【0023】
これにより、第2のPチャネル型MOSトランジスタによって第3のノードの論理レベルが確実に固定され、第1及び第2の否定回路によってその論理レベルからなる電圧検知信号が出力される電圧検知回路が実現される。
【0024】
上述の電圧検知回路において、第4のノードと接地端子との間に介設されたキャパシタを更に備えていることが好ましい。
【0025】
これにより、電源投入時において、電源の立ち上がり直後に第4のノードの電圧が立ち上がることが抑制されるので、電源の立ち上がり直後から電圧検知信号が確実に“H”になる電圧検知回路が実現される。
【0026】
上述の電圧検知回路において、電源端子に接続されるゲートと第1のノードに接続されるドレインと接地端子に接続されるソースとを有する第2のNチャネルMOSトランジスタを更に備えていることが好ましい。
【0027】
これにより、第2のNチャネルMOSトランジスタが、ゲートにおいて受け取った電源電圧に応じた電圧を第1のノードへ供給することができる。
【0028】
上述の電圧検知回路において、電源端子と第2のNチャネル型MOSトランジスタのゲートとの間に介設され、第2のノードにおける電位を基準電圧よりも低くするための他の基準電圧発生回路を更に備えていることが好ましい。
【0029】
これにより、電源電圧が急速に立ち上がりつつまだ低い場合に、他の基準電圧発生回路により、第2のノードにおける電位が基準電圧よりも確実に低くなる。したがって、電源の立ち上がり直後から第3のノードが確実に“H”になるので、電圧検知信号が確実に出力される。また、電源電圧に代えて他の基準電圧発生回路から供給された電圧により、第2のNチャネル型MOSトランジスタのゲートが制御されるので、そのゲート幅を大きくする必要がない。
【0030】
上述の電圧検知回路において、電源電圧を受けて、他の基準電圧を発生する他の基準電圧発生回路と、他の基準電圧発生回路の出力側に接続される他の第1のノードと、ゲート,ソース及びドレインを有し、ゲートが他の第1のノードにソースが接地端子にそれぞれ接続される他のNチャネル型MOSトランジスタと、ゲート,ソース及びドレインを有し、ソースが電源端子にゲートが第2のノードに接続される他のPチャネル型MOSトランジスタと、他のNチャネル型MOSトランジスタのドレインと他のPチャネル型MOSトランジスタのドレインとの間を接続する他の第3のノードとを更に備え、他の第3のノードから電源電圧に応じた他の電圧検知信号を出力するように構成されていることとしてもよい。
【0031】
これにより、基準電圧発生回路及び他の基準電圧発生回路により生成された異なる基準電圧にそれぞれ基づいて異なる電圧検知信号を出力するとともに、制御電圧発生回路を共用化して2つの基準電圧発生回路が動作するので小面積を有する電圧検知回路が実現される。
【0032】
【発明の実施の形態】
(第1の実施形態)
本発明に係る電圧検知回路の第1の実施形態について、図1を参照しながら説明する。図1は、本実施形態に係る電圧検知回路の回路図である。図1において、10Aは第1の基準電圧発生回路、20は制御電圧発生回路である。Qp101〜Qp103,Qp111,Qp121,Qp122はPチャネル型MOSトランジスタ、Qn101A,Qn111,Qn121はNチャネル型MOSトランジスタ、INV1,INV2は否定回路、N11A,N12〜N14はノード、VDTAは電圧検知信号、VSSは接地電圧、VDDは電源端子から供給される電圧、つまり電源電圧である。
【0033】
第1の基準電圧発生回路10Aにおいては、Pチャネル型MOSトランジスタQp101のソースが電源電圧VDDを供給するための電源端子に、ゲートとドレインとがPチャネル型MOSトランジスタQp102のソースに、それぞれ接続されている。また、Pチャネル型MOSトランジスタQp102のゲートとドレインとがPチャネル型MOSトランジスタQp103のソースに、Pチャネル型MOSトランジスタQp103のゲートとドレインとがノードN11Aに、それぞれ接続されている。また、Nチャネル型MOSトランジスタQn101Aのゲートが電源端子に、ソースが接地電圧VSSを供給するための接地端子に、ドレインがノードN11Aに、それぞれ接続されている。そして、Pチャネル型MOSトランジスタQp101の基板電圧を電源電圧VDDと同じ電位に、Pチャネル型MOSトランジスタQp102,Qp103の基板電圧をそれぞれのソースと同じ電位にしている。
【0034】
制御電圧発生回路20においては、Pチャネル型MOSトランジスタQp111のソースが電源端子に、ゲートとドレインとがノードN12に、それぞれ接続されている。また、Nチャネル型MOSトランジスタQn111のソースが接地端子に、ゲートが電源端子に、ドレインがノードN12に、それぞれ接続されている。また、Pチャネル型MOSトランジスタQp111においては、基板電圧がソース電圧、つまり電源電圧VDDと同じ電位になるように接続されている。
【0035】
そして、Pチャネル型MOSトランジスタQp121のソースが電源端子に、ドレインがノードN13に、ゲートがノードN12に、それぞれ接続されている。Nチャネル型MOSトランジスタQn121のソースが接地端子に、ドレインがノードN13に、ゲートがノードN11Aに、それぞれ接続されている。否定回路INV1の入力端子はノードN13に接続され、出力端子はノードN14に接続されるとともに、否定回路INV2の入力端子はノードN14に接続され、出力端子からは電圧検知信号VDTAが出力される。ノードN13と電源端子との間には、ゲートがノードN14に接続されたPチャネル型MOSトランジスタQp122が接続されている。
【0036】
ここで、本実施形態に係る電圧検知回路の第1の特徴は、Pチャネル型MOSトランジスタQp121のゲートが、制御電圧発生回路20が生成する制御電圧、つまり電源電圧VDDからPチャネル型MOSトランジスタQp111のしきい値だけ低い電圧により、制御される点である。これにより、図7に示された従来の電圧検知回路に比較して、電源電圧VDDが低い場合においても、Pチャネル型MOSトランジスタQp121へ十分な電流を流すことができる。したがって、ノードN13が確実に論理レベル“H”になることにより、ノードN13において電圧検知信号が生成される。そして、否定回路INV1,INV2を順次介して電圧検知信号VDTAが論理レベル“H”になるので、確実に動作する電圧検知回路が実現される。
【0037】
また、第2の特徴は、第1の基準電圧発生回路10Aにおいて、第1の基準電圧として、電源電圧VDDから3個のPチャネル型MOSトランジスタQp101〜Qp103のしきい値の合計分だけ低い電圧が、ノードN11Aで生成される点である。ここでは、Pチャネル型MOSトランジスタQp101の基板電圧を電源電圧VDDと同じ電位に、Pチャネル型MOSトランジスタQp102,Qp103の基板電圧をそれぞれのソースと同じ電位にしているが、一部又は全てのPチャネル型MOSトランジスタの基板電圧を電源電圧VDDと同じ電位にすることもできる。これにより、各トランジスタのしきい値が変更されるので、ノードN11Aから供給される第1の基準電圧を変えることができる。したがって、電圧検知信号VDTAについての検知電圧のレベルを所望の値に設定できる電圧検知回路が実現される。
【0038】
(第2の実施形態)
本発明に係る電圧検知回路の第2の実施形態について、図2を参照しながら説明する。図2は、本実施形態に係る電圧検知回路の回路図である。図2の回路構成においては、第1の実施形態に対して、容量回路30と電圧リセット回路40とが追加され、それぞれノードN11Aに接続されている。
【0039】
図2において、電圧リセット回路40は、ゲートとソースとが電源端子に、ドレインがノードN11Aにそれぞれ接続されたPチャネル型MOSトランジスタから構成されている。この電圧リセット回路40において、電源により供給される電圧、つまり電源電圧VDDが0Vになった場合には、トランジスタのドレイン、つまりノードN11Aで生成される電圧は、Pチャネル型MOSトランジスタのしきい値電圧(例えば0.7V程度)までにリセットされる。
【0040】
また、容量回路30は、例えば一方の電極が接地端子に、他方の電極がノードN11Aにそれぞれ接続されたキャパシタC1から構成されている。具体的には、キャパシタC1は、N型ウェル内に構成されたデプレッション型Nチャネル型MOSトランジスタのゲート・ゲート酸化膜・基板により構成できる。
【0041】
これらの容量回路30と電圧リセット回路40とにより、電源投入時に電源により供給される電圧、つまり電源電圧VDDがまだ低電圧である場合において、例えば、Nチャネル型MOSトランジスタQn101Aのゲート容量がカップリング容量として機能することに起因してノードN11Aの電圧が立ち上がることが抑制される。これにより、ノードN13が“L”になることが抑制される。したがって、電源投入時に、電源電圧VDDが特に急速に立ち上がった場合においても、立ち上がり直後から確実に電圧検知信号VDTAが論理レベル“H”になるので、確実に動作する電圧検知回路が実現される。
【0042】
なお、容量回路30と電圧リセット回路40とのうち、いずれか一方を選択的に設けることも可能である。
【0043】
(第3の実施形態)
本発明に係る電圧検知回路の第3の実施形態について、図3を参照しながら説明する。図3は、本実施形態に係る電圧検知回路の回路図である。図3の回路構成においては、第2の実施形態に対して、キャパシタC2からなる容量回路31と電圧リセット回路41とが追加され、ノードN12にそれぞれ接続されている。そして、容量回路31と電圧リセット回路41とは、第2の実施形態における容量回路30と電圧リセット回路40とがノードN11Aに対して行ったのと同様の動作を、ノードN12に対して行う。
【0044】
これらの容量回路31と電圧リセット回路41とにより、電源投入時に電源により供給される電圧、つまり電源電圧VDDがまだ低電圧である場合において、例えば、Nチャネル型MOSトランジスタQn111のゲート容量がカップリング容量として機能することに起因してノードN12の電圧が立ち上がることが抑制される。これにより、ノードN13が確実に論理レベル“H”になる。したがって、電源投入時に、電源電圧VDDが特に急速に立ち上がった場合においても、立ち上がり直後から確実に電圧検知信号VDTAが論理レベル“H”になるので、確実に動作する電圧検知回路が実現される。
【0045】
なお、容量回路31と電圧リセット回路41とのうち、いずれか一方を選択的に設けることも可能である。
【0046】
また、本実施形態の説明においては、第2の実施形態に対して容量回路31と電圧リセット回路41とが追加された場合について説明したが、これに代えて、第1の実施形態に対してこれらが追加されることとしてもよい。
【0047】
(第4の実施形態)
本発明に係る電圧検知回路の第4の実施形態について、図4を参照しながら説明する。図4は、本実施形態に係る電圧検知回路の回路図である。図4の回路構成においては、第3の実施形態に対して、キャパシタC3からなる容量回路32が追加され、接地端子とノードN14との間に接続されている。そして、容量回路32は、第3の実施形態における容量回路31がノードN12に対して行ったのと同様の動作を、ノードN14に対して行う。すなわち、電源投入時に電源により供給される電圧、つまり電源電圧VDDがまだ低電圧である場合において、ノードN14の電圧を立ち上がりにくくする。これにより、Pチャネル型MOSトランジスタQp122が確実にオンするので、ノードN13が確実に論理レベル“H”になる。したがって、電源投入時に、電源電圧VDDが特に急速に立ち上がった場合においても、立ち上がり直後から確実に電圧検知信号VDTAが論理レベル“H”になるので、確実に動作する電圧検知回路が実現される。
【0048】
なお、本実施形態における容量回路32は、第1又は第2の実施形態に対して追加されることとしてもよい。
【0049】
(第5の実施形態)
本発明に係る電圧検知回路の第5の実施形態について、図4と図5とを参照しながら説明する。図5は、本実施形態に係る電圧検知回路の回路図である。図5の回路構成においては、図4に示された第4の実施形態に対して、第1の基準電圧発生回路10Aの構成を変更して第1の基準電圧発生回路10Bとし、かつ、新たな第2の基準電圧発生回路50を追加したものである。
【0050】
図5において、第2の基準電圧発生回路50は、電源端子とノードN15との間に設けられゲートが接地端子に接続されたPチャネル型MOSトランジスタQp131と、ノードN15と接地端子との間に設けられゲートがノードN15に接続されたNチャネル型MOSトランジスタQn131とから構成されている。また、Pチャネル型MOSトランジスタQp131は、電流を抑制するために、大きなゲート幅を有するようにして構成されている。
【0051】
ところで、図4に示された第1の基準電圧発生回路10AのNチャネル型MOSトランジスタQn101Aのゲートには、電源電圧VDDが供給されていた。本実施形態においては、Nチャネル型MOSトランジスタQn101Aに代えて設けられた、第1の基準電圧発生回路10BのNチャネル型MOSトランジスタQn101Bのゲートには、ノードN15が接続されている。すなわち、Nチャネル型MOSトランジスタQn101Bのゲートには、第2の基準電圧発生回路50から第2の基準電圧が供給されている。また、Nチャネル型MOSトランジスタQn101Bのドレインには、ノードN11Bが接続されている。
【0052】
ここで、本実施形態に係る電圧検知回路の第1の特徴は、第2の基準電圧発生回路50からは、接地電圧VSSからNチャネル型MOSトランジスタQn131のしきい値だけ高い第2の基準電圧が、ノードN15を介して供給される点である。これによって、電源投入時に電源により供給される電圧、つまり電源電圧VDDが急速に立ち上がっても、ノードN15、つまりNチャネル型MOSトランジスタQn101Bのゲート電圧は、その供給される電源電圧VDDと同様には上昇しない。したがって、電源電圧VDDがまだ低電圧である場合において、ノードN11Bにおける電圧がNチャネル型MOSトランジスタQn101Bのゲートとのカップリングにより上昇することが抑制されるので、立ち上がり直後からノードN13が確実に論理レベル“H”になる。
【0053】
また、本実施形態に係る電圧検知回路の第2の特徴は、第2の基準電圧発生回路50から供給される第2の基準電圧により、第1の基準電圧発生回路10BのNチャネル型MOSトランジスタQn101Bのゲートが制御される点である。これにより、電源電圧VDDによってNチャネル型MOSトランジスタQn101Bのゲートが制御される場合に比較して、Nチャネル型MOSトランジスタQn101Bを流れる電流が抑制される。したがって、Nチャネル型MOSトランジスタQn101Bのゲート幅を大きくする必要はない。
【0054】
以上説明したように、本実施形態によれば、電源投入時に、電源電圧VDDが特に急速に立ち上がった場合においても、立ち上がり直後からノードN13が確実に論理レベル“H”になる。したがって、確実に電圧検知信号VDTBが論理レベル“H”になるので、確実に動作する電圧検知回路が実現される。
【0055】
また、Nチャネル型MOSトランジスタQn101Bのゲート幅を大きくする必要はないので、回路レイアウト面積が小さい電圧検知回路が実現される。
【0056】
なお、本実施形態においては、Pチャネル型MOSトランジスタQp121のゲートをノードN12,つまり制御電圧発生回路20の出力に接続したが、これに代えて、第1の基準電圧発生回路10BのPチャネル型MOSトランジスタQp101のドレインに接続してもよい。この場合においても、第2の基準電圧発生回路50により、電源の立ち上がり直後からノードN13が確実に論理レベル“H”になるので、確実に動作し回路レイアウト面積が小さい電圧検知回路が実現される。
【0057】
また、本実施形態における第2の基準電圧発生回路50は、第1〜第3の実施形態のうちのいずれか1つに対して追加されることとしてもよい。
【0058】
(第6の実施形態)
本発明に係る電圧検知回路の第6の実施形態について、図5と図6とを参照しながら説明する。図6は、本実施形態に係る電圧検知回路の回路図である。本実施形態は、複数の電圧検知信号を発生する電圧検知回路に関するものであって、回路構成については第5の実施形態を基本とし、共用できる回路部分を共用化することにより回路レイアウト面積を小さくしている。
【0059】
具体的には、図6に示されたように、第5の実施形態に対して、以下の要素が追加された回路構成になっている。すなわち、図6において、10CはノードN11Cを介して第3の基準電圧を出力するための第3の基準電圧発生回路、Qp121C,Qp122CはPチャネル型MOSトランジスタ、Qn121CはNチャネル型MOSトランジスタ、INV1C,INV2Cは否定回路、N11C,N13C,N14Cはノード、VDTCは電圧検知信号である。
【0060】
第3の基準電圧発生回路10Cにおいては、Pチャネル型MOSトランジスタQp101Cのソースが電源端子に、ゲートとドレインとがPチャネル型MOSトランジスタQp102Cのソースに、それぞれ接続されている。また、それぞれゲートとドレインとが接続されたPチャネル型MOSトランジスタQp102C〜Qp104Cが、Pチャネル型MOSトランジスタQp101CとノードN11Cとの間に直列に接続されている。各Pチャネル型MOSトランジスタQp101C〜Qp104Cにおいては、基板電圧がそれぞれのソース電圧と同じ電位になるように接続されている。また、Nチャネル型MOSトランジスタQn101CのゲートがノードN15に、ソースが接地端子に、ドレインがノードN11Cに、それぞれ接続されている。したがって、この回路構成により第3の基準電圧発生回路10Cは、第1の基準電圧とは異なる第3の基準電圧を、ノードN11Cを介して供給する。
【0061】
そして、Pチャネル型MOSトランジスタQp121Cのソースが電源端子に、ドレインがノードN13Cに、ゲートがノードN12に、それぞれ接続されている。Nチャネル型MOSトランジスタQn121Cのソースが接地端子に、ドレインがノードN13Cに、ゲートがノードN11Cに、それぞれ接続されている。否定回路INV1Cの入力端子はノードN13Cに接続され、出力端子はノードN14Cに接続されるとともに、否定回路INV2Cの入力端子はノードN14Cに接続され、出力端子からは電圧検知信号VDTCが出力される。ノードN13Cと電源端子との間には、ゲートがノードN14Cに接続されたPチャネル型MOSトランジスタQp122Cが接続されている。
【0062】
本実施形態においては、次の各々2つの要素が、それぞれ個別に設けられている。すなわち、それぞれ、第1及び第3の基準電圧発生回路10B,10C、Nチャネル型MOSトランジスタQn121,Qn121C、Pチャネル型MOSトランジスタQp121,Qp121C、Pチャネル型MOSトランジスタQp122,Qp122C、否定回路INV1,INV1C、及び否定回路INV2,INV2Cが、個別に設けられている。そして、第1及び第3の基準電圧発生回路10B,10Cの各Nチャネル型MOSトランジスタQn101B,Qn101Cのゲートを制御する第2の基準電圧を供給するための第2の基準電圧発生回路50が共通に設けられ、かつ、Pチャネル型MOSトランジスタQp121,Qp121Cのゲートを制御する制御電圧を供給するための制御電圧発生回路20が共通に設けられている。
【0063】
ここで、それぞれ1個の第2の基準電圧発生回路50と制御電圧発生回路20とに対して、第1及び第3の基準電圧発生回路10B,10Cを設けることしたが、第1及び第3の基準電圧発生回路に相当する基準電圧発生回路を3個以上設けてもよい。
【0064】
以上説明したように、本実施形態によれば、それぞれ共通に設けられた、第2の基準電圧発生回路50と制御電圧発生回路20とにより、複数の電圧検知信号VDTB,VDTCが出力される。これにより、複数の基準電圧に基づく複数の電圧検知信号を出力することができるとともに、回路の共用化により小さな回路レイアウト面積を有する電圧検知回路が実現される。もちろん、第1又は第5の実施形態における効果と同様の効果が得られることはいうまでもない。
【0065】
なお、以上説明した各実施形態について、それぞれを組み合わせて電圧検知回路を構成してもよい。
【0066】
また、電圧検知信号の論理については、所定の電圧以上であることを検知した場合に論理レベル“H”を出力することとしたが、これに代えて論理レベル“L”を出力することとしてもよい。
【0067】
また、トランジスタのサイズや基板電圧の制御等を用いて、基準電圧を所望の値に設定することとしてもよい。
【0068】
更に、各電圧発生回路におけるトランジスタの数については、説明した組み合わせ以外のものを使用することもできる。
【0069】
【発明の効果】
本発明の電圧検知回路によれば、基準電圧発生回路とは別に設けられた制御電圧発生回路により、電源電圧が低い場合においてもPチャネル型MOSトランジスタに電流が流れる。したがって、第3のノードが確実に“H”になるので、第3のノードから電圧検知信号が出力されて確実に動作する電圧検知回路が実現される。
【0070】
また、本発明の電圧検知回路によれば、他の基準電圧発生回路から供給される電圧によって、第2のノードにおける電位が基準電圧よりも低くなるように、基準電圧発生回路のNチャネル型MOSトランジスタが制御される。これにより、電源電圧が急速に立ち上がる場合においても、第3のノードが電源の立ち上がり直後から確実に“H”になるので、第3のノードから電圧検知信号が出力されて確実に動作する電圧検知回路が実現される。
【0071】
また、本発明の電圧検知回路によれば、共通の制御電圧発生回路により、基準電圧発生回路と他の基準電圧発生回路とが制御されるので、異なる基準電圧に基づく異なる電圧検知信号が出力され、かつ、制御電圧発生回路の共用化により小型化された電圧検知回路が実現される。
【図面の簡単な説明】
【図1】本発明の第1の実施形態に係る電圧検知回路の回路図である。
【図2】本発明の第2の実施形態に係る電圧検知回路の回路図である。
【図3】本発明の第3の実施形態に係る電圧検知回路の回路図である。
【図4】本発明の第4の実施形態に係る電圧検知回路の回路図である。
【図5】本発明の第5の実施形態に係る電圧検知回路の回路図である。
【図6】本発明の第6の実施形態に係る電圧検知回路の回路図である。
【図7】従来の電圧検知回路の回路図である。
【符号の説明】
10A,10B 第1の基準電圧発生回路(基準電圧発生回路)
10C 第3の基準電圧発生回路(他の基準電圧発生回路)
20 制御電圧発生回路
30,31,32 容量回路
40,41 電圧リセット回路
50 第2の基準電圧発生回路(他の基準電圧発生回路)
C1〜C3 キャパシタ
INV1 否定回路(第1の否定回路)
INV2 否定回路(第2の否定回路)
N11A,N11B ノード(第1のノード)
N11C ノード(他の第1のノード)
N12 ノード(第2のノード)
N13 ノード(第3のノード)
N13C ノード(他の第3のノード)
N14 ノード(第4のノード)
Qn101A,Qn101B Nチャネル型MOSトランジスタ(第2のNチャネル型MOSトランジスタ)
Qn121 Nチャネル型MOSトランジスタ
Qn121C Nチャネル型MOSトランジスタ(他のNチャネル型MOSトランジスタ)
Qp121 Pチャネル型MOSトランジスタ
Qp121C Pチャネル型MOSトランジスタ(他のPチャネル型MOSトランジスタ)
Qp122 Pチャネル型MOSトランジスタ(第2のPチャネル型MOSトランジスタ)
VDTA,VDTB,VDTC 電圧検知信号[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a voltage detection circuit in a semiconductor device.
[0002]
[Prior art]
Recently, a voltage detection circuit is mounted in a semiconductor device, and a voltage detection signal output from the voltage detection circuit is applied in various ways. For example, a technology that enables stable operation over a wide power supply voltage range by changing the internal circuit operation according to the power supply voltage value using each voltage detection signal, or an internal circuit at low voltage, power-on or power-off A power-on / off-reset circuit or the like for protection has been widely used. For this reason, a voltage detection circuit for detecting the power supply voltage value is important.
[0003]
A conventional voltage detection circuit will be described with reference to FIG. FIG. 7 is a circuit diagram of a conventional voltage detection circuit. In FIG. 7, Qp101 to Qp103, Qp121 to Qp123 are P-channel MOS transistors, Qn101 and Qn121 are N-channel MOS transistors, INV1 and INV2 are negative circuits, N110, N130, N140 and N160 are nodes, and VDT is a voltage detection signal. , VSS is a ground voltage, and VDD is a power supply voltage.
[0004]
The source of the P-channel MOS transistor Qp101 is connected to the power supply terminal for supplying the power supply voltage VDD, and the gate and drain are connected to the node N160. Further, the source of the P-channel MOS transistor Qp121 is connected to the power supply terminal, and the gate is connected to the node N160. P-channel MOS transistors Qp102 and Qp103 are connected in series between nodes N160 and N110, and an N-channel MOS transistor is connected between node N110 and a ground terminal for supplying ground voltage VSS. Qn101 is connected. The series connection body composed of P-channel MOS transistors Qp102 and Qp103 and the N-channel MOS transistor Qn101 each function as a resistor. Between the drain of the P-channel MOS transistor Qp121 and the ground terminal, a negative circuit is provided in which the input terminal is connected to the node N110 and the output terminal is connected to the node N130. This negation circuit is configured by connecting a P-channel MOS transistor Qp123 and an N-channel MOS transistor Qn121 in series. The input terminal of the negative circuit INV1 is connected to the node N130, and the output terminal is connected to the node N140. A P-channel MOS transistor Qp122 whose gate is connected to the node N140 is provided between the node N130 and the power supply terminal. The input terminal of the negative circuit INV2 is connected to the node N140, and the voltage detection signal VDT is output from the output terminal.
[0005]
In the conventional voltage detection circuit shown in FIG. 7, for example, the voltage detection signal VDT is “L” when the power supply voltage VDD is less than about 3.5V, and the voltage detection signal when the power supply voltage VDD is about 3.5V or more. Each operates so that VDT becomes “H”. The current consumption becomes maximum when both the P-channel MOS transistor Qp121 and the N-channel MOS transistor Qn121 are turned on. In this conventional example, the current value is limited by the P-channel MOS transistor Qp121.
[0006]
[Problems to be solved by the invention]
However, the conventional voltage detection circuit has a problem that the voltage detection signal may not be normally output when the power supply voltage drop rate is high. Further, when the power supply voltage changes rapidly, the voltage detection level when the voltage rises may be lower than the voltage detection level when the voltage drops, and there is a problem that oscillation may be caused by noise. These problems are caused by almost no current flowing through the P-channel MOS transistor Qp121, which is a current control transistor of the current mirror type circuit, when the power supply voltage VDD is low.
[0007]
In view of the above-described conventional problems, an object of the present invention is to provide a voltage control circuit in which a voltage control signal is normally output by flowing a current through a current control transistor even when the power supply voltage is low. .
[0008]
[Means for Solving the Problems]
In order to solve the above-described conventional problems, the voltage detection circuit of the present invention includes a power supply terminal that supplies a power supply voltage, a ground terminal that supplies a ground voltage, and a reference voltage generator that receives the power supply voltage and generates a reference voltage. A circuit and a first node connected to the output side of the reference voltage generation circuit; Independent of the reference voltage generation circuit, In response to the power supply voltage Power supply A control voltage generating circuit for generating a control voltage lower than the voltage; a second node connected to the output side of the control voltage generating circuit; a gate, a source, and a drain; An N-channel MOS transistor connected to the ground terminal, a P-channel MOS transistor having a gate, a source and a drain, the source connected to the power supply terminal and the gate connected to the second node, and the N-channel MOS transistor And a third node connecting between the drain of the P-channel MOS transistor and a voltage detection signal corresponding to the power supply voltage is output from the third node. The control voltage generation circuit includes a MOS transistor between the power supply voltage and the second node, and the gate of the MOS transistor is connected to the source or drain of the MOS transistor. It is what you have.
[0009]
As a result, it is supplied to the second node. Power supply A current flows through the P-channel MOS transistor based on a control voltage lower than the voltage. Therefore, even when the power supply voltage is low, the third node to which the drain of the P-channel MOS transistor is connected is surely set to “H”, so that the voltage detection signal corresponding to the power supply voltage is reliably obtained from the third node. An output voltage detection circuit is realized.
[0010]
The voltage detection circuit described above preferably further includes a capacitor interposed between the first node and the ground terminal.
[0011]
Thereby, when the power supply voltage rises rapidly and is still low, the reference voltage is suppressed from rising at the first node. Therefore, since the third node is surely set to “H”, a voltage detection circuit that reliably outputs a voltage detection signal corresponding to the power supply voltage from the third node is realized.
[0012]
The voltage detection circuit described above may further include a voltage reset circuit interposed between the first node and the power supply terminal.
[0013]
Thereby, when the power supply voltage rises rapidly and is still low, the reference voltage is set to a predetermined value at the first node.
[0014]
In the voltage detection circuit described above, the voltage reset circuit preferably includes a P-channel MOS transistor having a gate, a source, and a drain, and the gate and the source are both connected to a power supply terminal.
[0015]
Thereby, when the power supply voltage rises rapidly and is still low, the threshold voltage corresponding to the power supply voltage in the P-channel MOS transistor becomes the reference voltage. Therefore, since the rise of the reference voltage at the first node is suppressed, the third node is surely set to “H”, thereby realizing a voltage detection circuit that reliably outputs the voltage detection signal.
[0016]
In the above-described voltage detection circuit, it is preferable to further include a capacitor interposed between the second node and the ground terminal.
[0017]
This suppresses the rise of the control voltage at the second node when the power supply voltage rises rapidly and is still low. Therefore, since the third node is surely set to “H”, a voltage detection circuit that reliably outputs a voltage detection signal corresponding to the power supply voltage from the third node is realized.
[0018]
The voltage detection circuit described above may further include a voltage reset circuit interposed between the second node and the power supply terminal.
[0019]
Thereby, when the power supply voltage rises rapidly and is still low, the reference voltage is set to a predetermined value at the second node.
[0020]
In the voltage detection circuit described above, the voltage reset circuit preferably includes a P-channel MOS transistor having a gate, a source, and a drain, and the gate and the source are both connected to a power supply terminal.
[0021]
Thereby, when the power supply voltage rises rapidly and is still low, the threshold voltage corresponding to the power supply voltage in the P-channel MOS transistor becomes the control voltage. Therefore, the rise of the control voltage at the second node is suppressed, so that the third node is surely set to “H”, thereby realizing a voltage detection circuit that reliably outputs the voltage detection signal.
[0022]
In the above-described voltage detection circuit, the first negative circuit whose input side is connected to the third node, the fourth node connected to the output side of the first negative circuit, and the input side connected to the fourth node And a second P-channel MOS transistor having a gate connected to the fourth node, a source connected to the power supply terminal, and a drain connected to the third node. It is preferable to provide.
[0023]
As a result, the voltage detection circuit in which the logic level of the third node is reliably fixed by the second P-channel MOS transistor and the voltage detection signal having the logic level is output by the first and second negation circuits is provided. Realized.
[0024]
In the above-described voltage detection circuit, it is preferable to further include a capacitor interposed between the fourth node and the ground terminal.
[0025]
As a result, when the power is turned on, the voltage at the fourth node is prevented from rising immediately after the power is turned on, so that a voltage detection circuit in which the voltage detection signal is reliably “H” immediately after the power is turned on is realized. The
[0026]
The voltage detection circuit described above preferably further includes a second N-channel MOS transistor having a gate connected to the power supply terminal, a drain connected to the first node, and a source connected to the ground terminal. .
[0027]
Thus, the second N-channel MOS transistor can supply a voltage corresponding to the power supply voltage received at the gate to the first node.
[0028]
In the above-described voltage detection circuit, another reference voltage generation circuit interposed between the power supply terminal and the gate of the second N-channel MOS transistor for lowering the potential at the second node below the reference voltage is provided. Furthermore, it is preferable to provide.
[0029]
Thereby, when the power supply voltage rises rapidly and is still low, the potential at the second node is surely lower than the reference voltage by the other reference voltage generation circuit. Therefore, since the third node is surely set to “H” immediately after the power supply rises, the voltage detection signal is reliably output. In addition, since the gate of the second N-channel MOS transistor is controlled by a voltage supplied from another reference voltage generation circuit instead of the power supply voltage, it is not necessary to increase the gate width.
[0030]
In the above-described voltage detection circuit, another reference voltage generation circuit that receives the power supply voltage and generates another reference voltage, another first node connected to the output side of the other reference voltage generation circuit, and a gate , Another N-channel MOS transistor having a source, a drain, a gate connected to the other first node, and a source connected to the ground terminal, and a gate, a source, and a drain. Are connected to the second node, another P-channel MOS transistor, and another third node connecting the drain of the other N-channel MOS transistor and the drain of the other P-channel MOS transistor, It is good also as being comprised so that other voltage detection signals according to a power supply voltage may be output from another 3rd node.
[0031]
As a result, different voltage detection signals are output based on different reference voltages generated by the reference voltage generation circuit and other reference voltage generation circuits, and the two reference voltage generation circuits operate by sharing the control voltage generation circuit. Therefore, a voltage detection circuit having a small area is realized.
[0032]
DETAILED DESCRIPTION OF THE INVENTION
(First embodiment)
A first embodiment of a voltage detection circuit according to the present invention will be described with reference to FIG. FIG. 1 is a circuit diagram of a voltage detection circuit according to the present embodiment. In FIG. 1, 10A is a first reference voltage generation circuit, and 20 is a control voltage generation circuit. Qp101 to Qp103, Qp111, Qp121 and Qp122 are P-channel MOS transistors, Qn101A, Qn111 and Qn121 are N-channel MOS transistors, INV1 and INV2 are negation circuits, N11A and N12 to N14 are nodes, VDTA is a voltage detection signal, VSS Is a ground voltage, and VDD is a voltage supplied from a power supply terminal, that is, a power supply voltage.
[0033]
In the first reference
[0034]
In the control
[0035]
The source of the P-channel MOS transistor Qp121 is connected to the power supply terminal, the drain is connected to the node N13, and the gate is connected to the node N12. The source of N channel type MOS transistor Qn121 is connected to the ground terminal, the drain is connected to node N13, and the gate is connected to node N11A. The input terminal of the negative circuit INV1 is connected to the node N13, the output terminal is connected to the node N14, the input terminal of the negative circuit INV2 is connected to the node N14, and the voltage detection signal VDTA is output from the output terminal. A P-channel MOS transistor Qp122 whose gate is connected to the node N14 is connected between the node N13 and the power supply terminal.
[0036]
Here, the first feature of the voltage detection circuit according to the present embodiment is that the gate of the P-channel MOS transistor Qp121 has a control voltage generated by the control
[0037]
The second feature is that, in the first reference
[0038]
(Second Embodiment)
A second embodiment of the voltage detection circuit according to the present invention will be described with reference to FIG. FIG. 2 is a circuit diagram of the voltage detection circuit according to the present embodiment. In the circuit configuration of FIG. 2, a
[0039]
In FIG. 2, the
[0040]
The
[0041]
When the voltage supplied by the power source when the power is turned on, that is, the power source voltage VDD is still low, the
[0042]
One of the
[0043]
(Third embodiment)
A third embodiment of the voltage detection circuit according to the present invention will be described with reference to FIG. FIG. 3 is a circuit diagram of the voltage detection circuit according to the present embodiment. In the circuit configuration of FIG. 3, a
[0044]
When the voltage supplied by the power supply when the power is turned on, that is, the power supply voltage VDD is still low, the
[0045]
Note that either one of the
[0046]
In the description of the present embodiment, the case where the
[0047]
(Fourth embodiment)
A fourth embodiment of the voltage detection circuit according to the present invention will be described with reference to FIG. FIG. 4 is a circuit diagram of the voltage detection circuit according to the present embodiment. In the circuit configuration of FIG. 4, a
[0048]
Note that the
[0049]
(Fifth embodiment)
A fifth embodiment of the voltage detection circuit according to the present invention will be described with reference to FIGS. FIG. 5 is a circuit diagram of the voltage detection circuit according to the present embodiment. In the circuit configuration of FIG. 5, the configuration of the first reference
[0050]
In FIG. 5, the second reference
[0051]
Incidentally, the power supply voltage VDD is supplied to the gate of the N-channel MOS transistor Qn101A of the first reference
[0052]
Here, the first feature of the voltage detection circuit according to the present embodiment is that the second reference voltage is higher than the ground voltage VSS by the threshold value of the N-channel MOS transistor Qn131 from the second reference
[0053]
The second feature of the voltage detection circuit according to the present embodiment is that the N-channel MOS transistor of the first reference voltage generation circuit 10B is driven by the second reference voltage supplied from the second reference
[0054]
As described above, according to the present embodiment, even when the power supply voltage VDD rises particularly rapidly when the power is turned on, the node N13 surely becomes the logic level “H” immediately after the rise. Therefore, since the voltage detection signal VDTB surely becomes the logic level “H”, a voltage detection circuit that operates reliably can be realized.
[0055]
Further, since it is not necessary to increase the gate width of the N channel type MOS transistor Qn101B, a voltage detection circuit with a small circuit layout area is realized.
[0056]
In the present embodiment, the gate of the P-channel MOS transistor Qp121 is connected to the node N12, that is, the output of the control
[0057]
Further, the second reference
[0058]
(Sixth embodiment)
A sixth embodiment of the voltage detection circuit according to the present invention will be described with reference to FIGS. FIG. 6 is a circuit diagram of the voltage detection circuit according to the present embodiment. The present embodiment relates to a voltage detection circuit that generates a plurality of voltage detection signals. The circuit configuration is basically the same as that of the fifth embodiment, and the circuit layout area can be reduced by sharing a circuit portion that can be shared. is doing.
[0059]
Specifically, as shown in FIG. 6, the circuit configuration has the following elements added to the fifth embodiment. That is, in FIG. 6, 10C is a third reference voltage generating circuit for outputting a third reference voltage via the node N11C, Qp121C and Qp122C are P-channel MOS transistors, Qn121C is an N-channel MOS transistor, INV1C , INV2C are negative circuits, N11C, N13C, and N14C are nodes, and VDTC is a voltage detection signal.
[0060]
In the third reference
[0061]
The source of the P-channel MOS transistor Qp121C is connected to the power supply terminal, the drain is connected to the node N13C, and the gate is connected to the node N12. The source of N-channel MOS transistor Qn121C is connected to the ground terminal, the drain is connected to node N13C, and the gate is connected to node N11C. The input terminal of the negative circuit INV1C is connected to the node N13C, the output terminal is connected to the node N14C, the input terminal of the negative circuit INV2C is connected to the node N14C, and the voltage detection signal VDTC is output from the output terminal. A P-channel MOS transistor Qp122C whose gate is connected to the node N14C is connected between the node N13C and the power supply terminal.
[0062]
In the present embodiment, the following two elements are individually provided. That is, the first and third reference
[0063]
Here, the first and third reference
[0064]
As described above, according to the present embodiment, the plurality of voltage detection signals VDTB and VDTC are output by the second reference
[0065]
In addition, about each embodiment demonstrated above, you may comprise a voltage detection circuit combining each.
[0066]
As for the logic of the voltage detection signal, the logic level “H” is output when it is detected that the voltage is equal to or higher than a predetermined voltage. Instead, the logic level “L” may be output. Good.
[0067]
Further, the reference voltage may be set to a desired value by using control of the transistor size, the substrate voltage, or the like.
[0068]
Furthermore, the number of transistors in each voltage generation circuit can be other than the combinations described.
[0069]
【The invention's effect】
According to the voltage detection circuit of the present invention, a control voltage generation circuit provided separately from the reference voltage generation circuit allows a current to flow through the P-channel MOS transistor even when the power supply voltage is low. Therefore, since the third node is surely set to “H”, a voltage detection circuit that outputs the voltage detection signal from the third node and operates reliably is realized.
[0070]
In addition, according to the voltage detection circuit of the present invention, the N-channel MOS of the reference voltage generation circuit is configured such that the potential at the second node is lower than the reference voltage by the voltage supplied from the other reference voltage generation circuit. The transistor is controlled. As a result, even when the power supply voltage rises rapidly, the third node surely becomes “H” immediately after the power supply rises, so that the voltage detection signal is output from the third node and the voltage detection that operates reliably. A circuit is realized.
[0071]
According to the voltage detection circuit of the present invention, the reference voltage generation circuit and the other reference voltage generation circuit are controlled by the common control voltage generation circuit, so that different voltage detection signals based on different reference voltages are output. And the voltage detection circuit reduced in size by the sharing of the control voltage generation circuit is realized.
[Brief description of the drawings]
FIG. 1 is a circuit diagram of a voltage detection circuit according to a first embodiment of the present invention.
FIG. 2 is a circuit diagram of a voltage detection circuit according to a second embodiment of the present invention.
FIG. 3 is a circuit diagram of a voltage detection circuit according to a third embodiment of the present invention.
FIG. 4 is a circuit diagram of a voltage detection circuit according to a fourth embodiment of the present invention.
FIG. 5 is a circuit diagram of a voltage detection circuit according to a fifth embodiment of the present invention.
FIG. 6 is a circuit diagram of a voltage detection circuit according to a sixth embodiment of the present invention.
FIG. 7 is a circuit diagram of a conventional voltage detection circuit.
[Explanation of symbols]
10A, 10B First reference voltage generation circuit (reference voltage generation circuit)
10C Third reference voltage generation circuit (other reference voltage generation circuit)
20 Control voltage generation circuit
30, 31, 32 capacitance circuit
40, 41 Voltage reset circuit
50 Second reference voltage generation circuit (other reference voltage generation circuit)
C1-C3 capacitors
INV1 negative circuit (first negative circuit)
INV2 negative circuit (second negative circuit)
N11A, N11B node (first node)
N11C node (other first node)
N12 node (second node)
N13 node (third node)
N13C node (other third node)
N14 node (fourth node)
Qn101A, Qn101B N-channel MOS transistor (second N-channel MOS transistor)
Qn121 N-channel MOS transistor
Qn121C N-channel MOS transistor (other N-channel MOS transistors)
Qp121 P-channel MOS transistor
Qp121C P-channel MOS transistor (other P-channel MOS transistors)
Qp122 P-channel MOS transistor (second P-channel MOS transistor)
VDTA, VDTB, VDTC Voltage detection signal
Claims (12)
接地電圧を供給する接地端子と、
前記電源電圧を受けて、基準電圧を発生する基準電圧発生回路と、
前記基準電圧発生回路の出力側に接続される第1のノードと、
前記基準電圧発生回路とは独立し、前記電源電圧よりも低い制御電圧を発生する制御電圧発生回路と、
前記制御電圧発生回路の出力側に接続される第2のノードと、
ゲート、ソース及びドレインを有し、前記ゲートが前記第1のノードに前記ソースが前記接地電圧にそれぞれ接続されるNチャネル型MOSトランジスタと、
ゲート、ソース及びドレインを有し、前記ソースが前記電源電圧に前記ゲートが前記第2のノードに接続されるPチャネル型MOSトランジスタと、
前記Nチャネル型MOSトランジスタのドレインと前記Pチャネル型MOSトランジスタのドレインとの間を接続する第3のノードとを備え、
前記第3のノードから前記電源電圧に応じた電圧検知信号を出力するように構成され、
前記制御電圧発生回路は、前記電源電圧と前記第2のノードとの間にMOSトランジスタを備え、前記MOSトランジスタのゲートは、該MOSトランジスタのソース又はドレインに接続されていることを特徴とする電圧検知回路。A power supply terminal for supplying power supply voltage;
A ground terminal for supplying a ground voltage;
A reference voltage generation circuit that receives the power supply voltage and generates a reference voltage;
A first node connected to the output side of the reference voltage generation circuit;
A control voltage generation circuit that generates a control voltage lower than the power supply voltage independently of the reference voltage generation circuit ;
A second node connected to the output side of the control voltage generation circuit;
An N-channel MOS transistor having a gate, a source, and a drain, wherein the gate is connected to the first node, and the source is connected to the ground voltage;
A P-channel MOS transistor having a gate, a source and a drain, wherein the source is connected to the power supply voltage and the gate is connected to the second node;
A third node connecting the drain of the N-channel MOS transistor and the drain of the P-channel MOS transistor;
A voltage detection signal corresponding to the power supply voltage is output from the third node ;
The control voltage generation circuit includes a MOS transistor between the power supply voltage and the second node, and a gate of the MOS transistor is connected to a source or a drain of the MOS transistor. Detection circuit.
前記第1のノードと前記接地端子との間に介設されたキャパシタを更に備えていることを特徴とする電圧検知回路。The voltage detection circuit according to claim 1,
A voltage detection circuit, further comprising a capacitor interposed between the first node and the ground terminal.
前記第1のノードと前記電源端子との間に介設された電圧リセット回路を更に備えていることを特徴とする電圧検知回路。The voltage detection circuit according to claim 1 or 2,
A voltage detection circuit further comprising a voltage reset circuit interposed between the first node and the power supply terminal.
前記電圧リセット回路は、ゲート,ソース及びドレインを有し、前記ゲート及びソースが共に前記電源端子に接続されたPチャネル型MOSトランジスタにより構成されていることを特徴とする電圧検知回路。The voltage detection circuit according to claim 3,
The voltage reset circuit includes a gate, a source, and a drain, and is configured by a P-channel MOS transistor in which the gate and the source are both connected to the power supply terminal.
前記第2のノードと前記接地端子との間に介設されたキャパシタを更に備えていることを特徴とする電圧検知回路。The voltage detection circuit according to claim 1,
The voltage detection circuit further comprising a capacitor interposed between the second node and the ground terminal.
前記第2のノードと前記電源端子との間に介設された電圧リセット回路を更に備えていることを特徴とする電圧検知回路。In the voltage detection circuit according to claim 1 or 5,
A voltage detection circuit, further comprising a voltage reset circuit interposed between the second node and the power supply terminal.
前記電圧リセット回路は、ゲート,ソース及びドレインを有し、前記ゲート及びソースが共に前記電源端子に接続されたPチャネル型MOSトランジスタにより構成されていることを特徴とする電圧検知回路。The voltage detection circuit according to claim 6, wherein
The voltage reset circuit includes a gate, a source, and a drain, and is configured by a P-channel MOS transistor in which the gate and the source are both connected to the power supply terminal.
入力側が前記第3のノードに接続される第1の否定回路と、
前記第1の否定回路の出力側に接続される第4のノードと、
入力側が前記第4のノードに接続される第2の否定回路と、
前記第4のノードに接続されるゲートと前記電源端子に接続されるソースと前記第3のノードに接続されるドレインとを有する第2のPチャネル型MOSトランジスタと
を更に備えていることを特徴とする電圧検知回路。In the voltage detection circuit according to any one of claims 1 to 7,
A first negation circuit having an input side connected to the third node;
A fourth node connected to the output side of the first negation circuit;
A second negation circuit whose input side is connected to the fourth node;
And a second P-channel MOS transistor having a gate connected to the fourth node, a source connected to the power supply terminal, and a drain connected to the third node. A voltage detection circuit.
前記第4のノードと前記接地端子との間に介設されたキャパシタを更に備えていることを特徴とする電圧検知回路。The voltage detection circuit according to claim 8,
The voltage detection circuit further comprising a capacitor interposed between the fourth node and the ground terminal.
前記電源端子に接続されるゲートと前記第1のノードに接続されるドレインと前記接地端子に接続されるソースとを有する第2のNチャネルMOSトランジスタを更に備えていることを特徴とする電圧検知回路。In the voltage detection circuit according to any one of claims 1 to 9,
A voltage detection further comprising a second N-channel MOS transistor having a gate connected to the power supply terminal, a drain connected to the first node, and a source connected to the ground terminal. circuit.
前記電源端子と前記第2のNチャネル型MOSトランジスタのゲートとの間に介設され、前記第2のノードにおける電位を前記基準電圧よりも低くするための他の基準電圧発生回路を更に備えていることを特徴とする電圧検知回路。The voltage detection circuit according to claim 10,
Further provided is another reference voltage generation circuit interposed between the power supply terminal and the gate of the second N-channel MOS transistor, for lowering the potential at the second node below the reference voltage. A voltage detection circuit characterized by comprising:
前記電源電圧を受けて、他の基準電圧を発生する他の基準電圧発生回路と、
前記他の基準電圧発生回路の出力側に接続される他の第1のノードと、
ゲート,ソース及びドレインを有し、前記ゲートが前記他の第1のノードに前記ソースが前記接地端子にそれぞれ接続される他のNチャネル型MOSトランジスタと、
ゲート,ソース及びドレインを有し、前記ソースが前記電源端子に前記ゲートが前記第2のノードに接続される他のPチャネル型MOSトランジスタと、
前記他のNチャネル型MOSトランジスタのドレインと前記他のPチャネル型MOSトランジスタのドレインとの間を接続する他の第3のノードとを更に備え、
前記他の第3のノードから前記電源電圧に応じた他の電圧検知信号を出力するように構成されていることを特徴とする電圧検知回路。The voltage detection circuit according to claim 1,
Another reference voltage generation circuit that receives the power supply voltage and generates another reference voltage;
Another first node connected to the output side of the other reference voltage generation circuit;
Another N-channel MOS transistor having a gate, a source, and a drain, wherein the gate is connected to the other first node, and the source is connected to the ground terminal;
Another P-channel MOS transistor having a gate, a source and a drain, wherein the source is connected to the power supply terminal and the gate is connected to the second node;
A third node connecting the drain of the other N-channel MOS transistor and the drain of the other P-channel MOS transistor;
A voltage detection circuit configured to output another voltage detection signal corresponding to the power supply voltage from the other third node.
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