DE10128732C1

DE10128732C1 - Current requirement estimation method for gating circuit summates currents for all switched gates in each time interval into which switching process is divided

Info

Publication number: DE10128732C1
Application number: DE10128732A
Authority: DE
Inventors: Joerg Berthold; Henning Lorch
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2001-06-13
Filing date: 2001-06-13
Publication date: 2002-05-29
Anticipated expiration: 2021-06-14

Abstract

The estimation method has a switching process of the gating circuit (1) divided into a series of successive time intervals, with identification of each switched gate of the gating circuit within each time interval and summation of the gate currents, for obtaining an upper current requirement for each time interval used for calculation of the overall current requirement. Also included are Independent claims for the following: (a) a device for estimating the current requirement of a gating circuit; (b) a circuit device with a gating circuit coupled to a supply voltage via a switching transistor

Description

Die vorliegende Erfindung betrifft ein Verfahren und eine Vorrichtung zur Abschätzung der (maximalen) Stromaufnahme während Schaltvorgängen von Schaltungsteilen oder Logikschal tungen mit einer Vielzahl von Gattern, wobei die vorliegende Erfindung insbesondere zur Bestimmung der maximalen Gate- Weite eines Schalttransistors, über den der jeweilige Schal tungsteil an eine Versorgungsspannung angeschlossen ist, ein gesetzt werden kann.The present invention relates to a method and a Device for estimating the (maximum) current consumption during switching operations of circuit parts or logic scarf lines with a plurality of gates, the present Invention in particular for determining the maximum gate Width of a switching transistor through which the respective scarf device is connected to a supply voltage can be set.

Bei modernen CMOS-Technologien wird es zunehmend schwieriger, alle Vorgaben hinsichtlich Schaltgeschwindigkeit, Leistungs aufnahme und Ruheströmen gleichzeitig zu erfüllen. Insbeson dere bei portablen bzw. mobilen Anwendungen ist eine niedrige Stromaufnahme von mikroelektronischen Schaltungsanordnungen wünschenswert, da sich bei gegebener Batterie- oder Akkumula torkapazität die Standzeit entsprechend erhöht. Eine Ernied rigung der Stromaufnahme kann beispielsweise durch eine Redu zierung der Versorgungsspannung erreicht werden, die aller dings zu reduzierten Schaltgeschwindigkeiten führt. Wird ne ben der niedrigen Stromaufnahme gleichzeitig eine hohe Schaltgeschwindigkeit der Transistoren benötigt, muss zusätz lich zur Versorgungsspannung die Einsatzspannung der Transis toren reduziert werden. Derart reduzierte Einsatzspannungen führen aber zu stark erhöhten Leckströmen bei geschlossenen, d. h. nicht angesteuerten Transistoren. So betragen die Unter schwellströme von Transistoren zum Beispiel bis zu 10 nA je µm Gate-Weite, was bei großen Schaltungsanordnungen von bei spielsweise 10 Mio. Transistoren mit einer durchschnittlichen Gate-Weite von 0,2 µm hohe Ruheströme von bis zu 50 mA be wirkt. Dies führt insbesondere bei langen Ruhephasen im Standby-Modus der Schaltungsanordnungen zu einer unerwünsch ten Belastung der Batterie bzw. des Akkumulators. With modern CMOS technologies, it is becoming increasingly difficult all specifications regarding switching speed, performance recording and quiescent currents simultaneously. Insbeson the low for portable or mobile applications Current consumption of microelectronic circuit arrangements desirable because given a battery or accumulator door capacity increases the service life accordingly. A Ernied The current consumption can be reduced, for example, by a reduction adornment of the supply voltage can be achieved by everyone However, this leads to reduced switching speeds. Will ne ben the low current consumption at the same time a high one Switching speed of the transistors required must be Lich the supply voltage of the Transis gates can be reduced. Such reduced threshold voltages but lead to greatly increased leakage currents when the d. H. uncontrolled transistors. So the sub threshold currents of transistors for example up to 10 nA each µm gate width, which is the case with large circuit arrangements of for example 10 million transistors with an average Gate width of 0.2 µm high quiescent currents of up to 50 mA acts. This leads in particular to long periods of rest in the Standby mode of the circuit arrangements to an undesirable load on the battery or the accumulator.

Aus dem Stand der Technik sind bereits verschiedene Maßnahmen bekannt, eine derartige Belastung der Batterie bzw. des Akku mulators zu vermeiden oder zumindest zu verringern. So ist es beispielsweise möglich, Schaltungsteile einer Schaltungsan ordnung in einer Ruhephase (Standby), während der sie nicht benötigt werden, über ein geeignetes Schaltelement abzuschal ten.Various measures are already available from the prior art known, such a load on the battery or battery avoid or at least reduce the mulators. That's the way it is for example possible circuit parts of a circuit order in a resting phase (standby) during which it is not are needed to formwork using a suitable switching element th.

In der DE 195 15 417 A1 ist eine Schaltungsanordnung zum An steuern eines Leistungs-MOSFETs offenbart, bei der ein Steu er-IC über einen steuerbaren Schalter derart mit einer Ver sorgungsspannung verbunden ist, dass der Steuer-IC über den steuerbaren Schalter abgeschaltet wird, wenn der Leistungs- MOSFET abgeschaltet wird. Hierdurch wird eine drastische Re duzierung des Ruhestroms durch den Steuer-IC erreicht.In DE 195 15 417 A1 there is a circuit arrangement for control a power MOSFET disclosed in which a control er-IC via a controllable switch in this way with a ver supply voltage is connected to the control IC via the controllable switch is turned off when the power MOSFET is turned off. This will make a drastic re Quiescent current reduction achieved by the control IC.

Weiter ist zum Beispiel in der DE 198 11 353 C1 eine Schal tungsanordnung beschrieben, bei der ein Schaltungsteil durch Zwischenschaltung eines Schalttransistors hoher Einsatzspan nung an eine Versorgungsspannung gekoppelt ist, wobei paral lel zu diesem Schalttransistor hoher Einsatzspannung ein Steuertransistor niedriger Einsatzspannung geschaltet ist. Im aktiven Zustand der Schaltungsanordnung ist der Schalttran sistor leitend, eine mit dem Schaltungsteil verbundene lokale Versorgungsspannungsleitung liegt auf der Versorgungsspan nung. Wird der Schalttransistor geschlossen, sinkt aufgrund der höheren Leckströme der Transistoren des Schaltungsteils das Potential an der lokalen Versorgungsspannungsleitung. Die Reduzierung des Ruhestroms des Schaltungsteils ergibt sich aus dessen Abhängigkeit von der anliegenden Drain-Source- Spannung.Furthermore, for example in DE 198 11 353 C1 is a scarf described device arrangement in which a circuit part by Interposition of a switching transistor with high input voltage voltage is coupled to a supply voltage, whereby paral lel to this switching transistor high threshold voltage Control transistor low threshold voltage is switched. in the The active state of the circuit arrangement is the Schalttran sistor conductive, a local connected to the circuit part Supply voltage line is on the supply chip voltage. If the switching transistor is closed, sinks due to the higher leakage currents of the transistors of the circuit part the potential on the local supply voltage line. The The quiescent current of the circuit part is reduced from its dependence on the applied drain-source Tension.

Das Absinken des Potentials an der lokalen Versorgungsspan nungsleitung bei geschlossenem Schalttransistor und damit die Reduzierung des Ruhestroms des Schaltungsteils hängt von den Eigenschaften des verwendeten Schalttransistors und insbesondere von dessen Gate-Weite ab. Die Gate-Weite darf einerseits nicht zu klein sein, um die Schaltgeschwindigkeit der Schal tungsanordnung nicht zu beeinträchtigen, und darf anderer seits nicht zu groß sein, da sonst der Flächenverbrauch des Schalttransistors zu sehr ansteigt.The drop in potential at the local supply chip power line with the switching transistor closed and thus the Reduction of the quiescent current of the circuit part depends on the Properties of the switching transistor used and in particular from its gate width. The gate width is allowed on the one hand not be too small the switching speed of the scarf not to interfere with the arrangement, and may not affect others on the one hand not to be too large, otherwise the land consumption of Switching transistor rises too much.

Insbesondere bei so genannten Semi-Custom-Schaltungen, die z. B. auf Standardzellen-Bibliotheken aufbauen, ist daher eine möglichst frühzeitige Bestimmung der Größe des Schalttransis tors, d. h. dessen Gate-Weite, im Entwurfsverlauf wesentlich, um beispielsweise die Größe des Schalttransistors durch Opti mierungsschritte reduzieren zu können etc.Especially with so-called semi-custom circuits that z. B. build on standard cell libraries is therefore one determining the size of the switching transistor as early as possible tors, d. H. whose gate width, essential in the design process, for example, the size of the switching transistor through Opti reduction steps, etc.

Da für die Größe des Schalttransistors u. a. der Stromverlauf, d. h. die Stromaufnahme, während Schaltvorgängen in dem je weils von dem Schalttransistor angesteuerten Schaltungsteil maßgebend ist, besteht grundsätzlich das Bedürfnis, die wäh rend Schaltvorgängen in dem Schaltungsteil maximale Stromauf nahme abzuschätzen, um davon abhängig einen geeigneten Schalttransistor für den jeweiligen Schaltungsteil dimensio nieren zu können.Since u for the size of the switching transistor. a. the current flow, d. H. the current draw during switching operations in which ever Weil driven by the switching transistor circuit part is decisive, there is basically a need to rend switching operations in the circuit part maximum current estimate to determine a suitable one Switch transistor for the respective circuit part dimensio to be able to kidney.

Der vorliegenden Erfindung liegt daher die Aufgabe zugrunde, ein Verfahren und eine entsprechend ausgestaltete Vorrichtung zur Abschätzung der Stromaufnahme eines eine Vielzahl von schaltenden Gattern aufweisenden Schaltungsteils bereitzu stellen, womit eine möglichst einfache, aufwandsarme und im Laufe der Entwicklung der Gesamtschaltungsanordnung frühzei tige Abschätzung der maximalen Stromaufnahme während Schalt vorgängen in dem Schaltungsteil möglich ist, um beispielswei se davon abhängig die Gate-Weite eines diesem Schaltungsteil zugeordneten Schalttransistors geeignet wählen zu können.The present invention is therefore based on the object a method and a correspondingly designed device to estimate the current consumption of a variety of switching circuit having circuit gates ready provide what is as simple, effortless and easy as possible Early development of the overall circuit arrangement Estimation of the maximum current consumption during switching operations in the circuit part is possible, for example it depends on the gate width of this circuit part to be able to choose the appropriate switching transistor.

Diese Aufgabe wird durch ein Verfahren mit den Merkmalen von Patentanspruch 1 gelöst. Vorteilhafte Ausgestaltungen und Weiterbildungen der Erfindung sind Gegenstand der Unter ansprüche 2 bis 5. Außerdem wird zur Lösung der obigen Aufgabe eine Vorrichtung mit den Merkmalen von Patentanspruch 6 vorgeschlagen.This object is achieved by a method with the features of claim 1. Advantageous refinements and developments of the invention are the subject of claims 2 to 5 . In addition, a device with the features of claim 6 is proposed to achieve the above object.

Erfindungsgemäß werden Schaltvorgänge des Schaltungsteils zeitlich in eine Folge von festgelegte und aufeinander fol gende Zeitintervalle unterteilt, und für jedes der festgeleg ten Zeitintervalle werden alle Gatter des Schaltungsteils be stimmt, die während dieses Zeitintervalls in zumindest einem der möglichen Signalpfade schalten. Basierend auf allen in dem Zeitintervall in zumindest einem der möglichen Signalpfa de schaltenden Gattern wird dann für jedes der festgelegten Zeitintervalle der maximale Stromverbrauch ermittelt und durch Zusammenfügen des maximalen Stromverbrauchs in allen aufeinander folgenden Zeitintervallen der zeitliche Verlauf des maximalen Stromverbrauchs bestimmt. Basierend auf dem so bestimmten zeitlichen Verlauf des maximalen Stromverbrauchs kann dann beispielsweise die maximale Gate-Weite des zu ver wendenden Schalttransistors festgelegt werden.According to the invention, switching operations of the circuit part chronologically in a sequence of fixed and consecutive time intervals, and for each of the specified th time intervals are all gates of the circuit part be true that during this time interval in at least one switch the possible signal paths. Based on all in the time interval in at least one of the possible signal paths de switching gates is then set for each of the Intervals of maximum power consumption determined and by merging the maximum power consumption in all successive time intervals the time course of maximum power consumption. Based on that certain time course of the maximum power consumption can then, for example, the maximum gate width of the ver turning transistor can be set.

Herkömmlicherweise werden zur Bestimmung bestimmter Eigen schaften von elektronischen Bauteilen einer entworfenen Schaltungsanordnung die erforderlichen Stimuli der Schal tungseingänge benötigt, welche allerdings noch nicht in einem frühen Stadium des Entwurfs bestimmt werden können. Mit Hilfe des erfindungsgemäßen Verfahrens, bei dem keine Stimuli benö tigt werden, sondern nur schon während der Synthese der Schaltungsanordnung vorhandene Daten, beispielsweise die Er gebnisse einer statischen Laufzeit-Analyse, verwendet werden, kann die maximale Gate-Weite des einzusetzenden Schalttran sistors bereits sehr frühzeitig bestimmt werden. Außerdem lassen sich mit dem erfindungsgemäßen Verfahren bereits im frühen Entwurfsstadium relativ hohe Genauigkeiten für die Ga te-Weite des Schalttransistors erzielen.Conventionally, to determine certain Eigen electronic components of a designed Circuit arrangement the necessary stimuli of the scarf required, but not yet in one early stage of the design can be determined. With help of the method according to the invention, in which no stimuli are required be done, but only during the synthesis of the Circuitry existing data, such as the Er results of a static runtime analysis can be used can determine the maximum gate width of the switching sistors can be determined very early. Moreover can be with the inventive method already in early design stage relatively high accuracy for the Ga achieve te width of the switching transistor.

Für den Fall, dass eine Optimierung der entsprechenden Schal tungsanordnung nach ersten Platzierungs- und Verdrahtungsläu fen wiederholt wird, wobei dann genauere Verdrahtungskapazitäten zur Verfügung stehen, ist es möglich, dass mit Hilfe des erfindungsgemäßen Verfahrens ebenfalls genauere Schätzun gen für die Stromaufnahme des jeweiligen Schaltungsteils und somit die Gate-Weite des jeweiligen Schalttransistors erhal ten werden.In the event that an optimization of the corresponding scarf arrangement after first placement and wiring fen is repeated, with more precise wiring capacities are available, it is possible that with the help of the method according to the invention also more precise estimates conditions for the current consumption of the respective circuit part and thus get the gate width of the respective switching transistor be.

Ferner ist das Verfahren gemäß der vorliegenden Erfindung im Vergleich zu Verfahren, die nur auf der Größe der Schaltungs teile basieren (große Schalttransistoren für große Schaltun gen bzw. kleine Schalttransistoren für kleine Schaltungen), wesentlich genauer. Da die zur Ermittlung der maximalen Gate- Weite des Schalttransistors auf Daten der statischen Lauf zeit-Analyse zurückgegriffen wird, wird vorteilhafterweise auch der Strombedarf aufgrund von Glitches mit berücksich tigt. Von Glitches spricht man, wenn ein Knoten innerhalb ei nes Taktes mehrmals schaltet, um am Ende des Taktes den glei chen Wert anzunehmen wie zu Beginn des Taktes. Bei kombinato rischen Schaltungen, wie zum Beispiel Addierern und Multipli zierern, beträgt der Anteil von solchen Glitches an der Ver lustleistung erfahrungsgemäß bis zu 60%, so dass eine Berück sichtigung dieser Schaltvorgänge zu deutlich besseren Ab schätzungen für die Stromaufnahme und somit die Größe der Schalttransistoren führt.Furthermore, the method according to the present invention is in Compared to procedures based only on the size of the circuit parts based (large switching transistors for large switching gen or small switching transistors for small circuits), much more accurate. Since the maximum gate Width of the switching transistor on data of the static run Time analysis is used advantageously also the electricity demand due to glitches Untitled. One speaks of glitches if a knot within an egg nes measure switches several times to the same at the end of the measure assuming the same value as at the beginning of the bar. At Kombinato circuits such as adders and multipli grace, the share of such glitches in the Ver experience of pleasure up to 60%, so that a view of these switching operations to significantly better Ab Estimates for the current consumption and thus the size of the Leads switching transistors.

Die vorliegende Erfindung kann einfach rechnergestützt wäh rend des Schaltungsentwurfs durchgeführt werden.The present invention can be easily computerized be carried out during the circuit design.

Die Erfindung wird nachfolgend anhand eines bevorzugten Aus führungsbeispiels unter Bezugnahme auf die beiliegende Zeich nung näher erläutert. Darin zeigen:The invention is based on a preferred Aus management example with reference to the accompanying drawing tion explained in more detail. In it show:

Fig. 1 ein Blockschaltbild einer Schaltungsanordnung, für welche das Verfahren gemäß der vorliegenden Erfindung angewendet werden kann, in schematischer Darstellung; Fig. 1 is a block diagram of a circuit arrangement, for which the present invention may be applied according to the method, in a schematic representation;

Fig. 2 eine schematische Darstellung von zeitlichen Strom verläufen von beispielhaften Schaltvorgängen in einer derartigen Schaltungsanordnung; Fig. 2 is a schematic representation of temporal current waveforms of exemplary switching operations in such a circuit arrangement;

Fig. 3 ein Diagramm zur Darstellung eines Beispiels eines zeitlichen Verlaufs des maximalen Stromverbrauchs ei nes in Fig. 1 gezeigten Schaltungsteils, der nach dem erfindungsgemäßen Verfahren ermittelt wurde; und Fig. 3 is a diagram showing an example of a time course of the maximum power consumption egg nes circuit part shown in Figure 1, which was determined by the inventive method. and

Fig. 4 ein Beispiel für eine Tabelle, die herkömmlicherweise bei einer statischen Laufzeit-Analyse erstellt wird. Fig. 4 shows an example of a table that is conventionally created in a static runtime analysis.

In Fig. 1 ist zunächst eine Schaltungsanordnung dargestellt, für welche das Verfahren gemäß der vorliegenden Erfindung an gewendet werden kann.In Fig. 1, a first circuit arrangement is shown, for which the method of the present invention can be turned to according to.

Die Schaltungsanordnung enthält einen Schaltungsteil 1 mit mehreren Gattern, wie beispielsweise einem 16 × 16-Bit- Multiplizierer etc., der über einen Schalttransistor 2 an ei ne Versorgungsspannung VDD bzw. VSS angeschlossen ist. Dem Schaltungsteil 1 werden gemäß Fig. 1 ein Taktsignal clk, ein Freigabe-/Aktivierungssignal en und ein Adressierungssignal addr zugeführt, wobei der Schaltungsteil 1 als Ausgangssignal ein Datensignal data liefert. Im aktiven Zustand der Schal tungsanordnung ist der Schalttransistor 2 durch ein Steuer signal ACTQ leitend geschaltet, und eine lokale Versorgungs spannung VDDL liegt auf dem Potential der Versorgungsspannung VDD. Wird der Schalttransistor 2 bei Nichtbenutzung des Schaltungsteils 1 geschlossen, sinkt das Potential von VDDL ab. Die so bewirkte Reduzierung des Ruhestroms des Schal tungsteils ergibt sich aus dessen direkter Abhängigkeit von der anliegenden Spannung VDDL-VSS. Dies bedeutet, dass die Spannungsversorgung nicht den Ruhestrom des Schaltungsteils 1 im Betriebszustand, sondern nur einen reduzierten Ruhestrom im Standby-Modus liefern muss. The circuit arrangement contains a circuit part 1 with several gates, such as a 16 × 16-bit multiplier, etc., which is connected via a switching transistor 2 to a supply voltage VDD or VSS. The circuit part 1, a clock signal are shown in FIG. 1 clk, en an enable / enable signal and addr supplied with an address signal, wherein the circuit part 1 provides as an output a data signal data. In the active state of the circuit arrangement, the switching transistor 2 is turned on by a control signal ACTQ, and a local supply voltage VDDL is at the potential of the supply voltage VDD. If the switching transistor 2 is closed when the circuit part 1 is not in use, the potential of VDDL drops. The reduction of the quiescent current of the circuit part thus caused results from its direct dependence on the applied voltage VDDL-VSS. This means that the voltage supply does not have to deliver the quiescent current of the circuit part 1 in the operating state, but only a reduced quiescent current in the standby mode.

Für den Einsatz dieses Konzepts ist es zum Teil wesentlich, dass die Größe des Schalttransistors 2 möglichst frühzeitig im Entwurfsverlauf bestimmt werden kann, um entweder die Grö ße der gesamten Schaltungsanordnung berücksichtigen oder die Größe des Schalttransistors durch Optimierungsschritte redu zieren zu können.For the use of this concept, it is partly essential that the size of the switching transistor 2 can be determined as early as possible in the design process, in order either to take into account the size of the entire circuit arrangement or to be able to reduce the size of the switching transistor through optimization steps.

Hierfür wird ein Verfahren vorgeschlagen, mit dem schon wäh rend der Synthese, d. h. während des automatisierten Übergangs von der Verhaltensbeschreibung einer Schaltungsanordnung zu ihrer Gatter-Netzliste, eine Obergrenze für die Gate-Weite des verwendeten Schalttransistors 2 ermittelt werden kann. Hierzu werden nur Informationen bzw. Daten benötigt, die schon während der Synthese zur Verfügung stehen und nicht extra ermittelt werden müssen. Insbesondere ist keine Kennt nis der Stimuli für die Schaltungseingänge erforderlich, die zu einem frühen Entwurfsstadium noch nicht bestimmbar sind.For this purpose, a method is proposed with which an upper limit for the gate width of the switching transistor 2 used can be determined during synthesis, ie during the automated transition from the behavioral description of a circuit arrangement to its gate network list. All that is required is information or data that is already available during the synthesis and that does not have to be determined separately. In particular, no knowledge of the stimuli for the circuit inputs, which cannot be determined at an early design stage, is required.

Ausschlaggebend für die Größe des zu verwendenden Schalt transistors 2 ist der Stromverlauf während der Schaltvorgänge in dem Schaltungsteil 1. In Fig. 2 sind beispielhaft ver schiedene zeitliche Verläufe der Stromaufnahme des Schal tungsteils 1 für unterschiedliche Schaltvorgänge a), b) und c) veranschaulicht. Man erkennt deutliche Unterschiede bezüg lich der Stromwerte und der Dauer der Schaltvorgänge. Insbe sondere die Stromspitzen während der Schaltvorgänge des Schaltungsteils 1 erfordern Schalttransistoren 2 mit großen Gate-Weiten, da sonst das lokale Versorgungspotential VDDL zu sehr abfällt und damit die verbleibende Betriebsspannung VDDL-VSS für das Schaltungsteil zu sehr absinkt, was eine Verringerung der Schaltgeschwindigkeit zur Folge hätte.Decisive for the size of the switching transistor 2 to be used is the current profile during the switching processes in the circuit part 1 . In Fig. 2 exemplary different time courses of the current consumption of the switching device part 1 for different switching operations a), b) and c) are illustrated. One can see clear differences regarding the current values and the duration of the switching operations. In particular, the current peaks during the switching operations of the circuit part 1 require switching transistors 2 with large gate widths, since otherwise the local supply potential VDDL drops too much and thus the remaining operating voltage VDDL-VSS for the circuit part drops too much, which results in a reduction in the switching speed would have.

Der Einfluss des Schalttransistors 2 ist besonders dann be deutend, wenn beim Schaltvorgang ein sehr langer oder kriti scher Signalpfad durchlaufen wird und gleichzeitig viele Gat ter des Schaltungsteils schalten. Diese langen oder kritischen Signalpfade bestimmen im allgemeinen auch die Taktfre quenz, mit der der Schaltungsteil 1 betrieben wird.The influence of the switching transistor 2 is particularly significant if a very long or critical signal path is run through during the switching process and at the same time switch many gat ter of the circuit part. These long or critical signal paths generally also determine the clock frequency with which the circuit part 1 is operated.

Gemäß dem Verfahren der vorliegenden Erfindung werden zur Ab schätzung der maximalen Stromaufnahme des Schaltungsteils 1 und damit zur Bestimmung der Größe des Schalttransistors 2 in einem frühen Stadium des Schaltungsentwurfs nur solche Infor mationen bzw. Daten benutzt, die bereits in einem solchen frühen Stadium vorhanden sind und somit nicht gesondert er mittelt werden müssen.According to the method of the present invention, only such information or data that are already available at such an early stage are used to estimate the maximum current consumption of the circuit part 1 and thus to determine the size of the switching transistor 2 in an early stage of the circuit design thus it does not have to be averaged separately.

Dabei können insbesondere die Ergebnisse einer so genannten statischen Laufzeit-Analyse, die während der Schaltungssyn these eingesetzt werden, so aufbereitet werden, dass eine sinnvolle Obergrenze für die Stromaufnahme des Schaltungs teils 1 ermittelt werden kann. Bei einer statischen Laufzeit- Analyse wird die Länge von Signalpfaden bzw. Gatterketten, die in einem Schaltungsteil prinzipiell möglich sind, analy siert. Dabei werden die Laufzeiten der einzelnen Gatter ent lang des jeweiligen Signalpfades einfach aufaddiert, ohne zu berücksichtigen, ob dieser Signalpfad überhaupt durch Stimuli aktiviert werden kann.In particular, the results of a so-called static runtime analysis that are used during the circuit synthesis can be prepared in such a way that a reasonable upper limit for the current consumption of the circuit part 1 can be determined. In the case of a static runtime analysis, the length of signal paths or gate chains, which are possible in principle in a circuit part, is analyzed. The transit times of the individual gates along the respective signal path are simply added up without considering whether this signal path can be activated at all by stimuli.

Fig. 4 zeigt in Tabellenform ein Beispiel eines Ergebnisses einer solchen statischen Laufzeit-Analyse für einen aus gewählten Signalpfad. In der linken Spalte A ist zunächst die Position der einzelnen Gatter innerhalb des Signalpfades als fortlaufende Nummer von 1 bis 41 angegeben. In der zweiten Spalte B ist der Name des jeweiligen Gatters, und in der dritten Spalte C der Ausgang bzw. Pin und der Typ des jewei ligen Gatters angegeben. Die Laufzeit der einzelnen Gatter zeigt die vierte Spalte D und die aufgelaufene Signallaufzeit ist in der rechten Spalte E zu erkennen. Zur näheren Erläute rung ist zum Beispiel an Position 21 des ausgewählten Signal pfades das Gatter mit der Bezeichnung add_248/318/aktiv. Die Laufzeit dieses Gatters beträgt 0,3 ns, so dass sich die bis zur Position 21 aufgelaufene Signallaufzeit von zuvor 5,44 ns nach Position 20 auf nun insgesamt 5,74 ns erhöht. Die Ge samtlaufzeit des dargestellten Signalpfades beträgt in dem Beispiel von Fig. 4 11,49 ns. Fig. 4 shows an example in form of a table of a result of such a static run-time analysis for one of the selected signal path. In the left column A, the position of the individual gates within the signal path is initially given as a consecutive number from 1 to 41. In the second column B the name of the respective gate is given, and in the third column C the output or pin and the type of the respective gate is given. The transit time of the individual gates shows the fourth column D and the accumulated signal transit time can be seen in the right column E. For a more detailed explanation, the gate with the designation add_248 / 318 / is active, for example, at position 21 of the selected signal path. The running time of this gate is 0.3 ns, so that the signal running time up to position 21 increases from 5.44 ns previously to position 20 to a total of 5.74 ns. The total running time of the signal path shown is 11.49 ns in the example of FIG. 4.

Erfindungsgemäß wird der zeitliche Ablauf eines Schaltvor gangs des Schaltungsteils 1 in eine Folge von festgelegte Zeitintervalle unterteilt. Als Zeitintervall wird beispiels weise die Laufzeit eines durchschnittlich belasteten Gatters des Schaltungsteils 1 gewählt. Bei einer 0,12 µm-CMOS- Technologie liegt dieser Wert bei etwa 200 ps.According to the invention, the timing of a switching operation of the circuit part 1 is divided into a sequence of fixed time intervals. The running time of an average loaded gate of the circuit part 1 is selected as the time interval, for example. With a 0.12 µm CMOS technology, this value is approximately 200 ps.

Nun werden fortlaufend mit Hilfe der statischen Laufzeit- Analyse bzw. mittels der damit gewonnenen Daten für jedes Zeitintervall und für alle Signalpfade des Schaltungsteils 1 die Gatter bestimmt, die in diesem Zeitintervall während we nigstens eines der mehreren Signalpfade des Schaltungsteils 1 vorhanden sind und demzufolge schalten könnten. Dabei kann jedes Gatter für das betreffende Zeitintervall in eine Liste eingetragen werden, sofern es nicht schon bei einem anderen Signalpfad, der auch dieses Gatter beinhaltet, berücksichtigt worden ist, so dass jedes Gatter nur einmal berücksichtigt wird. Basierend auf diesen während eines Zeitintervalls mög licherweise aktiven Gattern werden die Stromaufnahmen dieser Gatter in diesem Zeitintervall addiert und dies für alle Zeitintervalle wiederholt.Now the gates are determined continuously with the help of the static runtime analysis or by means of the data obtained therewith for each time interval and for all signal paths of the circuit part 1, which gates are present in this time interval during at least one of the several signal paths of the circuit part 1 and consequently switch could. Each gate can be entered in a list for the relevant time interval, provided that it has not already been taken into account in another signal path, which also includes this gate, so that each gate is only taken into account once. Based on these gates, which may be active during a time interval, the current consumption of these gates is added in this time interval and this is repeated for all time intervals.

Liegt die Laufzeit eines Gatters des Schaltungsteils 1 deut lich über dem festgelegten Wert eines Zeitintervalls und er streckt sich somit über mehrere Zeitintervalle, so kann die Stromaufnahme dieses Gatters auf alle betroffene Zeit intervalle aufgeteilt werden. Zur Bestimmung einer Obergrenze des Stromverbrauchs des Schaltungsteils 1 kann in allen Zeit intervallen die gesamte Stromaufnahme dieses Gatters in die Berechnung einfließen; es ist aber ebenso möglich die Strom aufnahme des Gatters in den einzelnen Zeitintervallen nur an teilig zu berücksichtigen. If the running time of a gate of the circuit part 1 is clearly above the specified value of a time interval and it thus extends over several time intervals, the current consumption of this gate can be divided into all the time intervals concerned. To determine an upper limit of the current consumption of the circuit part 1 , the total current consumption of this gate can be included in the calculation at all times; but it is also possible to consider the current consumption of the gate in the individual time intervals only in part.

Auf diese Weise erhält man für jedes Zeitintervall eine Ober grenze für den Stromverbrauch in diesem Zeitintervall. Trägt man die so erhaltenen maximalen Werte des Stromverbrauchs fortlaufend über die Zeit auf, so ergibt sich der zeitliche Verlauf des maximalen Stromverbrauchs für das Schaltungsteil. Ein Beispiel für einen solchen zeitlichen Verlauf des maxima len Stromverbrauchs ist in dem Diagramm von Fig. 3 durch die Linie (a) dargestellt. Das in Fig. 3 gezeigte Beispiel wurde für einen 16 × 16-Bit-Multiplizierer, der auf Carry-Ripple- Addierern basiert, ermittelt. Zu Beginn der Schaltvorgänge erreicht der Stromverlauf seinen absoluten Höchstwert und fällt anschließend rasch ab.In this way you get an upper limit for the power consumption in this time interval for each time interval. If the maximum values of current consumption obtained in this way are plotted continuously over time, the course of the maximum current consumption for the circuit part results. An example of such a time profile of the maximum power consumption is shown in the diagram of FIG. 3 by line (a). The example shown in FIG. 3 was determined for a 16 × 16-bit multiplier based on carry ripple adders. At the beginning of the switching process, the current curve reaches its absolute maximum and then drops rapidly.

Zum Vergleich ist in Fig. 3 mit einer Linie (b) das Ergebnis einer Analogsimulation gezeigt. Es ist deutlich zu erkennen, dass der mittels des erfindungsgemäßen Verfahrens erhaltene Stromverlauf immer oberhalb des Ergebnisses der Analog simulation liegt und somit zuverlässig eine Obergrenze für den Stromverbrauch über die Zeit eines Schaltvorgangs angibt.For comparison, the result of an analog simulation is shown with a line (b) in FIG. 3. It can clearly be seen that the current profile obtained by means of the method according to the invention is always above the result of the analog simulation and thus reliably indicates an upper limit for the current consumption over the time of a switching operation.

Anhand des so ermittelten und beispielhaft in Fig. 3 dar gestellten zeitlichen Verlaufs des maximalen Stromverbrauchs kann man abschließend mit geeigneten Verfahren eine Obergren ze für die Gate-Weite des zur Reduzierung des Ruhestroms des Schaltungsteils 1 einzusetzenden Schalttransistors 2 festle gen.On the basis of the time curve of the maximum current consumption determined in this way and exemplarily shown in FIG. 3, an upper limit for the gate width of the switching transistor 2 to be used to reduce the quiescent current of the circuit part 1 can then be determined using suitable methods.

Es sei an dieser Stelle darauf hingewiesen, dass die vorlie gende Erfindung nicht nur für Schaltungsanordnungen anwendbar ist, wie sie in Fig. 1 schematisch dargestellt sind. Bei spielsweise kann neben dem Schalttransistor 2 zwischen dem Schaltungsteil 1 und der Versorgungsspannung VDD noch ein weiterer Schalttransistor zwischen dem Schaltungsteil 1 und der Versorgungsspannung VSS vorgesehen sein, so dass im Standby-Modus nicht nur die lokale Versorgungsspannung VDDL erniedrigt, sondern gleichzeitig auch eine lokale Versor gungsspannung VSSL zwischen dem Schaltungsteil 1 und diesem weiteren Schalttransistor erhöht wird. Ein Beispiel für eine derartige Schaltungsanordnung ist in der bereits erwähnten DE 198 11 353 C1 offenbart.It should be noted at this point that the vorlie invention is not only applicable to circuit arrangements, as shown schematically in Fig. 1. For example, in addition to the switching transistor 2 between the circuit part 1 and the supply voltage VDD, a further switching transistor can be provided between the circuit part 1 and the supply voltage VSS, so that in standby mode not only the local supply voltage VDDL is reduced, but also a local supply supply voltage VSSL between the circuit part 1 and this further switching transistor is increased. An example of such a circuit arrangement is disclosed in the previously mentioned DE 198 11 353 C1.

Claims

1. Method for estimating the current consumption during a switching operation of a circuit part,
the circuit part ( 1 ) comprising a plurality of gates,
characterized by
that the switching process is divided into a sequence of fixed and successive time intervals,
that it is determined for each gate of the circuit part ( 1 ) in which time interval this gate switches,
that the current consumption of the gate switching in one and the same time interval is added in order to obtain an upper limit for the current consumption of the circuit part ( 1 ) based on the respective time interval for each time interval, and
that the upper limits determined in this way for the current consumption of the circuit part ( 1 ) of the individual time intervals are strung together in accordance with the chronological sequence of the time intervals, in order thus to obtain the current course of the current consumption of the circuit part ( 1 ).

2. The method according to claim 1, characterized in that in the event that the signal propagation time of a gate during the switching process of the switching part ( 1 ) switching gate extends over several time intervals, the current consumption of this gate in each case when determining the upper limit for the Current consumption of the circuit part ( 1 ) is taken into account for each of the time intervals of these multiple time intervals.

3. The method according to claim 1 or 2, characterized in that the results of a be carried out with respect to the circuit part ( 1 ) static runtime analysis are used to carry out the method.

4. The method according to any one of claims 1 to 3, characterized, that the time intervals are approximately 200 ps in length.

5. The method according to any one of the preceding claims, characterized in that, depending on the estimated current consumption of the circuit part ( 1 ), the gate width of a switching transistor ( 2 ), via which the circuit part ( 1 ) to a supply voltage (VDD, VSS) to be connected is determined.

6. Device for estimating the current consumption of a circuit part during a switching process,
the circuit part ( 1 ) comprising a plurality of gates,
characterized,
that the device is designed in such a way that it divides the switching process of the switching part ( 1 ) into a sequence of successive and defined time intervals,
that the device is designed such that it determines for each gate of the circuit part ( 1 ) in which of these time intervals the respective gate switches, and
that the device is designed in such a way that it adds up the current consumption of the gates of the circuit part ( 1 ) that switch in the same time interval in order to determine an upper limit for the current consumption of the circuit part ( 1 ) in this time interval and to string them together in time of these upper limits for the current consumption of the circuit part ( 1 ) of these individual time intervals to obtain the time profile of the current consumption of the circuit part ( 1 ) during the switching process.

7. The device according to claim 6, characterized, that the device for performing the method according to ei nem of claims 1 to 5 is designed.

8. Circuit arrangement with a circuit part ( 1 ), which comprises a plurality of gates, and a switching transistor ( 2 ) for connecting the circuit part ( 1 ) to a supply voltage (VDD, VSS), characterized in that the gate width of the Switching transistor ( 2 ) in accordance with the current consumption of the circuit part ( 1 ) estimated according to the method according to one of Claims 1 to 5.