JP2002501648A - 制御回路装置 - Google Patents

Abstract

(57)【要約】 本発明では次のような制御回路装置を提供する。すなわち制御可能な第１の半導体素子（３）と、この第１の半導体素子（３）の制御端子（６）に接続されている第２の半導体素子（２０）と、比較装置（２５）と、ドライバ装置（４０）とを有しており、前記第１の半導体素子は制御回路入力側（１）に接続された入力端子（４）と制御回路出力側（２）に接続された出力端子（５）と制御端子（６）とを有しており、前記第２の半導体素子は入力端子（２１）、出力端子（２３）および制御端子（２２）を有しており、前記比較装置は第１の入力側（２７）、第２の入力側（２８）、および第２の半導体素子（２０）の制御端子（２２）に接続された出力側（２６）を有しており、第１の入力側（２７）に基準電圧（Ｖ_ref）が印加され、第２の入力側（２８）に制御回路出力側（２）が接続されており、前記ドライバ装置は予め定められた閾値（Ｖ_g）が上方超過された場合に制御回路入力側（１）に印加される入力信号により電流を第１の半導体素子（３）の制御端子（６）から部分的に制御回路出力側（２）へ供給する。

Description

【発明の詳細な説明】 制御回路装置 本発明は制御回路装置、特に制御回路に対して僅かな残留電圧ときわめて小さ な電圧降下とを有するダーリントン構造の制御回路装置に関する。 制御回路は例えば出力電圧または出力電流の目標値の安定化に用いられる。制 御素子は通常の場合トランジスタの形の（パワー用）半導体素子であり、制御量 によって作用される。この制御量は実際値例えば出力電圧または出力電流の所定 の部分と、例えば基準電圧の形の目標値との間の差から導出される。 安定した制御回路は、制御素子を直列形制御回路または縦形制御回路または並 列形制御回路として配置する仕方に応じて構成することができる。直列形制御回 路は実際には並列形制御回路よりもはるかに頻繁に使用される。直列形の制御な いし直列形の安定化の際には制御素子は負荷に直列に配置され、一方並列形の制 御ないし並列形の安定化の際には制御素子は負荷に並列に配置される。並列形制 御回路は直列形制御回路よりも低い効率を有するが、これは並列形制御回路が無 負荷動作時にも完全な電力消費を有するためである。並列形制御回路の直列形制 御回路に対する別の欠点は、制御素子として使用されるトランジスタが完全な出 力電圧を吸収してしまう点である。 図１には通常の安定した直列形制御回路の基本的な構造が示されている。制御 回路は入力側Ｉおよび出力側Ｑを有している。入力側Ｉと出力側Ｑとの間に制御 素子として、制御可能な第１の半導体素子Ｔ１がｐｎｐトランジスタの形で接続 されており、このトランジスタのエミッタＥ１は入力側Ｉに接続され、コレクタ Ｃ１は出力側Ｑに接続されている。半導体素子Ｔ１の制御端子ないしベース端子 Ｂ１は第２の半導体素子Ｔ２のコレクタＣ２に接続されている。第２の半導体素 子Ｔ２は第１の半導体素子Ｔ１に対して相補的にｎｐｎトランジスタとして構成 されている。第２の半導体素子Ｔ２のエミッタＥ２はアースＭに接続されている 。第２の半導体素子Ｔ２の制御端子ないしベース端子Ｂ２は演算増幅器Ｏｐの形 の比較回路の出力側に接続されている。この演算増幅器は第１のプラス入力側に 印加される目標値基準電圧Ｖ_refと、分圧器の抵抗Ｒ１、Ｒ２間で取り出される 実際値電圧とを比較する。分圧器Ｒ１、Ｒ２により出力側Ｑに印加される電圧の 一部が実際値として比較回路の第２のマイナス入力側へ帰還結合される。比較回 路は帰還結合された実際値と目標値すなわち第１のプラス入力側に印加される基 準電圧とを比較し、相応の制御信号を第２の半導体素子Ｔ２の制御端子Ｂ２へ送 出する。第２の半導体素子Ｔ２はドライバとして用いられ、比較回路Ｏｐの２つ の入力側での差信号に依存して第１の半導体素子Ｔ１の制御端子ないしベース端 子の制御電流を増幅する。 これにより制御回路の出力側Ｑでの出力電圧ＶＱは基準電圧Ｖ_refと抵抗Ｒ１ 、Ｒ２とに依存して安定化される。すなわち ＶＱ＝Ｖ_ref＊（Ｒ１＋Ｒ２）／Ｒ２ である。 図１に示されているバイポーラベースで製造された制御回路ではｐｎｐトラン ジスタが第１の半導体素子Ｔ１として使用されている。この素子は通常ラテラル 型ｐｎｐトランジスタとして構成されている。つまりエミッタ、ベース、コレク タが水平方向ないしラテラル方向に配置され、注入電流がエミッタからコレクタ へラテラル方向で基板の表面に沿って流れるバイポーラトランジスタとして構成 されている。 この種のラテラル型ｐｎｐトランジスタの製造は通常の場合ダブルＩＳＯ‐Ｐ ＮＰ技術ＤＯＰＬ（Doppel-ISO-PNP-Technologie）で行われる。 ただしラテラル型ｐｎｐトランジスタは比較的小さな電流増幅度しか有さず、 このために制御素子として使用される第１の半導体素子Ｔ１の制御電流が特に入 力電圧が高い場合に高い損失電力を生じさせる。効率の悪さとこれに関連する高 い損失電力とにより、この種の制御回路に電力用ケーシングを備えた冷却装置を 設ける必要がある。必要とされる電力用ケーシングは コストが高く大きなスペースを要するので、制御回路の微細化が阻害される。 したがってこうした欠点を回避するために、最近ではラテラル型構造に代えて 第１の半導体素子Ｔ１に対してヴァーティカル型ｐｎｐトランジスタが使用され るようになっている。このトランジスタは特に高い電流ではラテラル型ｐｎｐト ランジスタよりもはるかに高い電流増幅度を有する。 ダーリントン構造を導入することはきわめて高い電圧降下ないし電圧ドロップ のために、すなわちダーリントントランジスタのエミッタとコレクタとの間の電 圧差が高いため実用的ではない。 ヴァーティカル型ｐｎｐトランジスタを使用する場合の欠点は、製造に際して コストの高いプロセスが必要になる点である。このプロセスはラテラル型ｐｎｐ トランジスタの製造プロセスよりも約２０％〜３０％高価である。さらにヴァー ティカル型ｐｎｐトランジスタはラテラル型ｐｎｐトランジスタに比べて周囲の 影響例えばＥＳＤ影響に対してはるかに敏感であり、ローバスト性も低い。 したがって本発明の課題は、わずかな損失電力しか有さず、ローバスト性でか つ低コストに製造できる制御回路装置を提供することである。 この課題は本発明の請求項１記載の制御回路装置により解決される。すなわち 制御可能な第１の半導体素 子と、この第１の半導体素子の制御端子に接続されている第２の半導体素子と、 比較装置と、ドライバ装置とを有しており、前記第１の半導体素子は制御回路入 力側に接続された入力端子と制御回路出力側に接続された出力端子と制御端子と を有しており、前記第２の半導体素子は入力端子、出力端子および制御端子を有 しており、前記比較装置は第１の入力側、第２の入力側、および第２の半導体素 子の制御端子に接続された出力側を有しており、第１の入力側に基準電圧が印加 され、第２の入力側に制御回路出力側が接続されており、前記ドライバ装置は予 め定められた閾値が上方超過された場合に制御回路入力側に印加される入力信号 により電流を第１の半導体素子の制御端子から部分的に制御回路出力側へ供給す る構成により解決される。 本発明の基礎とする概念は、制御回路入力側に印加される予め定められた限界 電圧ないし閾値電圧から第１の半導体素子をダーリントン構造として駆動し、制 御回路の電流増幅度および効率を著しく上昇させる点にある。 従属請求項に本発明の制御回路装置の有利な実施形態が記載されている。 有利な実施形態によればドライバ装置はカレントミラー回路を有する。これに より制御ループが安定に動作する値に電流増幅度が制限される格別な利点が得ら れる。 別の有利な実施形態によれば、カレントミラー回路は制御可能な第３の半導体 素子および制御可能な第４の半導体素子を有しており、この素子の第１の主端子 は相互接続されて第１の半導体素子の制御端子に接続されており、かつ制御端子 は相互接続されており、第３の半導体素子の第２の主端子は制御回路出力側に接 続されており、第４の半導体素子の第２の主端子は第２の半導体素子の一方の主 端子に接続されている。 別の有利な実施形態によれば、逆電流阻止装置が第１の半導体素子の出力端子 とカレントミラー回路との間に接続されている。これによりカレントミラー回路 が制御回路入力側の入力電圧の低い場合および負の場合に逆方向動作することが 阻止され、第１の半導体素子のダーリントン動作から通常動作への切換が可能と なる格別の利点が得られる。 別の有利な実施形態によれば、逆電流阻止装置はダイオードとして構成されて いる。これにより他の半導体構造部との集積化が簡単になる格別の利点が得られ る。 別の有利な実施形態によれば、カレントミラー回路の接続された制御端子は第 １の半導体素子の制御端子と、第２の半導体素子の一方の主端子とに接続されて いる。 別の有利な実施形態によれば、カレントミラー回路の接続された制御端子と第 １の半導体素子の制御端子 との間に抵抗または能動の電流源が接続されている。 別の有利な実施形態によれば、第１の半導体素子の制御端子と制御回路入力側 との間に抵抗または能動の電流源が接続されている。 別の有利な実施形態によれば、第１の半導体素子はラテラル型ｐｎｐトランジ スタである。 別の有利な実施形態によれば、例えばカレントミラー回路の２つの半導体素子 はｐｎｐトランジスタであり、第２の半導体素子はｎｐｎトランジスタである。 別の有利な実施形態によれば、比較装置は差動増幅器である。 別の有利な実施形態によれば、差動増幅器は演算増幅器である。 別の有利な実施形態によれば、比較装置の第２の入力側は分圧器を介して制御 回路出力側に接続されている。 別の有利な実施形態によれば、基準電圧は調製可能である。 以下に本発明を有利な実施例に即して添付の図面を参照しながら詳細に説明す る。 図１には通常の安定した直列形制御回路の構造が示されている。 図２には本発明の制御回路の有利な実施例の構造が示されている。 図３には図１の周知の通常の直列形制御回路の損失 電力と本発明の制御回路の損失電力とが制御回路入力側に印加される電圧に依存 して示されている。 図２には本発明の制御回路の有利な実施例の構造が示されている。この制御回 路は制御回路入力側１および制御回路出力側２を有している。制御回路入力側１ と制御回路出力側２との間に制御可能な半導体素子３が接続されている。図２に 示された制御可能な第１の半導体素子３はバイポーラのラテラル型ｐｎｐトラン ジスタである。第１の半導体素子３は制御回路入力側１に接続された入力端子４ と、制御回路出力側２に接続された出力端子５とを有する。半導体素子３は制御 端子６を介して制御される。制御端子６はｐｎｐトランジスタ３のベース端子で あり、入力端子４はエミッタであり、出力端子はコレクタである。 第１の半導体素子３の制御端子６にカレントミラー回路７の形のドライバ回路 ４０が接続されており、このカレントミラー回路は制御可能な第３の半導体素子 ８と制御可能な第４の半導体素子１２とから形成されている。第３の半導体素子 ８は制御端子９、入力端子１０、出力端子１１を有している。第４の半導体素子 １２は制御端子１３、入力端子１４、出力端子１５を有している。第３の半導体 素子８の制御端子９および第４の半導体素子１２の制御端子１３は結合点１６で 相互接続されている。第３の半導体素子８および第４の半導体素子１２はそれぞ れｐｎｐトランジスタによ り形成されている。ｐｎｐトランジスタ８、１２の制御端子９、１３はそれぞれ ベース端子であり、入力端子１０、１４はそれぞれエミッタ端子であり、出力端 子１１、１５はそれぞれコレクタ端子である。 第１の半導体素子３の制御端子６は抵抗または能動の電流源１７を介して制御 回路入力側１と第１の半導体素子３の入力端子４とに接続されている。制御端子 ６はさらに抵抗または能動の電流源１８を介して結合点１６に接続されており、 また直接にカレントミラー回路７の第３の半導体素子８の入力端子１０と第４の 半導体素子１２の入力端子１４とに接続されている。 出力端子１１はダイオードとして構成された逆電流阻止装置１９に接続されて いる。ダイオード１９のアノードは出力端子１１すなわち第３の半導体素子８の コレクタに接続されており、ダイオード１９のカソードは出力端子５すなわちラ テラル型ｐｎｐトランジスタ３のコレクタと制御回路出力側２とに接続されてい る。逆電流阻止装置１９は制御回路入力側１での入力電圧が低い場合または負の 場合に第３の半導体素子８の逆方向動作を阻止し、制御回路のダーリントン動作 から通常動作への切換を可能にする。 第４の半導体素子１２の出力端子１５およびカレントミラー回路７の結合点１ ６は第２の半導体素子２０の入力端子２１に接続されている。第２の半導体素子 ２０は入力端子２１の他に制御端子２２および出力端 子２３を有している。 第２の半導体素子２０はバイポーラｎｐｎトランジスタとして第１の半導体素 子３に相補的に構成されている。入力端子２１はバイポーラｎｐｎトランジスタ のコレクタにより形成され、制御端子２２はベースにより形成され、出力端子２ ３はエミッタにより形成されている。出力端子２３はアースに接続されている。 第２の半導体素子２０の制御端子２２は制御線路２４を介して比較回路２５の 出力側２６に接続されている。この比較回路は演算増幅器により形成される。比 較回路２５は第１の非反転入力側２７（＋）と第２の反転入力側２８（−）とを 有しており、第１の入力側２７に基準電圧Ｖ_refが印加され、第２の入力側２８ はフィードバック線路２９を介して分圧器３０のタップ結合点３１に接続されて いる。タップ結合点３１は直列に接続された２つの抵抗３２、３３の間に配置さ れている。分圧器抵抗３３はタップ結合点３１とアースとの間に配置されており 、分圧器抵抗３２はタップ結合点３１と制御回路出力側２との間に配置されてい る。 分圧器３０を通って、制御回路出力側２に印加される電圧の一部がフィードバ ック線路２９を介して比較回路２５の第２の入力側２８へ帰還結合される。 比較回路２５は差動増幅器として構成されており、帰還結合された実際値電圧 と第１の入力側２７に印加 された基準電圧値ないし目標電圧値とを比較して、これらの入力側２７、２８に 印加される電圧の差に依存して制御線路２４を介して第２の半導体素子２０の制 御端子２２を制御する。第２の半導体素子２０は電流増幅器ないしドライバとし て機能し、第１の半導体素子３の制御端子６のベース電流を基準電圧Ｖ_refと取 り出され帰還結合された制御回路の出力電圧との間の電圧差に依存して制御する 。 カレントミラー回路７は基準電流から定電流を形成し、電流増幅度を制御ルー プが安定に動作する値へ制限する。 制御入力側１に印加される入力電圧Ｖ_iが予め定められた閾値ないし予め定め られた限界電圧Ｖ_gを上回った場合、第１の半導体素子の制御端子６に印加され る電流の一部は第１の半導体素子３と第２の半導体素子２０との間に配置された ドライバ装置４０を介して直接に制御出力側２へ供給される。限界電圧Ｖ_gが上 方超過された後、第１の半導体素子３は通常動作からダーリントン動作へ切り換 えられ、第３の半導体素子８とともに２つのトランジスタから成るダーリントン 回路を形成する。これにより電流増幅度全体が高められる。 制御可能な第２の半導体素子２０における電力損失Ｐ_vは入力電圧が限界電圧 Ｖ_gを越えて存在する場合にも従来の技術による一般的な制御回路に比べて著し く 低減される。このように本発明の制御回路では複雑でスペースを取る冷却装置な いし電力用ケーシングに対する必要性が省略される。 図３には従来の制御回路の電力損失特性と本発明の制御回路の電力損失特性と が比較されて示されている。電力損失Ｐ_vは入力電圧Ｖ_iと、図３のラテラル型ｐ ｎｐトランジスタまたは図１のトランジスタＴ１の制御端子６での電流強度との 積により求められ、従来の制御回路（Ｉ）では入力電圧Ｖ_iが増加するにつれて 線形に上昇する。本発明による制御回路（II）では、損失電力は限界電圧Ｖ_gま では同様に線形に上昇する。限界電圧Ｖ_gに達すると本発明の制御回路は通常動 作からダーリントン動作へ切り換えられ、必然的にベース電流ひいては損失電力 がまず強く低下し、さらに入力電圧Ｖ_iが増加すると線形に上昇するものの従来 の制御回路よりも上昇の程度が小さい。 本発明は説明した実施例に限定されるものではなく、以下の請求項の権利範囲 内で種々の手段により修正可能である。例えば図２に示されたバイポーラトラン ジスタを電界効果トランジスタまたは他の制御可能な半導体素子によって置換す ることができる。さらに制御回路の構造は図２に示した構造に対して相補的であ ることができる。つまり第１の半導体素子３、第３の半導体素子８、第４の半導 体素子１２をｎｐｎトランジスタにより形成し、第２の半導体素子２０をｐｎｐ トランジスタにより形成してもよい。基準電圧Ｖ_refは別の実施形態によれば調 整可能である。またドライバ回路４０はカレントミラー回路に限定されるもので はなく、それぞれ適切な能動ドライバ回路または受動ドライバ回路により形成す ることができる。

Claims (1)

1. 【特許請求の範囲】 １． 制御可能な第１の半導体素子（３）と、該第１の半導体素子（３）の制 御端子（６）に接続されている第２の半導体素子（２０）と、比較装置（２５） と、ドライバ装置（４０）とを有しており、 前記第１の半導体素子は制御回路入力側（１）に接続された入力端子（４）と 制御回路出力側（２）に接続された出力端子（５）と制御端子（６）とを有して おり、 前記第２の半導体素子は入力端子（２１）、出力端子（２３）および制御端子 （２２）を有しており、 前記比較装置は第１の入力側（２７）、第２の入力側（２８）、および前記第 ２の半導体素子（２０）の制御端子（２２）に接続された出力側（２６）を有し ており、前記第１の入力側（２７）に基準電圧（Ｖ_ref）が印加され、前記第２ の入力側（２８）が制御回路出力側（２）に接続されており、 前記ドライバ装置は予め定められた閾値（Ｖ_g）が上方超過された場合に制御 回路入力側（１）に印加される入力信号により電流を第１の半導体素子（３）の 制御端子（６）から部分的に制御回路出力側（２）へ供給する、 ことを特徴とする制御回路装置。 ２． 前記ドライバ装置（４０）はカレントミラー 回路（７）を有する、請求項１記載の制御回路装置。 ３． 前記カレントミラー回路（７）は第３の半導体素子および第４の半導体 素子（８、１２）を有しており、該素子の第１の主端子（１０、１４）は相互接 続されて第１の半導体素子（３）の制御端子（６）に接続されており、かつ該素 子の制御端子（９、１０）は相互接続されており、第３の半導体素子（８）の第 ２の主端子（１１）は制御回路出力側（２）に接続されており、第４の半導体素 子（１２）の第２の主端子（１５）は第２の半導体素子（２０）の一方の主端子 （２１）に接続されている、請求項２記載の制御回路装置。 ４． 逆電流阻止装置（１９）が第１の半導体素子（３）の出力端子（５）と カレントミラー回路（７）との間に接続されている、請求項１から３までのいず れか１項記載の制御回路装置。 ５． 前記逆電流阻止装置（１９）はダイオードである、請求項４記載の制御 回路装置。 ６． 接続された前記制御端子（９、１３）は第１の半導体素子（３）の制御 端子（６）と、第２の半導体素子（２０）の一方の主端子（２１）とに接続され ている、請求項３から５までのいずれか１項記載の制御回路装置。 ７． 前記制御端子（９、１３）と第１の半導体素子（３）の制御端子（６） との間に抵抗（１８）また は能動の電流源が接続されている、請求項３から６までのいずれか１項記載の制 御回路装置。 ８． 前記第１の半導体素子（３）の制御端子（６）と制御回路入力側（１） との間に抵抗（１７）または能動の電流源が接続されている、請求項１から７ま でのいずれか１項記載の制御回路装置。 ９． 前記第１の半導体素子（３）はラテラル型ｐｎｐトランジスタまたはＤ ＭＯＳトランジスタである、請求項１から８までのいずれか１項記載の制御回路 装置。 １０． 前記カレントミラー回路（７）の２つの半導体素子（８、１２）はｐ ｎｐトランジスタであり、前記第２の半導体素子（２０）はｎｐｎトランジスタ である、請求項３から９までのいずれか１項記載の制御回路装置。 １１． 前記比較装置（２５）は差動増幅器である、請求項１から１０までの いずれか１項記載の制御回路装置。 １２． 前記差動増幅器は演算増幅器である、請求項１１記載の制御回路装置 。 １３． 前記比較装置の第２の入力側（２８）は分圧器（３０）を介して制御 回路出力側（２）に接続されている、請求項１から１２までのいずれか１項記載 の制御回路装置。 １４． 前記基準電圧は調製可能である、請求項１ から１３までのいずれか１項記載の制御回路装置。