JP2000031764A - 増幅回路 - Google Patents

Abstract

(57)【要約】 【課題】 オペアンプのオフセット電圧が変化しないよ
うに、複数の帰還抵抗の接続をトランジスタで切り替え
てオペアンプのゲインの切り替えを行うことができる増
幅回路を得る。 【解決手段】 オペアンプ２の出力と反転入力との間
に、オペアンプ２のゲイン切替時にオンオフさせるｐｎ
ｐトランジスタ１１を介して帰還抵抗１４を接続すると
共にｐｎｐトランジスタ１１と同一であり常時オンさせ
るｐｎｐトランジスタ１２を介して帰還抵抗１５を接続
し、ｐｎｐトランジスタ１１のオン時におけるベース電
流と同じ電流をｐｎｐトランジスタ１２のベースに流す
ようにした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、演算増幅器を用い
た増幅回路において、特にゲインの切り替えを行うゲイ
ン切替回路を備えた増幅回路に関するものである。

【０００２】

【従来の技術】電流による信号を電圧の信号に変換する
場合、演算増幅器（以下、オペアンプと呼ぶ）と帰還抵
抗を用いた増幅回路が使用され、このような増幅回路で
は、帰還抵抗の抵抗値を変えて増幅回路のゲインを変え
ていた。図６は、従来の増幅回路の例を示した概略の回
路図である。なお、図６では、複数の帰還抵抗の接続を
トランジスタを用いて変えることによってゲインの切り
替えを行っており、該トランジスタにバイポーラトラン
ジスタを使用する場合を例にして示している。

【０００３】図６において、ｐｎｐトランジスタ１０１
がオフしているときは、抵抗１０２がオペアンプ１０４
の帰還抵抗をなし、ｐｎｐトランジスタ１０１がオンし
ているときは、抵抗１０２及び１０３がオペアンプ１０
４の帰還抵抗をなしている。ｐｎｐトランジスタ１０１
の動作制御は、ゲイン制御回路１０５によって行われ、
ｐｎｐトランジスタ１０１のオンオフによってオペアン
プ１０４の帰還抵抗値が変わり、オペアンプ１０４のゲ
インを切り替えている。

【０００４】

【発明が解決しようとする課題】一方、ｐｎｐトランジ
スタ１０１のベース電流は、オペアンプの出力からｐｎ
ｐトランジスタ１０１のエミッタを介して流れる電流
と、オペアンプ１０４の出力から抵抗１０２、抵抗１０
３及びｐｎｐトランジスタ１０１のコレクタを介して流
れる電流とからなる。このため、スイッチとして動作す
るｐｎｐトランジスタ１０１のベースに流れる電流をコ
ントロールし、オペアンプ１０４のゲインを切り替える
とオペアンプ１０４の出力電流が変化し、帰還抵抗１０
２及び１０３に流れる電流が変化し、該変化が電圧の変
化となってオフセット電圧に影響を与えていた。このよ
うに、ｐｎｐトランジスタ１０１のベース電流をコント
ロールしてオペアンプ１０４のゲインを切り替えると、
オペアンプ１０４のオフセット電圧が変化するという問
題があった。

【０００５】このため、増幅回路の入力をなすオペアン
プ１０４の反転入力には定電流源１０６が接続され、上
記オフセット電圧の変化を低減していた。しかし、この
ように定電流源１０６を使用しても、ゲイン切り替え時
におけるオフセット電圧の変化をなくすことはできず、
ゲイン切り替え時における更なるオフセット電圧の変化
の低減を図る必要があった。

【０００６】本発明は、上記のような問題を解決するた
めになされたものであり、オペアンプのオフセット電圧
が変化しないように、複数の帰還抵抗の接続をトランジ
スタで切り替えてオペアンプのゲインの切り替えを行う
ことができる増幅回路を得ることを目的とする。

【０００７】なお、本発明と目的及び構成が異なるが、
参考技術が以下の各公報で開示されている。特開昭６１
−２５１３０３号公報では、演算増幅器の反転入力と接
地間に、抵抗と電源の直列回路を並列に、又は直流電源
を並列に、選択スイッチを介して接続し、オフセットを
切り替えることが開示されている。また、特開平７−４
６０５５号公報では、オフセット調整用電源が演算増幅
器の反転入力端子に接続されること、及びゲイン可変の
演算増幅器の非反転入力端子にオフセット調整用電源を
設けることが開示されている。

【０００８】特開平８−１８３５３号公報では、演算増
幅器の帰還抵抗と並列に、補助演算増幅器と抵抗との直
列回路を設けてこれによりオフセットを補正することが
開示されている。特開平６−１６４２５８号公報では、
演算増幅器の出力端と反転入力端との間に帰還抵抗と並
列にソースフォロワ回路と抵抗を設けてオフセットをキ
ャンセルすることが開示されている。また、特開昭５４
−８９４５８号公報では、抵抗を切り替えてゲインを可
変する演算増幅器の反転入力端子に低抵抗を設けてドリ
フトを抑えることが開示されている。

【０００９】更に、特開平７−２１１０９５号公報で
は、オペアンプの出力側と反転入力側との間に負帰還回
路部が設けられ、該回路は２個のバイポーラトランジス
タで構成され一方のトランジスタのエミッタが定電流源
及び上記オペアンプの負入力側に接続されオフセット補
償することが開示されている。特開昭５９−６７７０５
号公報では、ＭＯＳＦＥＴ演算増幅器の負荷トランジス
タと電源との間に、オフセット調整用抵抗としてのトラ
ンジスタを複数個並列に機械的又は電子的選択スイッチ
を介して接続することが開示されている。また、特開昭
６１−２２４７１０号公報では、ＭＯＳＦＥＴ演算増幅
器の負荷トランジスタと電源との間に、オフセット調整
用の複数個の拡散抵抗又はポリシリコン抵抗又はＭＯＳ
トランジスタ抵抗を機械的又は電子的選択スイッチを介
して接続することが開示されている。

【００１０】

【課題を解決するための手段】この発明に係る増幅回路
は、複数の帰還抵抗の接続を切り替えることによってゲ
インの切り替えを行う演算増幅器を用いた増幅回路にお
いて、バイポーラトランジスタからなる第１スイッチン
グ素子と、該第１スイッチング素子を介して、演算増幅
器における出力と一方の入力との間に接続される第１帰
還抵抗と、バイポーラトランジスタからなる第２スイッ
チング素子と、該第２スイッチング素子に対して常時オ
ンして導通状態になるように所定の制御電流を供給する
定電流源と、第２スイッチング素子を介して、演算増幅
器における出力と一方の入力との間に接続される第２帰
還抵抗と、外部からの制御信号に応じて演算増幅器のゲ
インを切り替える際に第１スイッチング素子のスイッチ
ング動作を制御するゲイン制御部とを備えるものであ
る。

【００１１】また、この発明に係る増幅回路は、請求項
１において、上記定電流源は、第１スイッチング素子を
オンさせて導通状態にするために第１スイッチング素子
に供給される制御電流と同じ値の制御電流を第２スイッ
チング素子に供給するものである。

【００１２】また、この発明に係る増幅回路は、複数の
帰還抵抗の接続を切り替えることによってゲインの切り
替えを行う演算増幅器を用いた増幅回路において、バイ
ポーラトランジスタからなる第１スイッチング素子と、
該第１スイッチング素子を介して、演算増幅器における
出力と一方の入力との間に接続される第１帰還抵抗と、
第１スイッチング素子に所定の制御電流を供給する定電
流源と、演算増幅器における出力と一方の入力との間に
接続される第２帰還抵抗と、外部からの制御信号に応じ
て演算増幅器のゲインを切り替える際に、第１スイッチ
ング素子のスイッチング動作を制御すると共に定電流源
の電流供給動作を制御するゲイン制御部とを備えるもの
である。

【００１３】また、この発明に係る増幅回路は、複数の
帰還抵抗の接続を切り替えることによってゲインの切り
替えを行う演算増幅器を用いた増幅回路において、演算
増幅器における出力と一方の入力との間に接続される、
複数の帰還抵抗を直列に接続してなる直列回路と、該直
列回路における少なくとも１つの帰還抵抗のバイパス制
御を行う、バイポーラトランジスタからなる第１スイッ
チング素子と、該第１スイッチング素子に所定の制御電
流を供給する定電流源と、外部からの制御信号に応じて
演算増幅器のゲインを切り替える際に、第１スイッチン
グ素子のスイッチング動作を制御すると共に定電流源の
電流供給動作を制御するゲイン制御部とを備えるもので
ある。

【００１４】また、この発明に係る増幅回路は、請求項
３又は請求項４のいずれかにおいて、上記ゲイン制御部
は、第１スイッチング素子をオンさせて導通状態にする
とき、定電流源に電流の供給を行わせ、第１スイッチン
グ素子をオフさせて非導通状態にするとき、定電流源に
電流の供給を停止させるものである。

【００１５】また、この発明に係る増幅回路は、複数の
帰還抵抗の接続を切り替えることによってゲインの切り
替えを行う演算増幅器を用いた増幅回路において、演算
増幅器の出力に接続され、増幅回路の出力をなす出力部
と、バイポーラトランジスタからなる第１スイッチング
素子と、該第１スイッチング素子を介して、出力部と演
算増幅器の一方の入力との間に接続される第１帰還抵抗
と、出力部と演算増幅器の一方の入力との間に接続され
る第２帰還抵抗と、外部からの制御信号に応じて演算増
幅器のゲインを切り替える際に、第１スイッチング素子
のスイッチング動作を制御すると共に出力部に流れる電
流を制御するゲイン制御部とを備えるものである。

【００１６】また、この発明に係る増幅回路は、請求項
６において、上記出力部は、バイポーラトランジスタか
らなり、演算増幅器の出力に接続されて増幅回路の出力
をなす第２スイッチング素子と、ゲイン制御部によって
動作制御される第１定電流源と、第２スイッチング素子
を流れる電流と該第１定電流源から流れる電流の総和を
制限する第２定電流源とからなり、ゲイン制御部は、外
部からの制御信号に応じて演算増幅器のゲインを切り替
える際に行う第１スイッチング素子のスイッチング動作
制御に応じて第１定電流源の動作制御を行うものであ
る。

【００１７】また、この発明に係る増幅回路は、請求項
７において、上記ゲイン制御部は、第１スイッチング素
子をオンさせて導通状態にするとき、第１定電流源から
所定の電流を出力させて第２スイッチング素子に流れる
電流を減少させ、第１スイッチング素子をオフさせて非
導通状態にするとき、第１定電流源から所定電流の出力
を停止させて第２スイッチング素子に流れる電流を増加
させるものである。

【００１８】

【発明の実施の形態】実施の形態１．図１は、本発明の
実施の形態１における増幅回路の例を示した概略の回路
図である。図１において、増幅回路１は、演算増幅器
（以下、オペアンプと呼ぶ）２と、増幅回路１の入力Ｉ
Ｎをなす該オペアンプ２の反転入力に定電流を供給する
定電流源３と、オペアンプ２の非反転入力に所定の直流
電圧を供給する直流電圧源４と、オペアンプ２の帰還回
路をなすと共にゲインの切替を行うゲイン切替回路５
と、該ゲイン切替回路５の動作制御を行うゲイン制御回
路６を備えている。

【００１９】ゲイン切替回路５は、オペアンプ２の出力
と反転入力との間に接続されており、２つのｐｎｐトラ
ンジスタ１１，１２、定電流源１３及び帰還抵抗をなす
抵抗１４，１５で構成されている。ｐｎｐトランジスタ
１１及び１２の各エミッタは、増幅回路１の出力ＯＵＴ
をなすオペアンプ２の出力にそれぞれ接続されている。
オペアンプ２のゲイン切替を行うためのスイッチをなす
ｐｎｐトランジスタ１１において、コレクタは抵抗１４
を介してオペアンプ２の反転入力に接続され、ベースは
ゲイン制御回路６に接続されている。また、ｐｎｐトラ
ンジスタ１２において、コレクタは抵抗１５を介してオ
ペアンプ２の反転入力に接続され、ベースは定電流源１
３を介して接地されている。

【００２０】ゲイン制御回路６は、外部入力端子Ｖinに
所定の信号が入力されていると、ｐｎｐトランジスタ１
１のベース電流が一定になるようにして、ｐｎｐトラン
ジスタ１１をオンさせる。このようにして、ゲイン制御
回路６は、帰還抵抗１５に帰還抵抗１４を並列に接続さ
せるようにしてゲイン切替回路５に対してゲインの切替
を行わせる。

【００２１】ゲイン制御回路６は、ｐｎｐトランジスタ
１１の動作制御を行う制御回路２１と、定電流回路２２
で構成されている。制御回路２１は、ｎｐｎトランジス
タ３１〜３３及び抵抗３４〜３７で形成され、定電流回
路２２は、ｎｐｎトランジスタ４１〜４３、定電流源４
４及び抵抗４５〜４７で形成されている。

【００２２】制御回路２１において、ｎｐｎトランジス
タ３１のコレクタは、ゲイン切替回路５のｐｎｐトラン
ジスタ１１のベースに接続され、ｎｐｎトランジスタ３
１のエミッタは抵抗３４を介して接地されている。ｎｐ
ｎトランジスタ３１のベースには定電流回路２２から一
定の電流が供給されており、ｎｐｎトランジスタ３１は
ｐｎｐトランジスタ１１の動作制御を行い、ｎｐｎトラ
ンジスタ３２はｎｐｎトランジスタ３１の動作制御を行
う。

【００２３】ｎｐｎトランジスタ３２の動作は、外部入
力端子Ｖinから抵抗３７を介してｎｐｎトランジスタ３
３のベースに入力される外部からの信号によって制御さ
れる。ｎｐｎトランジスタ３３及び抵抗３５〜３７は、
外部からの信号電圧に対して、ｎｐｎトランジスタ３２
をオンさせるためのしきい値の設定を行う回路であり、
該しきい値の設定は抵抗３５及び３６で行う。

【００２４】外部入力端子Ｖinに該設定されたしきい値
を超える電圧が入力されていると、ｎｐｎトランジスタ
３２はオンしてｎｐｎトランジスタ３１がオフすること
により、ゲイン切替回路５のｐｎｐトランジスタ１１は
オフする。一方、外部入力端子Ｖinに上記設定されたし
きい値未満の電圧が入力されていると、ｎｐｎトランジ
スタ３２はオフしてｎｐｎトランジスタ３１がオンする
ことにより、ゲイン切替回路５のｐｎｐトランジスタ１
１はオンする。定電流回路２２は、ｎｐｎトランジスタ
３１のベースに一定の電流を供給するためのものであ
り、このようにすることによって、ｎｐｎトランジスタ
３１がオンした際、ゲイン切替回路５のｐｎｐトランジ
スタ１１のベース電流を一定にすることができる。

【００２５】このような構成において、ｐｎｐトランジ
スタ１２は、ｐｎｐトランジスタ１１と同一のものであ
り、ベースにはｐｎｐトランジスタ１１がオンするとき
に流れるベース電流と同じ電流が流れるように、定電流
源１３の定電流値が設定されている。このことから、ｐ
ｎｐトランジスタ１２は常時オン状態にあり、ｐｎｐト
ランジスタ１１がオフしているときは抵抗１５が、ｐｎ
ｐトランジスタ１１がオンしているときは抵抗１４及び
１５が帰還抵抗をなす。

【００２６】このように、ｐｎｐトランジスタ１２を常
時オンさせていることから、ｐｎｐトランジスタ１１の
オンオフに関係なく、オペアンプ２は常時オフセット電
圧を有することになるため、ｐｎｐトランジスタ１１の
オンオフ動作によって発生するオフセット電圧差を小さ
くする。また、ｐｎｐトランジスタ１１のオン時に発生
するオフセット電圧は、オペアンプ２の内部回路を調整
することにより小さくすることができる。

【００２７】上記のように、本実施の形態１における増
幅回路は、オペアンプ２の出力と反転入力との間に、オ
ペアンプ２のゲイン切替時にオンオフさせるｐｎｐトラ
ンジスタ１１を介して帰還抵抗１４を接続すると共にｐ
ｎｐトランジスタ１１と同一であり常時オンさせるｐｎ
ｐトランジスタ１２を介して帰還抵抗１５を接続し、ｐ
ｎｐトランジスタ１１のオン時におけるベース電流と同
じ電流をｐｎｐトランジスタ１２のベースに流すように
した。

【００２８】このことから、オペアンプ２のゲイン切替
時にｐｎｐトランジスタ１１をオンオフさせることによ
って発生するオフセット電圧差を小さくすることができ
ると共に、ｐｎｐトランジスタ１２のオン時に発生する
オフセット電圧を、オペアンプ２の内部回路を調整する
ことにより小さくすることができるため、複数の帰還抵
抗の接続をトランジスタで切り替えてオペアンプのゲイ
ンの切り替えを行った場合の、オペアンプのオフセット
電圧及びオフセット電圧差を小さくすることができる。

【００２９】実施の形態２．実施の形態１では、オペア
ンプ２の出力と反転入力との間に常時オンさせるｐｎｐ
トランジスタ１２を介して帰還抵抗１５を常に接続し、
オペアンプ２に常時オフセット電圧を有するようにして
オペアンプ２のゲイン切替時にｐｎｐトランジスタ１１
をオンオフさせることによってオペアンプ２に発生する
オフセット電圧差小さくするようにしたが、ｐｎｐトラ
ンジスタ１１をオンさせた際にベース電流を供給する定
電流源を設けるようにしてもよく、このようにしたもの
を本発明の実施の形態２とする。

【００３０】図２は、本発明の実施の形態２における増
幅回路の例を示した概略の回路図である。なお、図２で
は、図１と同じものは同じ符号で示しており、ここでは
その説明を省略すると共に、図１との相違点のみ説明す
る。図２における図１との相違点は、図１のゲイン切替
回路５の回路構成を変えると共に、図１のゲイン制御回
路６の回路構成を変えたことから、図１のゲイン切替回
路５をゲイン切替回路５１に、図１のゲイン制御回路６
をゲイン制御回路５２とし、これらに伴って図１の増幅
回路１を増幅回路５０としたことにある。

【００３１】図２において、増幅回路５０は、オペアン
プ２と、定電流源３と、直流電圧源４と、オペアンプ２
の帰還回路をなすと共にゲインの切替を行うゲイン切替
回路５１と、該ゲイン切替回路５１の動作制御を行うゲ
イン制御回路５２を備えている。

【００３２】ゲイン切替回路５１は、オペアンプ２の出
力と反転入力との間に接続されており、オペアンプ２の
ゲイン切替を行うためのスイッチをなすｐｎｐトランジ
スタ１１、カレントミラー回路を形成して電流源をなす
ｐｎｐトランジスタ５５，５６及び帰還抵抗をなす抵抗
１４，１５で構成されている。オペアンプ２の出力と反
転入力との間には抵抗１５が接続され、ｐｎｐトランジ
スタ１１において、エミッタがオペアンプ２の出力に接
続され、コレクタが抵抗１４を介してオペアンプ２の反
転入力に接続され、ベースがゲイン制御回路５２に接続
されている。

【００３３】ｐｎｐトランジスタ５５及び５６におい
て、各エミッタは外部から直流電源の供給が行われる直
流電源端子Ｖcにそれぞれ接続され、各ベースは互いに
接続され、該接続部はｐｎｐトランジスタ５６のコレク
タに接続されている。更に、ｐｎｐトランジスタ５５の
コレクタは、ｐｎｐトランジスタ１１のコレクタに接続
され、ｐｎｐトランジスタ５６のコレクタは、ゲイン制
御回路５２に接続されている。

【００３４】ゲイン制御回路５２は、外部入力端子Ｖin
に所定の信号が入力されていると、ｐｎｐトランジスタ
１１をオンさせると共に、ｐｎｐトランジスタ５５及び
５６をオンさせる。この際、ゲイン制御回路５２は、ｐ
ｎｐトランジスタ５６から一定の電流Ｉaが流れ込むよ
うにし、ｐｎｐトランジスタ５５及び５６はカレントミ
ラー回路を形成していることから、ｐｎｐトランジスタ
５５のコレクタからも電流Ｉaがｐｎｐトランジスタ１
１のコレクタからベースに流れ、更にゲイン制御回路５
２に流れ込む。

【００３５】ゲイン制御回路５２は、ゲイン切替回路５
１の動作制御を行う制御回路６５と、定電流回路２２で
構成されている。制御回路６５は、ｎｐｎトランジスタ
３１〜３３，６１及び抵抗３４〜３７，６２で形成され
ている。制御回路６５において、ｎｐｎトランジスタ３
１及び６１は同一のものであり、ｎｐｎトランジスタ６
１のコレクタは、ゲイン切替回路５１のｐｎｐトランジ
スタ５６のコレクタに接続され、ｎｐｎトランジスタ６
１のエミッタは抵抗６２を介して接地されている。ｎｐ
ｎトランジスタ６１のベースには定電流回路２２から一
定の電流が供給されており、ｎｐｎトランジスタ６１は
ｐｎｐトランジスタ５５及び５６の動作制御を行い、ｎ
ｐｎトランジスタ３２はｎｐｎトランジスタ３１及び６
１の動作制御を行う。

【００３６】外部入力端子Ｖinに設定されたしきい値を
超える電圧が入力されていると、ｎｐｎトランジスタ３
２はオンしてｎｐｎトランジスタ３１及び６１がオフす
ることにより、ゲイン切替回路５１のｐｎｐトランジス
タ１１，５５，５６はすべてオフする。一方、外部入力
端子Ｖinに設定されたしきい値未満の電圧が入力されて
いると、ｎｐｎトランジスタ３２はオフしてｎｐｎトラ
ンジスタ３１及び６１がオンすることにより、ゲイン切
替回路５１のｐｎｐトランジスタ１１，５５，５６はす
べてオンする。

【００３７】定電流回路２２は、ｎｐｎトランジスタ３
１及び６１のベースに一定の電流を供給するためのもの
であり、このようにすることにより、ｎｐｎトランジス
タ３１がオンした際、ゲイン切替回路５１のｐｎｐトラ
ンジスタ１１のベース電流を一定にすることができる。
また、ｎｐｎトランジスタ３１及び６１は、同一のもの
であると共にベース電流が同じであることから、抵抗３
４と抵抗６２の抵抗値を同一にすることでｎｐｎトラン
ジスタ３１及び６１のコレクタ電流は同じになる。この
ため、ゲイン切替回路５１のｐｎｐトランジスタ１１を
オンさせてオペアンプ２のゲインの切り替えを行う際、
ｐｎｐトランジスタ１１のベース電流と同じ電流がｐｎ
ｐトランジスタ５５のコレクタからｐｎｐトランジスタ
１１のコレクタに供給される。

【００３８】このように、ゲイン切替回路５１のｐｎｐ
トランジスタ１１をオンさせてオペアンプ２のゲインの
切り替えを行う際、ｐｎｐトランジスタ１１のベース電
流と同じ電流が定電流源をなすｐｎｐトランジスタ５５
及び５６のｐｎｐトランジスタ５５からｐｎｐトランジ
スタ１１のコレクタに供給される。

【００３９】上記のように、本実施の形態２における増
幅回路は、ゲイン切替回路５１のｐｎｐトランジスタ１
１をオンさせてオペアンプ２のゲインの切り替えを行う
際、ｐｎｐトランジスタ１１のベース電流と同じ電流を
ｐｎｐトランジスタ１１のコレクタに供給するようにし
た。このことから、オペアンプ２のゲイン切替時にｐｎ
ｐトランジスタ１１をオンオフさせることによって発生
するオフセット電圧差を小さくすることができるため、
複数の帰還抵抗の接続をトランジスタで切り替えてオペ
アンプのゲインの切り替えを行った場合の、オペアンプ
のオフセット電圧差を小さくすることができる。

【００４０】なお、本実施の形態２の増幅回路におい
て、実施の形態１のように抵抗１５と常時オンしている
ｐｎｐトランジスタ１２を介してオペアンプ２の出力と
反転入力との間に接続するようにすれば、ゲイン切り替
え時のオペアンプ２のオフセット電圧差をより一層小さ
くすることができる。

【００４１】実施の形態３．実施の形態１及び実施の形
態２では、ゲイン切替回路の構成を変えることによって
ゲイン切替時におけるオフセット電圧差を減少させるよ
うにしたが、オペアンプ２の出力にトランジスタを設
け、該トランジスタの出力が増幅回路の出力をなすと共
に、ｐｎｐトランジスタ１１の動作と連動して、増幅回
路の出力をなすトランジスタに流れる電流値を変えるよ
うにしてもよく、このようにしたものを本発明の実施の
形態３とする。

【００４２】図３は、本発明の実施の形態３における増
幅回路の例を示した概略の回路図である。なお、図３で
は、図１又は図２と同じものは同じ符号で示しており、
ここではその説明を省略すると共に、図２との相違点の
み説明する。図３における図２との相違点は、図２のオ
ペアンプ２の出力にｐｎｐトランジスタ７５〜７７及び
定電流源７８からなる出力回路７１を追加し、図２のゲ
イン切替回路５１のｐｎｐトランジスタ５５及び５６を
なくしたことにある。これらのことから、図２のゲイン
切替回路５１をゲイン切替回路７２にし、これに伴って
図２の増幅回路５０を増幅回路７０としたことにある。

【００４３】図３において、増幅回路７０は、オペアン
プ２と、増幅回路７０の入力ＩＮをなす該オペアンプ２
の非反転入力に定電流を供給する定電流源３と、オペア
ンプ２の反転入力に所定の直流電圧を供給する直流電圧
源４と、オペアンプ２の出力に接続され増幅回路７０の
出力をなす出力回路７１と、オペアンプ２の帰還回路を
なすと共にゲインの切替を行うゲイン切替回路７２と、
出力回路７１及びゲイン切替回路７２の動作制御を行う
ゲイン制御回路５２とを備えている。

【００４４】出力回路７１は、ｐｎｐトランジスタ７５
〜７７と定電流源７８とで構成されており、ｐｎｐトラ
ンジスタ７５において、ベースがオペアンプ２の出力に
接続され、エミッタが直流電源端子Ｖcに接続され、コ
レクタは定電流源７８を介して接地されている。また、
ｐｎｐトランジスタ７５のコレクタと定電流源７８との
接続部は、増幅回路７０の出力ＯＵＴをなし、ゲイン切
替回路７２に接続されている。

【００４５】ｐｎｐトランジスタ７６及び７７は、カレ
ントミラー回路を形成しており、各エミッタはそれぞれ
直流電源端子Ｖcに接続され、各ベースは互いに接続さ
れ、該接続部はｐｎｐトランジスタ７７のコレクタに接
続されている。更に、ｐｎｐトランジスタ７６のコレク
タは、ｐｎｐトランジスタ７５のコレクタと定電流源７
８との接続部に接続され、ｐｎｐトランジスタ７７のコ
レクタは、ゲイン制御回路５２に接続されている。

【００４６】ゲイン切替回路７２は、出力ＯＵＴとオペ
アンプ２の非反転入力との間に接続されており、オペア
ンプ２のゲイン切替を行うためのスイッチをなすｐｎｐ
トランジスタ１１及び帰還抵抗をなす抵抗１４，１５で
構成されている。出力ＯＵＴとオペアンプ２の非反転入
力との間には抵抗１５が接続され、ｐｎｐトランジスタ
１１において、エミッタが出力ＯＵＴに接続され、コレ
クタが抵抗１４を介してオペアンプ２の非反転入力に接
続され、ベースがゲイン制御回路５２に接続されてい
る。

【００４７】ゲイン制御回路５２は、外部入力端子Ｖin
に所定の信号が入力されていると、ｐｎｐトランジスタ
１１をオンさせると共に、出力回路７１のｐｎｐトラン
ジスタ７６及び７７をオンさせる。この際、ゲイン制御
回路５２は、ｐｎｐトランジスタ７７から一定の電流Ｉ
bが流れ込むようにし、ｐｎｐトランジスタ７６及び７
７はカレントミラー回路を形成していることから、ｐｎ
ｐトランジスタ７６のコレクタからも電流Ｉbが定電流
源７８に流れ込む。このため、ｐｎｐトランジスタ７５
から定電流源７８に流れ込む電流が電流Ｉbだけ減少す
る。

【００４８】一方、ゲイン制御回路５２は、外部入力端
子Ｖinに所定の信号が入力されていないときは、出力回
路７１のｐｎｐトランジスタ７６，７７及びゲイン切替
回路７２のｐｎｐトランジスタ１１をすべてオフさせ
る。このことから、定電流源７８にはｐｎｐトランジス
タ７５のコレクタからのみ電流が流れ込むため、ゲイン
制御回路５２の外部入力端子Ｖinに所定の信号が入力さ
れているときよりも、ｐｎｐトランジスタ７５のコレク
タ電流が増加する。

【００４９】増幅回路７０において、出力回路７１にお
けるｐｎｐトランジスタ７７のコレクタは、ゲイン制御
回路５２のｎｐｎトランジスタ６１のコレクタに接続さ
れ、ゲイン切替回路７２のｐｎｐトランジスタ１１のベ
ースは、ゲイン制御回路５２のｎｐｎトランジスタ３１
のコレクタに接続されている。なお、本実施の形態で
は、ｎｐｎトランジスタ６１は、必ずしもｎｐｎトラン
ジスタ３１と同一でなくてもよく、抵抗３４及び６２に
おいても必ずしも抵抗値が同じでなくてもよい。

【００５０】ゲイン制御回路５２の外部入力端子Ｖin
に、あらかじめ設定されたしきい値を超える電圧が入力
されていると、ｎｐｎトランジスタ３２はオンしてｎｐ
ｎトランジスタ３１及び６１がオフすることにより、出
力回路７１のｐｎｐトランジスタ７６及び７７がオフす
ると共にゲイン切替回路７２のｐｎｐトランジスタ１１
がオフする。このため、増幅回路７０の出力ＯＵＴとオ
ペアンプ２の非反転入力との間には、抵抗１５のみが接
続されることになると共に、出力回路７１の定電流源７
８には、ｐｎｐトランジスタ７５からのみ電流が流れ込
む。

【００５１】一方、ゲイン制御回路５２の外部入力端子
Ｖinに、あらかじめ設定されたしきい値未満の電圧が入
力されていると、ｎｐｎトランジスタ３２はオフしてｎ
ｐｎトランジスタ３１及び６１がオンすることにより、
出力回路７１のｐｎｐトランジスタ７６及び７７がオン
すると共にゲイン切替回路７２のｐｎｐトランジスタ１
１がオンする。このため、増幅回路７０の出力ＯＵＴと
オペアンプ２の非反転入力との間には、抵抗１５に抵抗
１４が並列に接続された並列回路が接続され、増幅回路
７０のゲインが切り替わる。同時に、出力回路７１の定
電流源７８には、ｐｎｐトランジスタ７５と７６とから
電流が流れ込み、ｐｎｐトランジスタ７５のコレクタ電
流が減少する。

【００５２】このように、ゲイン切替回路７２のｐｎｐ
トランジスタ１１のオンオフを行うことによってオペア
ンプ２における帰還抵抗値を変えてゲインの切り替えを
行う。この際、ｐｎｐトランジスタ１１をオンさせる
と、増幅回路７０の出力部をなすｐｎｐトランジスタ７
５に流す電流を小さくし、ｐｎｐトランジスタ１１をオ
フさせると、増幅回路７０の出力部をなすｐｎｐトラン
ジスタ７５に流す電流を大きくする。このことから、ｐ
ｎｐトランジスタ１１のオン時に、ｐｎｐトランジスタ
７５の寄生容量が大きくなり、ｐｎｐトランジスタ１１
のオフ時に、ｐｎｐトランジスタ７５の寄生容量が小さ
くなる。

【００５３】このため、ｐｎｐトランジスタ１１のオン
オフによるオペアンプ２のゲインの切り替わり時のオフ
セット電圧差を小さくできるだけではなく、ゲインが切
り替わったときの増幅回路７０の周波数特性差を縮小さ
せることができる。これは、ゲインが小さくなり周波数
特性がよくなるとき、増幅回路７０の出力をなすｐｎｐ
トランジスタ７５の寄生容量が増加するためである。

【００５４】更に、ｐｎｐトランジスタ１１のオンオフ
によるオペアンプ２のゲインの切り替わり時におけるｐ
ｎｐトランジスタ７５の寄生容量の上記のような変化
は、増幅回路７０の発振等を抑えるための位相補償容量
の調整を小さくしたり、なくしたりすることができる。
なお、本実施の形態３では、オペアンプ２の出力にｐｎ
ｐトランジスタを接続した場合を例にして説明したが、
オペアンプ２の出力にｎｐｎトランジスタを接続して出
力回路を形成してもよい。

【００５５】上記のように、本実施の形態３における増
幅回路は、オペアンプ２の出力に増幅回路の出力をなす
ｐｎｐトランジスタ７５を設け、該ｐｎｐトランジスタ
７５から流れる電流値を、ゲイン切替回路７２のｐｎｐ
トランジスタ１１をオンオフによるゲインの切り替えに
応じて変えるようにした。このことから、オペアンプ２
のゲイン切替時にｐｎｐトランジスタ１１をオンオフさ
せることによって発生するオフセット電圧差を小さくす
ることができるため、複数の帰還抵抗の接続をトランジ
スタで切り替えてオペアンプのゲインの切り替えを行っ
た場合の、オペアンプのオフセット電圧差を小さくする
ことができる。

【００５６】実施の形態４．実施の形態１から実施の形
態３では、ゲイン切替回路において、帰還抵抗１５に帰
還抵抗１４を並列に接続してゲインの切り替えを行って
いたが、直列に接続された２つの帰還抵抗の一方の帰還
抵抗をトランジスタで短絡させてオペアンプ２のゲイン
を切り替えるようにしてもよく、このようにしたものを
本発明の実施の形態４とする。

【００５７】図４は、本発明の実施の形態４における増
幅回路の例を示した概略の回路図である。なお、図４で
は、図１又は図２と同じものは同じ符号で示しており、
ここではその説明を省略すると共に、図２との相違点の
み説明する。図４における図２との相違点は、図２のゲ
イン切替回路５１の回路構成を変えたことから、図２の
ゲイン切替回路５１をゲイン切替回路８１とし、これに
伴って図２の増幅回路５０を増幅回路８０としたことに
ある。

【００５８】図４において、増幅回路８０は、オペアン
プ２と、定電流源３と、直流電圧源４と、オペアンプ２
の帰還回路をなすと共にゲインの切替を行うゲイン切替
回路８１と、該ゲイン切替回路８１の動作制御を行うゲ
イン制御回路５２を備えている。

【００５９】ゲイン切替回路８１は、オペアンプ２の出
力と反転入力との間に接続されており、オペアンプ２の
ゲイン切替を行うためのスイッチをなすｐｎｐトランジ
スタ１１、カレントミラー回路を形成して電流源をなす
ｐｎｐトランジスタ５５，５６及び帰還抵抗をなす抵抗
８４，８５で構成されている。オペアンプ２の出力と反
転入力との間には抵抗８４と抵抗８５との直列回路が接
続され、ｐｎｐトランジスタ１１において、エミッタが
抵抗８４と抵抗８５との接続部に接続され、コレクタが
抵抗８５とオペアンプ２の反転入力との接続部に接続さ
れ、ベースがゲイン制御回路５２に接続されている。

【００６０】ｐｎｐトランジスタ５５及び５６におい
て、各エミッタはそれぞれ直流電源端子Ｖcに接続さ
れ、各ベースは互いに接続され、該接続部はｐｎｐトラ
ンジスタ５６のコレクタに接続されている。更に、ｐｎ
ｐトランジスタ５５のコレクタは、ｐｎｐトランジスタ
１１のエミッタに接続され、ｐｎｐトランジスタ５６の
コレクタは、ゲイン制御回路５２に接続されている。

【００６１】ゲイン制御回路５２は、外部入力端子Ｖin
に所定の信号が入力されていると、ｐｎｐトランジスタ
１１をオンさせると共に、ｐｎｐトランジスタ５５及び
５６をオンさせる。この際、ゲイン制御回路５２は、ｐ
ｎｐトランジスタ５６から一定の電流Ｉcが流れ込むよ
うにし、ｐｎｐトランジスタ５５及び５６はカレントミ
ラー回路を形成していることから、ｐｎｐトランジスタ
５５のコレクタからも電流Ｉcがｐｎｐトランジスタ１
１のエミッタからベースに流れ、更にゲイン制御回路５
２に流れ込む。このことから、オペアンプ２の出力と反
転入力との間に抵抗８４がｐｎｐトランジスタ１１を介
して帰還抵抗として接続される。

【００６２】一方、ゲイン制御回路５２は、外部入力端
子Ｖinに所定の信号が入力されていないときは、ゲイン
切替回路８１の各ｐｎｐトランジスタ１１，５５，５６
をすべてオフさせる。このことから、オペアンプ２の出
力と反転入力との間に抵抗８４及び８５の直列回路が帰
還抵抗として接続される。

【００６３】増幅回路８０において、ゲイン切替回路８
１のｐｎｐトランジスタ１１のベースは、ゲイン制御回
路５２のｎｐｎトランジスタ３１のコレクタに接続さ
れ、ゲイン切替回路８１のｐｎｐトランジスタ５６のコ
レクタは、ゲイン制御回路５２のｎｐｎトランジスタ６
１のコレクタに接続されている。

【００６４】ゲイン制御回路５２の外部入力端子Ｖin
に、あらかじめ設定されたしきい値を超える電圧が入力
されていると、ｎｐｎトランジスタ３２はオンしてｎｐ
ｎトランジスタ３１及び６１がオフすることにより、ゲ
イン切替回路８１のｐｎｐトランジスタ１１，５５，５
６はオフする。このため、オペアンプ２の出力と反転入
力との間には、抵抗８４と８５との直列回路が帰還回路
として接続される。

【００６５】一方、ゲイン制御回路５２の外部入力端子
Ｖinに、あらかじめ設定されたしきい値未満の電圧が入
力されていると、ｎｐｎトランジスタ３２はオフしてｎ
ｐｎトランジスタ３１及び６１がオンすることにより、
ゲイン切替回路８１のｐｎｐトランジスタ１１，５５，
５６はオンする。このため、抵抗８５は、ｐｎｐトラン
ジスタ１１でバイパスされ、オペアンプ２の出力と反転
入力との間には、抵抗８４のみが帰還抵抗として接続さ
れることになる。

【００６６】定電流回路２２は、ｎｐｎトランジスタ３
１及び６１のベースに一定の電流を供給するためのもの
であり、このようにすることにより、ｎｐｎトランジス
タ３１がオンした際、ゲイン切替回路８１のｐｎｐトラ
ンジスタ１１のベース電流を一定にすることができる。
また、ｎｐｎトランジスタ３１及び６１は、同一のもの
であると共にベース電流が同じであることから、抵抗３
４と抵抗６２の抵抗値を同一にすることでｎｐｎトラン
ジスタ３１及び６１のコレクタ電流は同じになる。この
ため、ゲイン切替回路８１のｐｎｐトランジスタ１１を
オンさせてオペアンプ２のゲインの切り替えを行う際、
ｐｎｐトランジスタ１１のベース電流と同じ電流がｐｎ
ｐトランジスタ５５のコレクタからｐｎｐトランジスタ
１１のエミッタに供給される。

【００６７】このように、ゲイン切替回路８１のｐｎｐ
トランジスタ１１をオンさせてオペアンプ２のゲインの
切り替えを行う際、ｐｎｐトランジスタ１１のベース電
流と同じ電流が定電流源をなすｐｎｐトランジスタ５５
及び５６のｐｎｐトランジスタ５５からｐｎｐトランジ
スタ１１のエミッタに供給される。

【００６８】図４では、ゲイン切替回路８１におけるｐ
ｎｐトランジスタ５５及び５６で形成されたカレントミ
ラー回路は、ゲイン制御回路５２で制御される場合を例
にして説明したが、該カレントミラー回路を常時動作さ
せるようにしてもよい。図５は、本発明の実施の形態４
における増幅回路の他の例を示した概略の回路図であ
る。なお、図５では、図１又は図４と同じものは同じ符
号で示しており、ここではその説明を省略すると共に、
図４との相違点のみ説明する。

【００６９】図５における図４との相違点は、図４のゲ
イン切替回路８１の回路構成を変えると共に図４のゲイ
ン制御回路５１を図１のゲイン制御回路６に置き換えた
ことから、図４のゲイン切替回路８１をゲイン切替回路
９１とし、これらに伴って図４の増幅回路８０を増幅回
路９０としたことにある。図５において、増幅回路９０
は、オペアンプ２と、定電流源３と、直流電圧源４と、
オペアンプ２の帰還回路をなすと共にゲインの切替を行
うゲイン切替回路９１と、該ゲイン切替回路９１の動作
制御を行うゲイン制御回路６を備えている。

【００７０】ゲイン切替回路９１は、オペアンプ２の出
力と反転入力との間に接続されており、ｐｎｐトランジ
スタ１１，５５，５６，９５、抵抗８４，８５及び定電
流源９６で構成されている。オペアンプ２の出力と反転
入力との間には抵抗８４と抵抗８５との直列回路が接続
され、ｐｎｐトランジスタ９５において、エミッタがｐ
ｎｐトランジスタ５５のコレクタに接続され、コレクタ
がｐｎｐトランジスタ１１のエミッタに接続され、ベー
スがｐｎｐトランジスタ１１のベースに接続されると共
に、該接続部はゲイン制御回路６におけるｎｐｎトラン
ジスタ３１のコレクタに接続されている。また、ｐｎｐ
トランジスタ５６のコレクタは定電流源９６を介して接
地されている。

【００７１】ゲイン制御回路６は、外部入力端子Ｖinに
所定の信号が入力されていると、ｐｎｐトランジスタ１
１及び９５をオンさせる。ｐｎｐトランジスタ９５は、
オンするとｐｎｐトランジスタ５５から定電流源９６で
設定された定電流をｐｎｐトランジスタ１１のエミッタ
に流す。このことにより、図４で示した増幅回路８０の
ように、ｐｎｐトランジスタ１１のベース電流と同じ電
流をｐｎｐトランジスタ１１のエミッタに流すことがで
きる。

【００７２】上記のように、本実施の形態４における増
幅回路は、ゲイン切替回路のｐｎｐトランジスタ１１を
オンさせて直列に接続された２つの帰還抵抗の一方の帰
還抵抗を短絡してオペアンプ２のゲインを切り替えを行
う際、ｐｎｐトランジスタ１１のベース電流と同じ電流
をｐｎｐトランジスタ１１のエミッタに供給するように
した。このことから、オペアンプ２のゲイン切替時にｐ
ｎｐトランジスタ１１をオンオフさせることによって発
生するオフセット電圧差を小さくすることができるた
め、複数の帰還抵抗の接続をトランジスタで切り替えて
オペアンプのゲインの切り替えを行った場合の、オペア
ンプのオフセット電圧差を小さくすることができる。

【００７３】

【発明の効果】請求項１に係る増幅回路は、演算増幅器
の出力と一方の入力との間に、演算増幅器のゲイン切替
時にオンオフさせる第１スイッチング素子を介して第１
帰還抵抗を接続すると共に常時オンさせる第２スイッチ
ング素子を介して第２帰還抵抗を接続した。このことか
ら、演算増幅器のゲイン切替時に第１スイッチング素子
をオンオフさせることによって発生するオフセット電圧
差を小さくすることができる共に、第２スイッチング素
子のオン時に発生するオフセット電圧を、演算増幅器の
内部回路を調整することにより小さくすることができる
ため、複数の帰還抵抗の接続をトランジスタで切り替え
てオペアンプのゲインの切り替えを行った場合の、オペ
アンプのオフセット電圧及びオフセット電圧差を小さく
することができる。

【００７４】請求項２に係る増幅回路は、請求項１にお
いて、具体的には、上記定電流源は、第１スイッチング
素子をオンさせて導通状態にするために第１スイッチン
グ素子に供給される制御電流と同じ値の制御電流を第２
スイッチング素子に供給するようにした。このことか
ら、複数の帰還抵抗の接続をトランジスタで切り替えて
オペアンプのゲインの切り替えを行った場合の、オペア
ンプのオフセット電圧及びオフセット電圧差を更に小さ
くすることができる。

【００７５】請求項３に係る増幅回路は、第１スイッチ
ング素子をオンさせて演算増幅器のゲインの切り替えを
行う際、定電流源から所定の制御電流を第１スイッチン
グ素子に供給するようにした。このことから、演算増幅
器のゲイン切替時に第１スイッチング素子をオンオフさ
せることによって発生するオフセット電圧差を小さくす
ることができるため、複数の帰還抵抗の接続をトランジ
スタで切り替えてオペアンプのゲインの切り替えを行っ
た場合の、オペアンプのオフセット電圧差を小さくする
ことができる。

【００７６】請求項４に係る増幅回路は、第１スイッチ
ング素子をオンさせて直列に接続された複数の帰還抵抗
の少なくとも１つの帰還抵抗を短絡して演算増幅器のゲ
インを切り替えを行う際、定電流源から所定の制御電流
を第１スイッチング素子に供給するようにした。このこ
とから、演算増幅器のゲイン切替時に第１スイッチング
素子をオンオフさせることによって発生するオフセット
電圧差を小さくすることができるため、複数の帰還抵抗
の接続をトランジスタで切り替えてオペアンプのゲイン
の切り替えを行った場合の、オペアンプのオフセット電
圧差を小さくすることができる。

【００７７】請求項５に係る増幅回路は、請求項３又は
請求項４のいずれかにおいて、具体的には、ゲイン制御
部は、第１スイッチング素子をオンさせて導通状態にす
るとき、上記定電流源に電流の供給を行わせ、第１スイ
ッチング素子をオフさせて非導通状態にするとき、上記
定電流源に電流の供給を停止させるようにした。このこ
とから、演算増幅器のゲイン切替時に第１スイッチング
素子をオンオフさせることによって発生するオフセット
電圧差を小さくすることができるため、複数の帰還抵抗
の接続をトランジスタで切り替えてオペアンプのゲイン
の切り替えを行った場合の、オペアンプのオフセット電
圧差を小さくすることができる。

【００７８】請求項６に係る増幅回路は、演算増幅器の
出力に増幅回路の出力をなす出力部を設け、該出力部を
流れる電流値を、第１スイッチング素子のオンオフによ
るゲインの切り替えに応じて変えるようにした。このこ
とから、演算増幅器のゲイン切替時に第１スイッチング
素子をオンオフさせることによって発生するオフセット
電圧差を小さくすることができるため、複数の帰還抵抗
の接続をトランジスタで切り替えてオペアンプのゲイン
の切り替えを行った場合の、オペアンプのオフセット電
圧差を小さくすることができる。

【００７９】請求項７に係る増幅回路は、請求項６にお
いて、具体的には、演算増幅器の出力に増幅回路の出力
をなす第２スイッチング素子を設け、該第２スイッチン
グ素子を流れる電流値を、第１スイッチング素子のオン
オフによるゲインの切り替えに応じて変えるようにし
た。このことから、演算増幅器のゲイン切替時に第１ス
イッチング素子をオンオフさせることによって発生する
オフセット電圧差を小さくすることができるため、複数
の帰還抵抗の接続をトランジスタで切り替えてオペアン
プのゲインの切り替えを行った場合の、オペアンプのオ
フセット電圧差を小さくすることができる。

【００８０】請求項８に係る増幅回路は、請求項７にお
いて、具体的には、第１スイッチング素子をオンさせる
と、増幅回路の出力をなす第２スイッチング素子に流す
電流を小さくし、第１スイッチング素子をオフさせる
と、増幅回路の出力をなす第２スイッチング素子に流す
電流を大きくするようにした。このことから、第１スイ
ッチング素子のオン時に、第２スイッチング素子の寄生
容量が大きくなり、第１スイッチング素子のオフ時に、
第２スイッチング素子の寄生容量が小さくなる。このた
め、第１スイッチング素子のオンオフによる演算増幅器
のゲインの切り替わり時のオフセット電圧差を小さくで
きるだけではなく、ゲインが切り替わったときの増幅回
路における周波数特性差を縮小させることができ、更
に、増幅回路の発振等を抑えるための位相補償容量の調
整を小さくしたり、なくしたりすることができる。

【図面の簡単な説明】

【図１】 本発明の実施の形態１における増幅回路の例
を示した概略の回路図である。

【図２】 本発明の実施の形態２における増幅回路の例
を示した概略の回路図である。

【図３】 本発明の実施の形態３における増幅回路の例
を示した概略の回路図である。

【図４】 本発明の実施の形態４における増幅回路の例
を示した概略の回路図である。

【図５】 本発明の実施の形態４における増幅回路の他
の例を示した概略の回路図である。

【図６】 従来の増幅回路の例を示した概略の回路図で
ある。

【符号の説明】

１，５０，７０，８０，９０ 増幅回路、 ２ オペア
ンプ、 ５，５１，７２，８１，９１ ゲイン切替回
路、 ６，５２ ゲイン制御回路、 ７１ 出力回路。

Claims (8)

【特許請求の範囲】
1. 【請求項１】 複数の帰還抵抗の接続を切り替えること
   によってゲインの切り替えを行う演算増幅器を用いた増
   幅回路において、 バイポーラトランジスタからなる第１スイッチング素子
   と、 該第１スイッチング素子を介して、上記演算増幅器にお
   ける出力と一方の入力との間に接続される第１帰還抵抗
   と、 バイポーラトランジスタからなる第２スイッチング素子
   と、 該第２スイッチング素子に対して常時オンして導通状態
   になるように所定の制御電流を供給する定電流源と、 上記第２スイッチング素子を介して、上記演算増幅器に
   おける出力と一方の入力との間に接続される第２帰還抵
   抗と、 外部からの制御信号に応じて上記演算増幅器のゲインを
   切り替える際に上記第１スイッチング素子のスイッチン
   グ動作を制御するゲイン制御部と、を備えたことを特徴
   とする増幅回路。
2. 【請求項２】 上記定電流源は、第１スイッチング素子
   をオンさせて導通状態にするために第１スイッチング素
   子に供給される制御電流と同じ値の制御電流を第２スイ
   ッチング素子に供給することを特徴とする請求項１に記
   載の増幅回路。
3. 【請求項３】 複数の帰還抵抗の接続を切り替えること
   によってゲインの切り替えを行う演算増幅器を用いた増
   幅回路において、 バイポーラトランジスタからなる第１スイッチング素子
   と、 該第１スイッチング素子を介して、上記演算増幅器にお
   ける出力と一方の入力との間に接続される第１帰還抵抗
   と、 上記第１スイッチング素子に所定の制御電流を供給する
   定電流源と、 上記演算増幅器における出力と一方の入力との間に接続
   される第２帰還抵抗と、 外部からの制御信号に応じて上記演算増幅器のゲインを
   切り替える際に、上記第１スイッチング素子のスイッチ
   ング動作を制御すると共に上記定電流源の電流供給動作
   を制御するゲイン制御部と、を備えたことを特徴とする
   増幅回路。
4. 【請求項４】 複数の帰還抵抗の接続を切り替えること
   によってゲインの切り替えを行う演算増幅器を用いた増
   幅回路において、 上記演算増幅器における出力と一方の入力との間に接続
   される、複数の帰還抵抗を直列に接続してなる直列回路
   と、 該直列回路における少なくとも１つの帰還抵抗のバイパ
   ス制御を行う、バイポーラトランジスタからなる第１ス
   イッチング素子と、 該第１スイッチング素子に所定の制御電流を供給する定
   電流源と、 外部からの制御信号に応じて上記演算増幅器のゲインを
   切り替える際に、上記第１スイッチング素子のスイッチ
   ング動作を制御すると共に上記定電流源の電流供給動作
   を制御するゲイン制御部と、を備えたことを特徴とする
   増幅回路。
5. 【請求項５】 上記ゲイン制御部は、第１スイッチング
   素子をオンさせて導通状態にするとき、上記定電流源に
   電流の供給を行わせ、第１スイッチング素子をオフさせ
   て非導通状態にするとき、上記定電流源に電流の供給を
   停止させることを特徴とする請求項３又は請求項４のい
   ずれかに記載の増幅回路。
6. 【請求項６】 複数の帰還抵抗の接続を切り替えること
   によってゲインの切り替えを行う演算増幅器を用いた増
   幅回路において、 上記演算増幅器の出力に接続され、増幅回路の出力をな
   す出力部と、 バイポーラトランジスタからなる第１スイッチング素子
   と、 該第１スイッチング素子を介して、上記出力部と演算増
   幅器の一方の入力との間に接続される第１帰還抵抗と、 上記出力部と演算増幅器の一方の入力との間に接続され
   る第２帰還抵抗と、 外部からの制御信号に応じて上記演算増幅器のゲインを
   切り替える際に、上記第１スイッチング素子のスイッチ
   ング動作を制御すると共に上記出力部に流れる電流を制
   御するゲイン制御部と、を備えたことを特徴とする増幅
   回路。
7. 【請求項７】 上記出力部は、 バイポーラトランジスタからなり、上記演算増幅器の出
   力に接続されて増幅回路の出力をなす第２スイッチング
   素子と、 上記ゲイン制御部によって動作制御される第１定電流源
   と、 上記第２スイッチング素子を流れる電流と該第１定電流
   源から流れる電流の総和を制限する第２定電流源と、か
   らなり、 上記ゲイン制御部は、外部からの制御信号に応じて上記
   演算増幅器のゲインを切り替える際に行う上記第１スイ
   ッチング素子のスイッチング動作制御に応じて上記第１
   定電流源の動作制御を行うことを特徴とする請求項６に
   記載の増幅回路。
8. 【請求項８】 上記ゲイン制御部は、上記第１スイッチ
   ング素子をオンさせて導通状態にするとき、上記第１定
   電流源から所定の電流を出力させて第２スイッチング素
   子に流れる電流を減少させ、上記第１スイッチング素子
   をオフさせて非導通状態にするとき、上記第１定電流源
   から所定電流の出力を停止させて第２スイッチング素子
   に流れる電流を増加させることを特徴とする請求項７に
   記載の増幅回路。