JP2002373912A - 集積回路および微細加工システム - Google Patents
集積回路および微細加工システムInfo
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B81—MICROSTRUCTURAL TECHNOLOGY
- B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
- B81C1/00—Manufacture or treatment of devices or systems in or on a substrate
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- B81C1/00238—Joining a substrate with an electronic processing unit and a substrate with a micromechanical structure
-
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Abstract
(57)【要約】
【課題】 大きなギャップの間隔を設けることと、好ま
しくは気密封止を実現することと、好ましくはボンディ
ングされる基板間の配線が容易に形成できる集積回路を
提供する。 【解決手段】 集積回路３０は、エッチング表面および
非エッチング表面を有する基板１０を備える。エッチン
グ表面は回路素子２２，２４を、非エッチング表面は結
合表面１８を有する。非エッチング表面は、エッチング
表面から所定の高さに配置されている。この集積回路３
０を他の基板と結合させることによって、好ましくは排
気され機密性が生じるように封止された大きなギャップ
が基板間に生じる。
しくは気密封止を実現することと、好ましくはボンディ
ングされる基板間の配線が容易に形成できる集積回路を
提供する。 【解決手段】 集積回路３０は、エッチング表面および
非エッチング表面を有する基板１０を備える。エッチン
グ表面は回路素子２２，２４を、非エッチング表面は結
合表面１８を有する。非エッチング表面は、エッチング
表面から所定の高さに配置されている。この集積回路３
０を他の基板と結合させることによって、好ましくは排
気され機密性が生じるように封止された大きなギャップ
が基板間に生じる。
Description
【０００１】
【発明の属する技術分野】本発明は、基板の一部の間に
大きなギャップを有する間隔を形成するための基板ボン
ディングの方法についての微細加工に関し、詳細には、
大きなギャップを有する間隔を利用するシステムに関す
る。
大きなギャップを有する間隔を形成するための基板ボン
ディングの方法についての微細加工に関し、詳細には、
大きなギャップを有する間隔を利用するシステムに関す
る。
【０００２】
【従来の技術】多くの応用分野（用途）において、種々
の技術を利用するためあるいはスペースを節約するため
に個別の基板上に製造される種々の機能を集約すること
を目的として、ボンディングされた（接着型）基板を利
用する。そのような応用分野は、大容量記憶装置、表示
装置および超小型機械システム（ＭＥＭ：ｍｉｃｒｏ−
ｍｅｃｈａｎｉｃａｌ ｓｙｓｔｅｍ）を含む。典型的
なＭＥＭは、２例を挙げると、圧力変換器および加速度
計である。
の技術を利用するためあるいはスペースを節約するため
に個別の基板上に製造される種々の機能を集約すること
を目的として、ボンディングされた（接着型）基板を利
用する。そのような応用分野は、大容量記憶装置、表示
装置および超小型機械システム（ＭＥＭ：ｍｉｃｒｏ−
ｍｅｃｈａｎｉｃａｌ ｓｙｓｔｅｍ）を含む。典型的
なＭＥＭは、２例を挙げると、圧力変換器および加速度
計である。
【０００３】ボンディングされた基板を用いる応用分野
によっては、熱的、電気的および機械的に分離するため
に、ボンディングされた基板間に、厳密に制御されたギ
ャップあるいはスペースが必要とされる場合もある。１
つの従来の解決策は、少なくとも１つの基板上のスペー
サ材料を所望の厚みになるまで付加して、ギャップの間
隔（スペーシング、ピッチ）を設けることにより、ギャ
ップを設定する。金属薄膜のスパッタリングのような、
スペーサ材料を施す従来の集積回路（ＩＣ）製造技術
は、用途に応じて必要なかなりの厚みを堆積することが
できない場合がある。厚くスパッタリングされた金属薄
膜は、応力（ストレス）および剥離を受けるので、従来
のプロセスを用いる場合のギャップの間隔量は、数μｍ
未満の厚みに制限される。
によっては、熱的、電気的および機械的に分離するため
に、ボンディングされた基板間に、厳密に制御されたギ
ャップあるいはスペースが必要とされる場合もある。１
つの従来の解決策は、少なくとも１つの基板上のスペー
サ材料を所望の厚みになるまで付加して、ギャップの間
隔（スペーシング、ピッチ）を設けることにより、ギャ
ップを設定する。金属薄膜のスパッタリングのような、
スペーサ材料を施す従来の集積回路（ＩＣ）製造技術
は、用途に応じて必要なかなりの厚みを堆積することが
できない場合がある。厚くスパッタリングされた金属薄
膜は、応力（ストレス）および剥離を受けるので、従来
のプロセスを用いる場合のギャップの間隔量は、数μｍ
未満の厚みに制限される。
【０００４】しかしながら、用途によっては、たとえ
ば、高電圧を分離あるいは絶縁するために、基板間に大
きなギャップを必要とするものもある。長期間信頼性を
確保するために、ボンディングされた基板のギャップ内
のスペースは、空気を抜かれ、製品の耐用寿命に至るま
でスペース内が真空に保持されることが好ましい。スパ
ッタリングされた金属薄膜の応力あるいは剥離によって
引き起こされるあらゆる欠陥の結果として漏れが生じ、
それゆえ真空度が低下することになり、それにより最終
的にはその製品に不具合が生じる恐れがある。
ば、高電圧を分離あるいは絶縁するために、基板間に大
きなギャップを必要とするものもある。長期間信頼性を
確保するために、ボンディングされた基板のギャップ内
のスペースは、空気を抜かれ、製品の耐用寿命に至るま
でスペース内が真空に保持されることが好ましい。スパ
ッタリングされた金属薄膜の応力あるいは剥離によって
引き起こされるあらゆる欠陥の結果として漏れが生じ、
それゆえ真空度が低下することになり、それにより最終
的にはその製品に不具合が生じる恐れがある。
【０００５】他のやり方として、大きなギャップは、少
なくとも１つの基板を電気めっきして、基板全体にわた
って厚みのあるスペーサ材料を設けることにより従来通
りに作成することができる。その後、スペーサ材料はエ
ッチングされ、ボンディング（接着・結合）用のスペー
サのみが残される。しかしながら、この電気めっきされ
た層のエッチングは、基板に予め付加されている薄膜層
のような他の材料に損傷を与える可能性がある。それゆ
え、電気めっきは、有効なオプションではなかった。
なくとも１つの基板を電気めっきして、基板全体にわた
って厚みのあるスペーサ材料を設けることにより従来通
りに作成することができる。その後、スペーサ材料はエ
ッチングされ、ボンディング（接着・結合）用のスペー
サのみが残される。しかしながら、この電気めっきされ
た層のエッチングは、基板に予め付加されている薄膜層
のような他の材料に損傷を与える可能性がある。それゆ
え、電気めっきは、有効なオプションではなかった。
【０００６】個別の基板を互いに結合する際に、ボンデ
ィングされた基板間で信号および電力を伝達することが
できる相互配線（インターコネクション）を有すること
が好ましい。スパッタリングされた金属薄膜あるいは電
気めっきされた金属のようなスペーサ材料を追加するこ
とにより、相互配線の形成が難しくなる。というのは、
相互配線を形成する際にスペーサ材料の追加される厚み
が打ち消されなければならないからである。
ィングされた基板間で信号および電力を伝達することが
できる相互配線（インターコネクション）を有すること
が好ましい。スパッタリングされた金属薄膜あるいは電
気めっきされた金属のようなスペーサ材料を追加するこ
とにより、相互配線の形成が難しくなる。というのは、
相互配線を形成する際にスペーサ材料の追加される厚み
が打ち消されなければならないからである。
【０００７】
【発明が解決しようとする課題】したがって、本発明の
目的は、大きなギャップの間隔を設けることを見越して
おり、好ましくは気密封止を実現することができ、しか
も好ましくはボンディングされる基板間の配線が容易に
形成されるようにすることを見越した、同じあるいは異
なる技術による種々の基板を結合する新しい方法を提供
することである。
目的は、大きなギャップの間隔を設けることを見越して
おり、好ましくは気密封止を実現することができ、しか
も好ましくはボンディングされる基板間の配線が容易に
形成されるようにすることを見越した、同じあるいは異
なる技術による種々の基板を結合する新しい方法を提供
することである。
【０００８】
【課題を解決するための手段】集積回路は、エッチング
表面と非エッチング表面とを有する基板を備える。エッ
チング表面は回路素子を含み、非エッチング表面はボン
ディング表面を含む。非エッチング表面は、エッチング
表面から所定の高さに設定される。この集積回路を別の
基板と結合することにより、基板間に、好ましくは排気
され、気密封止される大きなギャップが形成される。
表面と非エッチング表面とを有する基板を備える。エッ
チング表面は回路素子を含み、非エッチング表面はボン
ディング表面を含む。非エッチング表面は、エッチング
表面から所定の高さに設定される。この集積回路を別の
基板と結合することにより、基板間に、好ましくは排気
され、気密封止される大きなギャップが形成される。
【０００９】
【発明の実施の形態】本発明は、添付の図面を参照する
ことにより理解しやすくなる。図面の要素は互いに対し
て寸法通りであるとは限らない。むしろ、代わりに、本
発明を明確に示すことに重点が置かれている。さらに、
必ずしも同じではないが、いくつかの図面を通して、同
様の参照番号は対応する類似の部品を示す。
ことにより理解しやすくなる。図面の要素は互いに対し
て寸法通りであるとは限らない。むしろ、代わりに、本
発明を明確に示すことに重点が置かれている。さらに、
必ずしも同じではないが、いくつかの図面を通して、同
様の参照番号は対応する類似の部品を示す。
【００１０】スペーサ材料を追加するのではなく好まし
くはエッチングによって、基板のうちの少なくとも１つ
から基板材料を除去することにより、大きなギャップの
基板ボンディングの問題を解決する。そのような技術に
よって、非常に大きなギャップを形成できるようにな
る。改良された基板は多段（レベル）構造（ｔｏｐｏｇ
ｒａｐｈｙ）を取り入れ、その構造では好ましくは、エ
ッチングされる段が回路素子のための領域を提供し、エ
ッチングされない領域が接続相手の基板への境界（イン
ターフェース）を提供する。さらに、ギャップの間隔
は、ＩＣ製造のような他のプロセスが基板上で実行され
る前に設けられる。本発明によれば、基板は、約２μｍ
〜約４００μｍの間の範囲にある大きなギャップをあけ
て結合されるようになり、それは従来の基板ボンディン
グ技術の能力を大きく超えている。基板材料の除去中
に、エッチングされる段とエッチングされない段との間
の境界が、なだらかな傾斜によって形成されることが好
ましい。なだらかな傾斜を設けることにより、段間接続
を形成するための新しい方法が可能になり、それによ
り、ボンディングされる基板および／または外部の接続
部の間で電気信号および電力のより容易な配線を行うこ
とができるようになる。１つあるいは複数のエッチング
ステップ、好ましくはギャップの間隔を設定するために
基板材料を除去するために用いられるエッチングステッ
プを利用することにより、オプションで、なだらかな傾
斜を形成することができる。ギャップを設定するための
エッチングは、配線およびボンディング領域を除く基板
のあらゆる場所から材料を除去することが好ましい。配
線およびボンディング領域は基板の周縁部付近に配置さ
れることが好ましい。エッチングの深さ（好ましくは、
単にエッチング時間を測定することにより判定され
る）、および基板間の配線を形成するために必要とされ
る基板上の任意の付加的に追加される金属の厚みが、大
きなギャップを有する間隔を決定する。
くはエッチングによって、基板のうちの少なくとも１つ
から基板材料を除去することにより、大きなギャップの
基板ボンディングの問題を解決する。そのような技術に
よって、非常に大きなギャップを形成できるようにな
る。改良された基板は多段（レベル）構造（ｔｏｐｏｇ
ｒａｐｈｙ）を取り入れ、その構造では好ましくは、エ
ッチングされる段が回路素子のための領域を提供し、エ
ッチングされない領域が接続相手の基板への境界（イン
ターフェース）を提供する。さらに、ギャップの間隔
は、ＩＣ製造のような他のプロセスが基板上で実行され
る前に設けられる。本発明によれば、基板は、約２μｍ
〜約４００μｍの間の範囲にある大きなギャップをあけ
て結合されるようになり、それは従来の基板ボンディン
グ技術の能力を大きく超えている。基板材料の除去中
に、エッチングされる段とエッチングされない段との間
の境界が、なだらかな傾斜によって形成されることが好
ましい。なだらかな傾斜を設けることにより、段間接続
を形成するための新しい方法が可能になり、それによ
り、ボンディングされる基板および／または外部の接続
部の間で電気信号および電力のより容易な配線を行うこ
とができるようになる。１つあるいは複数のエッチング
ステップ、好ましくはギャップの間隔を設定するために
基板材料を除去するために用いられるエッチングステッ
プを利用することにより、オプションで、なだらかな傾
斜を形成することができる。ギャップを設定するための
エッチングは、配線およびボンディング領域を除く基板
のあらゆる場所から材料を除去することが好ましい。配
線およびボンディング領域は基板の周縁部付近に配置さ
れることが好ましい。エッチングの深さ（好ましくは、
単にエッチング時間を測定することにより判定され
る）、および基板間の配線を形成するために必要とされ
る基板上の任意の付加的に追加される金属の厚みが、大
きなギャップを有する間隔を決定する。
【００１１】本発明の半導体素子は、幅広い範囲の半導
体素子技術に適用することができ、種々の半導体材料か
ら製造することができる。現時点で利用可能な半導体素
子の大部分がシリコン基板内に製造され、本発明の最も
一般的に直面する用途がシリコン基板を含むことになる
ため、以下の記載は、シリコン基板内に実装されるよう
な本発明の半導体素子の現時点で好ましい実施形態を説
明する。それにもかかわらず、本発明は、ガリウムヒ
素、ゲルマニウムあるいは他の半導体材料において用い
られることが有利な場合もある。したがって、本発明
は、シリコン半導体材料において製造される素子に限定
することを意図しているわけではなく、ガラス基板上に
ポリシリコンを堆積したものを用いる薄膜トランジスタ
（ＴＦＴ）技術のような、当業者が利用することができ
る半導体材料および技術のうちの１つあるいは複数のも
のにおいて製造される素子を含むであろう。
体素子技術に適用することができ、種々の半導体材料か
ら製造することができる。現時点で利用可能な半導体素
子の大部分がシリコン基板内に製造され、本発明の最も
一般的に直面する用途がシリコン基板を含むことになる
ため、以下の記載は、シリコン基板内に実装されるよう
な本発明の半導体素子の現時点で好ましい実施形態を説
明する。それにもかかわらず、本発明は、ガリウムヒ
素、ゲルマニウムあるいは他の半導体材料において用い
られることが有利な場合もある。したがって、本発明
は、シリコン半導体材料において製造される素子に限定
することを意図しているわけではなく、ガラス基板上に
ポリシリコンを堆積したものを用いる薄膜トランジスタ
（ＴＦＴ）技術のような、当業者が利用することができ
る半導体材料および技術のうちの１つあるいは複数のも
のにおいて製造される素子を含むであろう。
【００１２】図面は寸法通りに描かれていないことに留
意されたい。さらに、回路素子の種々の部品も寸法通り
に描かれていない。本発明をより明確に示し、理解しや
すくするために、特定の寸法が他の寸法に対して誇張さ
れている。
意されたい。さらに、回路素子の種々の部品も寸法通り
に描かれていない。本発明をより明確に示し、理解しや
すくするために、特定の寸法が他の寸法に対して誇張さ
れている。
【００１３】さらに、本明細書に示される実施形態は２
次元の図面において示されており、種々の領域が奥行き
および幅を有するが、これらの領域は、実際には３次元
の構造である素子の一部のみを示していることを明確に
理解されたい。したがって、これらの領域は、実際の素
子上に製造される際には、長さ、幅および奥行きを含む
３次元を有することになる。
次元の図面において示されており、種々の領域が奥行き
および幅を有するが、これらの領域は、実際には３次元
の構造である素子の一部のみを示していることを明確に
理解されたい。したがって、これらの領域は、実際の素
子上に製造される際には、長さ、幅および奥行きを含む
３次元を有することになる。
【００１４】さらに、本発明は回路素子に向けられる好
ましい実施形態によって示されるが、これらの例示は本
発明の範囲または適用可能性に関して制限することを意
図していない。また本発明の回路素子は、示される物理
的な構造に限定されることを意図していない。これらの
構造は、現時点で好ましい実施形態への本発明の有用性
および適用を例示するために含まれる。
ましい実施形態によって示されるが、これらの例示は本
発明の範囲または適用可能性に関して制限することを意
図していない。また本発明の回路素子は、示される物理
的な構造に限定されることを意図していない。これらの
構造は、現時点で好ましい実施形態への本発明の有用性
および適用を例示するために含まれる。
【００１５】多段エッチング基板の最も簡単な実施形態
は、回路素子、すなわち数例を挙げると、トランジス
タ、抵抗、キャパシタ、インダクタ、電子エミッタ、光
放出器およびダイオードのようなアクティブ素子あるい
はパッシブ素子を形成するために、半導体薄膜とドーピ
ング材料とで処理されたエッチング表面を有する、好ま
しくはシリコンからなる集積回路（ＩＣ）である。この
実施形態は、材料エッチング処理の深さによって決定さ
れる、エッチング表面（エッチングされた表面）から離
隔して配置されるある段において、非エッチング表面
（エッチングされていない表面）を有する。非エッチン
グ表面は、基板からの材料を除去するエッチング中に形
成される１つあるいは複数の角度からなることが好まし
い、好ましくはなだらかな傾斜を経由して、エッチング
された表面から高さを高くされている（向きは限定され
ない）。オプションでは、基板から材料を除去した後
に、個別のエッチングステップによってなだらかな傾斜
を形成することができる。好ましくはそのＩＣは、エッ
チング表面から、接続相手であるボンディングされた基
板あるいは外部の接続部のいずれかへの電気的な配線を
提供するために用いられる、非エッチング表面まで及ぶ
１組の連続的な導電性トレースを有する。基板間の配線
が不要な場合には、エッチング表面は、当業者に多くの
タイプが知られている、たとえばドライエッチングのよ
うな等方性エッチングプロセスを用いて生じるような急
な傾斜を通して、非エッチング表面から分離されること
ができる。
は、回路素子、すなわち数例を挙げると、トランジス
タ、抵抗、キャパシタ、インダクタ、電子エミッタ、光
放出器およびダイオードのようなアクティブ素子あるい
はパッシブ素子を形成するために、半導体薄膜とドーピ
ング材料とで処理されたエッチング表面を有する、好ま
しくはシリコンからなる集積回路（ＩＣ）である。この
実施形態は、材料エッチング処理の深さによって決定さ
れる、エッチング表面（エッチングされた表面）から離
隔して配置されるある段において、非エッチング表面
（エッチングされていない表面）を有する。非エッチン
グ表面は、基板からの材料を除去するエッチング中に形
成される１つあるいは複数の角度からなることが好まし
い、好ましくはなだらかな傾斜を経由して、エッチング
された表面から高さを高くされている（向きは限定され
ない）。オプションでは、基板から材料を除去した後
に、個別のエッチングステップによってなだらかな傾斜
を形成することができる。好ましくはそのＩＣは、エッ
チング表面から、接続相手であるボンディングされた基
板あるいは外部の接続部のいずれかへの電気的な配線を
提供するために用いられる、非エッチング表面まで及ぶ
１組の連続的な導電性トレースを有する。基板間の配線
が不要な場合には、エッチング表面は、当業者に多くの
タイプが知られている、たとえばドライエッチングのよ
うな等方性エッチングプロセスを用いて生じるような急
な傾斜を通して、非エッチング表面から分離されること
ができる。
【００１６】本発明は、先に記載されたものに勝る多く
の特徴および利点を有する。本発明の他の特徴および利
点は、添付の図面とともに読む際に、本発明の実施形態
に関する以下に記載される説明を検討することにより、
当業者には明らかになるであろう。全てのそのような特
徴および利点は、特許請求の範囲によって画定されるよ
うな本発明の範囲内に本明細書において含まれることを
意図している。
の特徴および利点を有する。本発明の他の特徴および利
点は、添付の図面とともに読む際に、本発明の実施形態
に関する以下に記載される説明を検討することにより、
当業者には明らかになるであろう。全てのそのような特
徴および利点は、特許請求の範囲によって画定されるよ
うな本発明の範囲内に本明細書において含まれることを
意図している。
【００１７】図１は、本発明のいくつかの側面を組み込
む集積回路（ＩＣ）３０の典型的な実施形態である。Ｉ
Ｃ３０は基板１０（＜１００＞表面を有するシリコン基
板から形成されることが好ましい）を含み、その基板で
は、エッチング表面が、回路素子を形成する半導体薄膜
層２０を含む。回路素子はオプションで、例として、論
理回路２２および電子エミッタアレイ２４のような個別
の機能領域に配置される。別法では、回路素子を、薄膜
層全体にわたって点在させることができる。したがっ
て、薄膜領域の実際の構成および配置は、基板間の配線
を反映させるために図面内に示されるもの以外には本発
明に関連しないので、薄膜層は代表的な領域としてのみ
示される。この実施形態では、ＩＣ３０は、＜１１１＞
エッジ２８および＜３１１＞エッジ２６のなだらかな傾
斜にわたって、回路素子を含むエッチング表面から非エ
ッチング表面まで及ぶ１組の段間導体３２を有する。好
ましくは段間導体は、ＩＣ３０の周縁部の周囲でありか
つその付近に分散されることが好ましい。オプションで
は、気密であることが好ましい封止部１８が、ＩＣ３０
の非エッチング表面の周縁部エッジの周囲に配置され、
非エッチング表面は、接続相手の基板表面とのボンディ
ングの一部を形成するためにも用いられることが好まし
い。
む集積回路（ＩＣ）３０の典型的な実施形態である。Ｉ
Ｃ３０は基板１０（＜１００＞表面を有するシリコン基
板から形成されることが好ましい）を含み、その基板で
は、エッチング表面が、回路素子を形成する半導体薄膜
層２０を含む。回路素子はオプションで、例として、論
理回路２２および電子エミッタアレイ２４のような個別
の機能領域に配置される。別法では、回路素子を、薄膜
層全体にわたって点在させることができる。したがっ
て、薄膜領域の実際の構成および配置は、基板間の配線
を反映させるために図面内に示されるもの以外には本発
明に関連しないので、薄膜層は代表的な領域としてのみ
示される。この実施形態では、ＩＣ３０は、＜１１１＞
エッジ２８および＜３１１＞エッジ２６のなだらかな傾
斜にわたって、回路素子を含むエッチング表面から非エ
ッチング表面まで及ぶ１組の段間導体３２を有する。好
ましくは段間導体は、ＩＣ３０の周縁部の周囲でありか
つその付近に分散されることが好ましい。オプションで
は、気密であることが好ましい封止部１８が、ＩＣ３０
の非エッチング表面の周縁部エッジの周囲に配置され、
非エッチング表面は、接続相手の基板表面とのボンディ
ングの一部を形成するためにも用いられることが好まし
い。
【００１８】図２は、図１に示されるＩＣ３０の典型的
な実施形態の断面図である。基板１０のエッチング表面
は、基板の非エッチング表面から所定の深さ１２に位置
する。等方性エッチングの後に異方性エッチングを行っ
ても本発明の意図および範囲を満足することができる
が、所定の深さ１２は異方性エッチングのみによって形
成されることが好ましい。基板１０のエッチング表面
は、論理回路２２および放出器アレイ２４のような、機
能毎に配置されることが好ましい回路素子を含む加工さ
れた薄膜層２０をその上に配置している。薄膜層の形成
中に、基板１０のエッチング表面、傾斜した表面および
非エッチング表面にわたって誘電体層１４が堆積され、
段間導体１６のための絶縁層を設けることが好ましい。
なだらかに傾斜した表面は、基板１０の非エッチング表
面と境界を接する前に、＜１１１＞エッジ２８に沿った
第１の傾斜、および＜３１１＞エッジ２６に沿った、よ
り浅い傾斜として示される。再び、オプションの封止部
３０が、基板１０の非エッチング表面の周縁部エッジ上
に示される。その封止部は、低温気密封止を提供するた
めに、金−シリコン共晶体の堆積物から形成されること
ができる。パラジウム−シリサイド結合体のような他の
封止部を用いることもできる。封止部のために用いられ
る材料と同じ材料が、段間導体１６を形成するためにも
用いられて、処理ステップ、全体コストを最小限に抑
え、基板間の配線を容易にすることが好ましい。
な実施形態の断面図である。基板１０のエッチング表面
は、基板の非エッチング表面から所定の深さ１２に位置
する。等方性エッチングの後に異方性エッチングを行っ
ても本発明の意図および範囲を満足することができる
が、所定の深さ１２は異方性エッチングのみによって形
成されることが好ましい。基板１０のエッチング表面
は、論理回路２２および放出器アレイ２４のような、機
能毎に配置されることが好ましい回路素子を含む加工さ
れた薄膜層２０をその上に配置している。薄膜層の形成
中に、基板１０のエッチング表面、傾斜した表面および
非エッチング表面にわたって誘電体層１４が堆積され、
段間導体１６のための絶縁層を設けることが好ましい。
なだらかに傾斜した表面は、基板１０の非エッチング表
面と境界を接する前に、＜１１１＞エッジ２８に沿った
第１の傾斜、および＜３１１＞エッジ２６に沿った、よ
り浅い傾斜として示される。再び、オプションの封止部
３０が、基板１０の非エッチング表面の周縁部エッジ上
に示される。その封止部は、低温気密封止を提供するた
めに、金−シリコン共晶体の堆積物から形成されること
ができる。パラジウム−シリサイド結合体のような他の
封止部を用いることもできる。封止部のために用いられ
る材料と同じ材料が、段間導体１６を形成するためにも
用いられて、処理ステップ、全体コストを最小限に抑
え、基板間の配線を容易にすることが好ましい。
【００１９】図３は、本発明を用いて具現される多段集
積回路を用いる、微細加工された（ｍｉｃｒｏ−ｍａｃ
ｈｉｎｅｄ）システムの第１の典型的な実施形態４２で
ある。この実施形態では、第１のＩＣ３０が、基板材料
の一部を除去するためにエッチングされており、その
後、回路素子を形成するために半導体薄膜層２０を処理
されている。ＩＣ３０のエッチング表面上の回路素子
は、段間導体３２（図１を参照）として導電層１６を用
いて、非エッチング表面に結合される。導電層１６は、
誘電体層１４を用いて基板から離隔される。第１のＩＣ
３０は、従来の基板、第２のＩＣ３６に結合されるもの
として示される。第２のＩＣ３６も、回路素子を形成す
るために、半導体薄膜層２０を処理されていることが好
ましい。また、これらの回路素子は、第１のＩＣ３０の
導電層１６と位置合わせするために、導電層１６にも接
続される。ここで、オプションではあるが、第１のＩＣ
３０および第２のＩＣ３６の周縁部エッジの周囲に気密
封止を提供することが好ましい封止部１８が示される。
積回路を用いる、微細加工された（ｍｉｃｒｏ−ｍａｃ
ｈｉｎｅｄ）システムの第１の典型的な実施形態４２で
ある。この実施形態では、第１のＩＣ３０が、基板材料
の一部を除去するためにエッチングされており、その
後、回路素子を形成するために半導体薄膜層２０を処理
されている。ＩＣ３０のエッチング表面上の回路素子
は、段間導体３２（図１を参照）として導電層１６を用
いて、非エッチング表面に結合される。導電層１６は、
誘電体層１４を用いて基板から離隔される。第１のＩＣ
３０は、従来の基板、第２のＩＣ３６に結合されるもの
として示される。第２のＩＣ３６も、回路素子を形成す
るために、半導体薄膜層２０を処理されていることが好
ましい。また、これらの回路素子は、第１のＩＣ３０の
導電層１６と位置合わせするために、導電層１６にも接
続される。ここで、オプションではあるが、第１のＩＣ
３０および第２のＩＣ３６の周縁部エッジの周囲に気密
封止を提供することが好ましい封止部１８が示される。
【００２０】この基板ボンディングの構成は、コンピュ
ータシステムのような応用分野において有用である。た
とえば、第１のＩＣ３０として、専用の高速メモリを含
むカスタムメモリ回路を用いることができる。第２のＩ
Ｃ３６は、本発明の多段集積回路を用いない従来のマイ
クロプロセッサであることが好ましい。２つの集積回路
基板を互いに結合することにより、電磁シールドととも
に、高速インターフェース（配線が短いことによる）が
実現される。さらに、大きなギャップを設け、好ましく
は空気を抜かれたスペースを介在させることにより、２
つの集積回路の回路素子は熱的に分離される（放射熱お
よび周縁部の周囲で伝達される熱を除く）。オプション
では、第１のＩＣ３０は、薄膜層２０内に、第２のＩＣ
３６上のマイクロプロセッサとの高速のインターフェー
スを必要とする入力／出力回路を含むことができる。ま
た、プロセッサ回路として、第１のＩＣ３０上に処理さ
れたカスタムＩＣを用いることができ、第２のＩＣ３６
として、本発明の多段ＩＣを用いない標準的なメモリＩ
ＣあるいはＩ／ＯインターフェースＩＣを用いることが
できるであろう。
ータシステムのような応用分野において有用である。た
とえば、第１のＩＣ３０として、専用の高速メモリを含
むカスタムメモリ回路を用いることができる。第２のＩ
Ｃ３６は、本発明の多段集積回路を用いない従来のマイ
クロプロセッサであることが好ましい。２つの集積回路
基板を互いに結合することにより、電磁シールドととも
に、高速インターフェース（配線が短いことによる）が
実現される。さらに、大きなギャップを設け、好ましく
は空気を抜かれたスペースを介在させることにより、２
つの集積回路の回路素子は熱的に分離される（放射熱お
よび周縁部の周囲で伝達される熱を除く）。オプション
では、第１のＩＣ３０は、薄膜層２０内に、第２のＩＣ
３６上のマイクロプロセッサとの高速のインターフェー
スを必要とする入力／出力回路を含むことができる。ま
た、プロセッサ回路として、第１のＩＣ３０上に処理さ
れたカスタムＩＣを用いることができ、第２のＩＣ３６
として、本発明の多段ＩＣを用いない標準的なメモリＩ
ＣあるいはＩ／ＯインターフェースＩＣを用いることが
できるであろう。
【００２１】図４は、本発明を用いて実施化される２つ
の多段集積回路を有する、微細加工システムの第２の典
型的な実施形態４０である。この実施形態によれば、熱
分離を大きくするか、あるいは高電圧分離を大きくする
ことをさらに実現するために、大きなギャップを２倍に
することができる。この実施形態では、第１のＩＣ３０
は第３のＩＣ３４にボンディングされている。いずれの
ＩＣとも、多段の基板表面を有することに関する本発明
の側面を組み込むように製造される。各ＩＣは、誘電体
層１４上に堆積される導電層１６に接続される回路素子
を形成する薄膜層２０を含むように製造される。この実
施形態では、各ＩＣ上に封止部１８が配置され、それを
用いて、２つのＩＣ間の電気的接続をももたらす導電層
１６の配線とともに、基板ボンディングを部分的に形成
する。この実施形態を用いると、大きなギャップの間隔
を２倍にし、８００μｍにまですることができる。
の多段集積回路を有する、微細加工システムの第２の典
型的な実施形態４０である。この実施形態によれば、熱
分離を大きくするか、あるいは高電圧分離を大きくする
ことをさらに実現するために、大きなギャップを２倍に
することができる。この実施形態では、第１のＩＣ３０
は第３のＩＣ３４にボンディングされている。いずれの
ＩＣとも、多段の基板表面を有することに関する本発明
の側面を組み込むように製造される。各ＩＣは、誘電体
層１４上に堆積される導電層１６に接続される回路素子
を形成する薄膜層２０を含むように製造される。この実
施形態では、各ＩＣ上に封止部１８が配置され、それを
用いて、２つのＩＣ間の電気的接続をももたらす導電層
１６の配線とともに、基板ボンディングを部分的に形成
する。この実施形態を用いると、大きなギャップの間隔
を２倍にし、８００μｍにまですることができる。
【００２２】図５は、本発明を用いて実施化される２つ
の多段集積回路を有する、微細加工されたシステムの第
３の例示的な実施形態４４である。この実施形態では、
第１のＩＣ３０の表面積より小さい表面積を有する第４
のＩＣ４８が、接着剤でもあることが好ましい別の封止
部５２を用いて、第１のＩＣ３０にボンディングされ
る。オプションでは、既述の実施形態の封止部１８を、
別の封止部５２の代わりに、あるいはそれと組み合わせ
て用いることができるであろう。別の封止部５２は、気
密封止を提供することが好ましく、第１のＩＣ３０およ
び第４のＩＣ３８が互いに結合された後に施されること
が好ましく、あるいはオプション的にボンディングプロ
セス中に施される。この実施形態では、別の特徴とし
て、第１のＩＣ３０上の導電層１６は、第４のＩＣ３８
の周縁部エッジを越えて延在することができ、ワイヤボ
ンディングあるいは他の従来の接続技術等を用いて、外
部回路に接続できるようにする。
の多段集積回路を有する、微細加工されたシステムの第
３の例示的な実施形態４４である。この実施形態では、
第１のＩＣ３０の表面積より小さい表面積を有する第４
のＩＣ４８が、接着剤でもあることが好ましい別の封止
部５２を用いて、第１のＩＣ３０にボンディングされ
る。オプションでは、既述の実施形態の封止部１８を、
別の封止部５２の代わりに、あるいはそれと組み合わせ
て用いることができるであろう。別の封止部５２は、気
密封止を提供することが好ましく、第１のＩＣ３０およ
び第４のＩＣ３８が互いに結合された後に施されること
が好ましく、あるいはオプション的にボンディングプロ
セス中に施される。この実施形態では、別の特徴とし
て、第１のＩＣ３０上の導電層１６は、第４のＩＣ３８
の周縁部エッジを越えて延在することができ、ワイヤボ
ンディングあるいは他の従来の接続技術等を用いて、外
部回路に接続できるようにする。
【００２３】図６は、圧力センサを形成するために、本
発明を用いて実施化される多段集積回路を用いる、微細
加工されたシステムの第４の例示的な実施形態４６であ
る。この実施形態では、片側エッチングされる基板５０
の薄膜層２０は第１の圧力センサ５３を含んでおり、ド
ープドポリシリコン層であることが好ましい。また、エ
ッチングされない基板５４の薄膜層２０は、第２の圧力
センサ５１を含んでおり、ドープド（ドーピングされ
た）ポリシリコン層であることが好ましい。ドープドポ
リシリコン層は、その層に加えられる曲げ力に比例して
変化する抵抗を有する。エッチングされない基板の場
合、第１の圧力５５が基板の外側表面に加えられ、基板
およびそれに応じて第２の圧力センサ５１が曲がるよう
になり、その結果、その抵抗が変化する。片側エッチン
グされた基板５０は、その外側表面に加えられる第２の
圧力５７を有し、その圧力によって、片側エッチングさ
れた基板およびそれに応じて第１の圧力センサ５３が曲
がるようになり、その結果、その抵抗が変化する。２つ
の基板間に大きなギャップを設けることにより、各基板
が他の基板と接触することなく曲がることができる。ポ
リシリコン層の抵抗を測定し、２つの値の差、あるいは
オプションでは比を求めることにより、第１の圧力５５
と第２の圧力５７との間の差圧が導出される。内部の空
気の圧縮した圧力が読取りに影響を及ぼすのを防ぐため
に、２つの基板間のスペースは真空にされ、第３の封止
部５６で封止されることが好ましい。オプションでは、
既述の実施形態の封止部１８を、第３の封止部５６とと
もに、あるいはその代わりに用いることができる。この
実施形態を用いることができる他の実現可能なＭＥＭ素
子は加速度計を含む。
発明を用いて実施化される多段集積回路を用いる、微細
加工されたシステムの第４の例示的な実施形態４６であ
る。この実施形態では、片側エッチングされる基板５０
の薄膜層２０は第１の圧力センサ５３を含んでおり、ド
ープドポリシリコン層であることが好ましい。また、エ
ッチングされない基板５４の薄膜層２０は、第２の圧力
センサ５１を含んでおり、ドープド（ドーピングされ
た）ポリシリコン層であることが好ましい。ドープドポ
リシリコン層は、その層に加えられる曲げ力に比例して
変化する抵抗を有する。エッチングされない基板の場
合、第１の圧力５５が基板の外側表面に加えられ、基板
およびそれに応じて第２の圧力センサ５１が曲がるよう
になり、その結果、その抵抗が変化する。片側エッチン
グされた基板５０は、その外側表面に加えられる第２の
圧力５７を有し、その圧力によって、片側エッチングさ
れた基板およびそれに応じて第１の圧力センサ５３が曲
がるようになり、その結果、その抵抗が変化する。２つ
の基板間に大きなギャップを設けることにより、各基板
が他の基板と接触することなく曲がることができる。ポ
リシリコン層の抵抗を測定し、２つの値の差、あるいは
オプションでは比を求めることにより、第１の圧力５５
と第２の圧力５７との間の差圧が導出される。内部の空
気の圧縮した圧力が読取りに影響を及ぼすのを防ぐため
に、２つの基板間のスペースは真空にされ、第３の封止
部５６で封止されることが好ましい。オプションでは、
既述の実施形態の封止部１８を、第３の封止部５６とと
もに、あるいはその代わりに用いることができる。この
実施形態を用いることができる他の実現可能なＭＥＭ素
子は加速度計を含む。
【００２４】図７は、表示装置７０を形成するために、
本発明によって実施化される多段集積回路を用いる、微
細加工システムの第５の例示的な実施形態６０である。
この実施形態では、基板１０は、材料を除去し、電子ビ
ーム８１を形成するｓｐｉｎｄｔ（スピント）先端部電
子エミッタ７６のような回路素子を形成するために用い
られる薄膜７８を含むエッチングされた表面を形成する
ためにエッチングされる。電子ビーム８１は、電子レン
ズ８０を用いて集束され、画素７４に向けられる。電子
ビームは、ガラス基板５８と基板１０との間の空気を抜
かれたスペース８２を通って移動する。電子ビームは負
に帯電しているので、高電圧アノード７２に向けられ
る。電子が空気を抜かれたスペース８２内にある気体あ
るいは他の粒子に衝当する場合には、電子はイオン化さ
れ、高エネルギーを有するｓｐｉｎｄｔ先端部に向けて
駆動されるようになるであろう。電子がｓｐｉｎｄｔ先
端部に衝突するとき、ｓｐｉｎｄｔ先端部は損傷を受
け、適切に動作しないようになる場合がある。したがっ
て、空気を抜かれたスペース８２は超低真空の圧力に保
持され、封止部５２は気密封止を実現しなければならな
い。この実施形態の場合のオプションでは、導電層１６
のための材料は、アノード７２のための材料とともに選
択され、気密封止を形成できるようにする。また、封止
部５２は接着結合体（ａｄｈｅｓｉｖｅ ｂｏｎｄ：凝
縮結合、接着層）としても用いることができる。
本発明によって実施化される多段集積回路を用いる、微
細加工システムの第５の例示的な実施形態６０である。
この実施形態では、基板１０は、材料を除去し、電子ビ
ーム８１を形成するｓｐｉｎｄｔ（スピント）先端部電
子エミッタ７６のような回路素子を形成するために用い
られる薄膜７８を含むエッチングされた表面を形成する
ためにエッチングされる。電子ビーム８１は、電子レン
ズ８０を用いて集束され、画素７４に向けられる。電子
ビームは、ガラス基板５８と基板１０との間の空気を抜
かれたスペース８２を通って移動する。電子ビームは負
に帯電しているので、高電圧アノード７２に向けられ
る。電子が空気を抜かれたスペース８２内にある気体あ
るいは他の粒子に衝当する場合には、電子はイオン化さ
れ、高エネルギーを有するｓｐｉｎｄｔ先端部に向けて
駆動されるようになるであろう。電子がｓｐｉｎｄｔ先
端部に衝突するとき、ｓｐｉｎｄｔ先端部は損傷を受
け、適切に動作しないようになる場合がある。したがっ
て、空気を抜かれたスペース８２は超低真空の圧力に保
持され、封止部５２は気密封止を実現しなければならな
い。この実施形態の場合のオプションでは、導電層１６
のための材料は、アノード７２のための材料とともに選
択され、気密封止を形成できるようにする。また、封止
部５２は接着結合体（ａｄｈｅｓｉｖｅ ｂｏｎｄ：凝
縮結合、接着層）としても用いることができる。
【００２５】図８は、原子分解能（ａｔｏｍｉｃ ｒｅ
ｓｏｌｕｔｉｏｎ）記憶装置を用いて大容量記憶装置を
形成するために、本発明によって実施化される多段集積
回路を用いる、微細加工システムの第６の例示的な実施
形態９０である。この実施形態では、そのシステムを形
成するために、３つの基板が互いに結合される。放出器
基板８３は、フラット放出器１００および電子レンズ９
３のアレイを形成するために薄膜９５を処理されるエッ
チングされた表面を形成するために、基板の一部を除去
することにより形成される。フラット放出器１００は、
媒体８８上に電子のスポットを形成するために電子レン
ズ９３によって集束される電子ビーム９９を形成する。
媒体８８は、ロータ基板８４上に載置され、ロータ基板
８４は、導電層１６および封止部５２を用いて放出器基
板８３に結合される。その媒体は、吊り下げ支持されて
おりばね９２によって第１および第２の方向に移動する
ことができるロータ基板８４の一部の上に載置される。
ロータ基板８４およびステータ基板８６上に部分的に形
成されている、好ましくは静電的であるステッパモータ
が、第１および第２の方向を制御する。ステータ基板８
６は、ワイヤボンディング９６を用いてロータ基板８４
に結合される。ロータ基板８４とステータ基板８６との
間の電気的な配線は、電気配線９４を用いてなされる。
ロータ基板８４と放出器基板８３との間の電気的接続
は、絶縁を果たす誘電体基板１４上に配置される導電性
トレース（配線パターン）１６によって実装される。導
電性トレース１６は、放出器基板８３上の回路素子に接
続される。
ｓｏｌｕｔｉｏｎ）記憶装置を用いて大容量記憶装置を
形成するために、本発明によって実施化される多段集積
回路を用いる、微細加工システムの第６の例示的な実施
形態９０である。この実施形態では、そのシステムを形
成するために、３つの基板が互いに結合される。放出器
基板８３は、フラット放出器１００および電子レンズ９
３のアレイを形成するために薄膜９５を処理されるエッ
チングされた表面を形成するために、基板の一部を除去
することにより形成される。フラット放出器１００は、
媒体８８上に電子のスポットを形成するために電子レン
ズ９３によって集束される電子ビーム９９を形成する。
媒体８８は、ロータ基板８４上に載置され、ロータ基板
８４は、導電層１６および封止部５２を用いて放出器基
板８３に結合される。その媒体は、吊り下げ支持されて
おりばね９２によって第１および第２の方向に移動する
ことができるロータ基板８４の一部の上に載置される。
ロータ基板８４およびステータ基板８６上に部分的に形
成されている、好ましくは静電的であるステッパモータ
が、第１および第２の方向を制御する。ステータ基板８
６は、ワイヤボンディング９６を用いてロータ基板８４
に結合される。ロータ基板８４とステータ基板８６との
間の電気的な配線は、電気配線９４を用いてなされる。
ロータ基板８４と放出器基板８３との間の電気的接続
は、絶縁を果たす誘電体基板１４上に配置される導電性
トレース（配線パターン）１６によって実装される。導
電性トレース１６は、放出器基板８３上の回路素子に接
続される。
【００２６】本発明を実装するためのプロセスの１つの
特定の実施形態は、従来の半導体ウェーハ処理において
一般的に見られるシリコン基板の有利な結晶構造を用い
る。表面が＜１００＞結晶軸（面）を有するシリコン基
板がマスクされ、その後、異方性シリコンエッチング剤
を用いてウエットエッチングされることが好ましい。エ
ッチング剤のとしてテトラメチル水酸化アンモニウム
（ＴＭＡＨ）あるいは水酸化カリウムの２例を挙げるこ
とができるが、約５％の濃度のＴＭＡＨであることが好
ましい。エッチング剤は、シリコン基板表面の＜１００
＞面に作用し、＜１１１＞面に対してある角度をなして
シリコンをエッチングする。そのエッチングプロセス
は、通常はエッチングの時間をモニタすることにより、
所望の深さのエッチングが達成されるまで継続し、シリ
コンがこの角度で基板内でエッチングされ、除去され
る。所望の深さは、約２μｍ〜約４００μｍの範囲の間
で制御可能であることが好ましい。オプションでは、非
エッチング表面に対して、さらに深い傾斜角で表面に傾
斜をつけ、それにより配線用の導電層の堆積中に良好に
側壁を覆うことができるようにするために、第２のエッ
チングステップを実行することができる。好ましい第２
のエッチングステップは、基板上のマスクの全て、ある
いは幾分かを部分的に除去し、非エッチング表面に対し
て傾斜した表面のエッジを露出させることである。シリ
コン基板が、より強力なエッチング剤、好ましくは重量
比で２５％の濃度のＴＭＡＨにさらされる際に、エッチ
ング剤は、ここでシリコン基板の＜３１１＞面に対して
露出された非エッチング表面の＜１００＞面を侵食する
であろう。
特定の実施形態は、従来の半導体ウェーハ処理において
一般的に見られるシリコン基板の有利な結晶構造を用い
る。表面が＜１００＞結晶軸（面）を有するシリコン基
板がマスクされ、その後、異方性シリコンエッチング剤
を用いてウエットエッチングされることが好ましい。エ
ッチング剤のとしてテトラメチル水酸化アンモニウム
（ＴＭＡＨ）あるいは水酸化カリウムの２例を挙げるこ
とができるが、約５％の濃度のＴＭＡＨであることが好
ましい。エッチング剤は、シリコン基板表面の＜１００
＞面に作用し、＜１１１＞面に対してある角度をなして
シリコンをエッチングする。そのエッチングプロセス
は、通常はエッチングの時間をモニタすることにより、
所望の深さのエッチングが達成されるまで継続し、シリ
コンがこの角度で基板内でエッチングされ、除去され
る。所望の深さは、約２μｍ〜約４００μｍの範囲の間
で制御可能であることが好ましい。オプションでは、非
エッチング表面に対して、さらに深い傾斜角で表面に傾
斜をつけ、それにより配線用の導電層の堆積中に良好に
側壁を覆うことができるようにするために、第２のエッ
チングステップを実行することができる。好ましい第２
のエッチングステップは、基板上のマスクの全て、ある
いは幾分かを部分的に除去し、非エッチング表面に対し
て傾斜した表面のエッジを露出させることである。シリ
コン基板が、より強力なエッチング剤、好ましくは重量
比で２５％の濃度のＴＭＡＨにさらされる際に、エッチ
ング剤は、ここでシリコン基板の＜３１１＞面に対して
露出された非エッチング表面の＜１００＞面を侵食する
であろう。
【００２７】図９〜図１７は、本発明のいくつかの側面
を取り入れる多段集積回路を形成するために用いられる
例示的な処理ステップである。たとえば図９がハードマ
スクである場合には、基板エッチング剤に耐え得る誘電
体層あるいはフォトレジストが、基板１０上にパターニ
ングされることが好ましい。ハードマスクは、約１００
０オングストロームの厚みのＰＥＣＶＤ誘電体を用いて
形成されることが好ましい。ハードマスク内の開口部
は、基板１０がエッチングされることになる開口部を画
定する。図１０は、異方性エッチング、好ましくは重量
濃度比で５％のＴＭＡＨによるエッチングによる結果の
図である。エッチングされたトレンチ６４は、エッチン
グ表面からハードマスク６２の下側の非エッチング表面
までのなだらかな傾斜を形成する。エッチング中に、一
般的に、基板１０の一部がハードマスク６２の下側でア
ンダーカットされるであろう。なだらかな傾斜は、シリ
コン基板の結晶構造の＜１１１＞エッジ２８に沿ってエ
ッチングされる。
を取り入れる多段集積回路を形成するために用いられる
例示的な処理ステップである。たとえば図９がハードマ
スクである場合には、基板エッチング剤に耐え得る誘電
体層あるいはフォトレジストが、基板１０上にパターニ
ングされることが好ましい。ハードマスクは、約１００
０オングストロームの厚みのＰＥＣＶＤ誘電体を用いて
形成されることが好ましい。ハードマスク内の開口部
は、基板１０がエッチングされることになる開口部を画
定する。図１０は、異方性エッチング、好ましくは重量
濃度比で５％のＴＭＡＨによるエッチングによる結果の
図である。エッチングされたトレンチ６４は、エッチン
グ表面からハードマスク６２の下側の非エッチング表面
までのなだらかな傾斜を形成する。エッチング中に、一
般的に、基板１０の一部がハードマスク６２の下側でア
ンダーカットされるであろう。なだらかな傾斜は、シリ
コン基板の結晶構造の＜１１１＞エッジ２８に沿ってエ
ッチングされる。
【００２８】図１１では、ハードマスクが部分的に、あ
るいは全体として除去された後に、より強力なエッチン
グ液、好ましくは重量濃度比で約２５％のＴＭＡＨの第
２のエッチングが実行され、ハードマスクの除去によっ
て露出したシリコンを侵食し、シリコン基板の結晶構造
の＜３１１＞エッジ２６を形成する。等方性のエッジを
形成するために、ドライエッチングプロセスを用いるこ
とにより、ハードマスクを部分的に除去することができ
る。図１２〜図１４は、導電層１６の堆積をより容易に
する＜３１１＞エッジ２６の形成を示す。図１２では、
比較的急な傾斜の＜１１１＞エッジ２８が、シリコン基
板の結晶構造に相関のある５４．７°の角度でエッチン
グされることが示される。ハードマスク６２は、基板の
＜１００＞面上に配置されることが示される。図１３
は、非エッチング表面からハードマスクが除去された後
の、基板の＜３１１＞および＜１１１＞結晶構造の向き
（オリエンテーション）を示す。図１４は、第２のエッ
チングの結果を示しており、＜３１１＞エッジのよりな
だらかな面が、基板の非エッチング表面との境界を接す
る２５．２４°の傾斜を形成する。＜１１１＞エッジ２
８よりなだらかな傾斜の斜面を設けることにより、誘電
体層１４および導電層１６をより良好に被覆することが
でき、トレースが薄くなってしまうこと、あるいはトレ
ースの破壊が生じてしまう可能性が概ね排除される。オ
プションとして、より長時間、第２のエッチングを用い
ることにより、＜１１１＞エッジ２８を、＜３１１＞エ
ッジ２６によって完全に置き換えることができる。＜１
１１＞エッジが＜３１１＞エッジによって完全に置き換
えられる場合には、＜１１１＞エッジから下方にあるエ
ッチングされた表面への不要なＵＶ光の反射を、フォト
マスクの露出によって排除することができる。不要なＵ
Ｖ光反射を排除することにより、レジストパターンに異
常（ａｎｏｍａｌｙ）が生じることが防止され、費用が
比較的かからず、比較的複雑ではないフォトマスク露光
装置を利用できるようになる。
るいは全体として除去された後に、より強力なエッチン
グ液、好ましくは重量濃度比で約２５％のＴＭＡＨの第
２のエッチングが実行され、ハードマスクの除去によっ
て露出したシリコンを侵食し、シリコン基板の結晶構造
の＜３１１＞エッジ２６を形成する。等方性のエッジを
形成するために、ドライエッチングプロセスを用いるこ
とにより、ハードマスクを部分的に除去することができ
る。図１２〜図１４は、導電層１６の堆積をより容易に
する＜３１１＞エッジ２６の形成を示す。図１２では、
比較的急な傾斜の＜１１１＞エッジ２８が、シリコン基
板の結晶構造に相関のある５４．７°の角度でエッチン
グされることが示される。ハードマスク６２は、基板の
＜１００＞面上に配置されることが示される。図１３
は、非エッチング表面からハードマスクが除去された後
の、基板の＜３１１＞および＜１１１＞結晶構造の向き
（オリエンテーション）を示す。図１４は、第２のエッ
チングの結果を示しており、＜３１１＞エッジのよりな
だらかな面が、基板の非エッチング表面との境界を接す
る２５．２４°の傾斜を形成する。＜１１１＞エッジ２
８よりなだらかな傾斜の斜面を設けることにより、誘電
体層１４および導電層１６をより良好に被覆することが
でき、トレースが薄くなってしまうこと、あるいはトレ
ースの破壊が生じてしまう可能性が概ね排除される。オ
プションとして、より長時間、第２のエッチングを用い
ることにより、＜１１１＞エッジ２８を、＜３１１＞エ
ッジ２６によって完全に置き換えることができる。＜１
１１＞エッジが＜３１１＞エッジによって完全に置き換
えられる場合には、＜１１１＞エッジから下方にあるエ
ッチングされた表面への不要なＵＶ光の反射を、フォト
マスクの露出によって排除することができる。不要なＵ
Ｖ光反射を排除することにより、レジストパターンに異
常（ａｎｏｍａｌｙ）が生じることが防止され、費用が
比較的かからず、比較的複雑ではないフォトマスク露光
装置を利用できるようになる。
【００２９】オプションとして、なだらかな傾斜が必要
でないか、あるいは望ましくない場合には、＜１１０＞
シリコンにＴＭＡＨエッチングを用いて、急峻な断面形
状を有するエッチングを形成することができる。この技
術は、段間配線を必要としないある種のＭＥＭ素子を扱
う際に有用な場合がある。
でないか、あるいは望ましくない場合には、＜１１０＞
シリコンにＴＭＡＨエッチングを用いて、急峻な断面形
状を有するエッチングを形成することができる。この技
術は、段間配線を必要としないある種のＭＥＭ素子を扱
う際に有用な場合がある。
【００３０】図１５〜図１７は、それぞれ薄膜層２０、
誘電体層１４、導電層１６および封止部１８を設けるた
めに処理した後に結果として得られる基板１０を示す。
Ｕｌｔｒａ−Ｔｅｋ Ｓｔｅｐｐｅｒ社によって製造さ
れるＤＳＡ１６００システムのような焦点深度フォトリ
ソグラフィ装置を用いて、エッチングされる基板の種々
の高さにわたって種々の薄膜処理マスクに焦点を合わせ
ることができることが好ましい。ＤＳＡ１６００システ
ムは、２段階のステッチプロセスを用いて、ウェーハ全
体にわたって適切な焦点合わせを確保する。ＤＳＡ１６
００システムは、その装置のステッチ機能を用いて、数
百μｍの深度分解能を提供する。こうして、薄膜層２
０、誘電体層１４、導電層１６および封止部１８は、コ
ストを低減し、かつセットアップおよび処理時間を短縮
するために、１つの製造プロセス中に製造されることが
できる。
誘電体層１４、導電層１６および封止部１８を設けるた
めに処理した後に結果として得られる基板１０を示す。
Ｕｌｔｒａ−Ｔｅｋ Ｓｔｅｐｐｅｒ社によって製造さ
れるＤＳＡ１６００システムのような焦点深度フォトリ
ソグラフィ装置を用いて、エッチングされる基板の種々
の高さにわたって種々の薄膜処理マスクに焦点を合わせ
ることができることが好ましい。ＤＳＡ１６００システ
ムは、２段階のステッチプロセスを用いて、ウェーハ全
体にわたって適切な焦点合わせを確保する。ＤＳＡ１６
００システムは、その装置のステッチ機能を用いて、数
百μｍの深度分解能を提供する。こうして、薄膜層２
０、誘電体層１４、導電層１６および封止部１８は、コ
ストを低減し、かつセットアップおよび処理時間を短縮
するために、１つの製造プロセス中に製造されることが
できる。
【００３１】図１８は、大きな空き領域ギャップを形成
するために、多段集積回路を結合する例示的な処理ステ
ップである。この処理ステップでは、図９〜図１７の処
理ステップを用いて形成されている２つの基板３０が組
み付けられ、両方の基板上の封止部１８を用いて結合さ
れ、基板３０の外側エッジの周縁部の周囲に気密封止を
形成することが好ましい。
するために、多段集積回路を結合する例示的な処理ステ
ップである。この処理ステップでは、図９〜図１７の処
理ステップを用いて形成されている２つの基板３０が組
み付けられ、両方の基板上の封止部１８を用いて結合さ
れ、基板３０の外側エッジの周縁部の周囲に気密封止を
形成することが好ましい。
【００３２】図１９は、本発明の実施形態を形成するた
めに用いることができる任意の基板のための一般的なプ
ロセスの例示的な流れ図である。ステップ１１０では、
基板上にハードマスクがパターニングされる。ハードマ
スクパターンは、ステップ１１２において所望の深さま
でその基板からエッチングされることになる面積を画定
する開口部を有する。ハードマスクは、基板のエッチン
グされない段を覆い、基板の周縁部に配置されることが
好ましいが、基板の内側に配置されることも可能であろ
う。オプションでは、１つの基板上に、いくつかの異な
るエッチング表面が形成され、ウェーハ処理を用いる場
合のように、多数の集積回路を製造するのを容易にする
ことができるであろう。それゆえ、１つのウェーハ基板
上にいくつかのダイを製造する際に、ハードマスクパタ
ーンは、１つの基板上の各ダイの周縁部の周囲にのみ配
置される場合がある。また、１つのダイ上に、２つ以上
のエッチングされた表面が存在する場合があり、分離お
よび／または電磁干渉分離を可能にするために、集積回
路素子処理が各エッチングされた表面上で実行される場
合がある。ステップ１１２における所望の深さは、大き
なギャップによる分離がなされるように選択される。選
択される深さは、基板厚、および複数の高さにおいて薄
膜層を製造するための集積回路処理装置の能力によって
制限される。異方性エッチングを実行するようにウエッ
トエッチングが用いられることが好ましいが、オプショ
ンでは、深いリアクティブイオンエッチング（ＲＩＥ）
あるいはボッシュ法を用いて、巨視的には異方性である
ポリマーでコーティング／保護された側壁を有する連続
的な等方性エッチングを行うこともできる。ドライエッ
チングの後にウエットエッチングが行われ、なだらかな
傾斜を形成することが好ましい。なだらかな傾斜によっ
て、段間接続を良好に段階的に覆うことができるように
なるが、これらの接続が不要な場合には、１回のドライ
エッチングを用いて、大きなギャップと、エッチングさ
れた表面上に製造された回路素子とを形成することがで
きる。回路素子への接続は、背面エッチング、あるいは
当業者に知られている他の技術を用いて、基板の背面を
経由して行うことができる。＜１００＞表面を有するシ
リコン基板の場合、ＴＭＡＨエッチング剤を用いて、な
だらかに傾斜した斜面の側壁を形成することが好まし
い。＜１１０＞表面を有するシリコン基板の場合、ＴＭ
ＡＨエッチング剤は、急峻な断面形状を有する側壁を形
成するであろう。
めに用いることができる任意の基板のための一般的なプ
ロセスの例示的な流れ図である。ステップ１１０では、
基板上にハードマスクがパターニングされる。ハードマ
スクパターンは、ステップ１１２において所望の深さま
でその基板からエッチングされることになる面積を画定
する開口部を有する。ハードマスクは、基板のエッチン
グされない段を覆い、基板の周縁部に配置されることが
好ましいが、基板の内側に配置されることも可能であろ
う。オプションでは、１つの基板上に、いくつかの異な
るエッチング表面が形成され、ウェーハ処理を用いる場
合のように、多数の集積回路を製造するのを容易にする
ことができるであろう。それゆえ、１つのウェーハ基板
上にいくつかのダイを製造する際に、ハードマスクパタ
ーンは、１つの基板上の各ダイの周縁部の周囲にのみ配
置される場合がある。また、１つのダイ上に、２つ以上
のエッチングされた表面が存在する場合があり、分離お
よび／または電磁干渉分離を可能にするために、集積回
路素子処理が各エッチングされた表面上で実行される場
合がある。ステップ１１２における所望の深さは、大き
なギャップによる分離がなされるように選択される。選
択される深さは、基板厚、および複数の高さにおいて薄
膜層を製造するための集積回路処理装置の能力によって
制限される。異方性エッチングを実行するようにウエッ
トエッチングが用いられることが好ましいが、オプショ
ンでは、深いリアクティブイオンエッチング（ＲＩＥ）
あるいはボッシュ法を用いて、巨視的には異方性である
ポリマーでコーティング／保護された側壁を有する連続
的な等方性エッチングを行うこともできる。ドライエッ
チングの後にウエットエッチングが行われ、なだらかな
傾斜を形成することが好ましい。なだらかな傾斜によっ
て、段間接続を良好に段階的に覆うことができるように
なるが、これらの接続が不要な場合には、１回のドライ
エッチングを用いて、大きなギャップと、エッチングさ
れた表面上に製造された回路素子とを形成することがで
きる。回路素子への接続は、背面エッチング、あるいは
当業者に知られている他の技術を用いて、基板の背面を
経由して行うことができる。＜１００＞表面を有するシ
リコン基板の場合、ＴＭＡＨエッチング剤を用いて、な
だらかに傾斜した斜面の側壁を形成することが好まし
い。＜１１０＞表面を有するシリコン基板の場合、ＴＭ
ＡＨエッチング剤は、急峻な断面形状を有する側壁を形
成するであろう。
【００３３】基板が所望の深さまでエッチングされた後
に、ステップ１１４では、基板のエッチングされた表面
上に回路素子が製造される。回路素子は、薄膜層を用い
て、従来の半導体処理材料（物質）を拡散することによ
り形成されることが好ましい。しかしながら、回路素子
によっては、マイクロマシンおよび／またはセンサを形
成するために、ＭＥＭのような他の技術を用いて形成さ
れる場合もある。
に、ステップ１１４では、基板のエッチングされた表面
上に回路素子が製造される。回路素子は、薄膜層を用い
て、従来の半導体処理材料（物質）を拡散することによ
り形成されることが好ましい。しかしながら、回路素子
によっては、マイクロマシンおよび／またはセンサを形
成するために、ＭＥＭのような他の技術を用いて形成さ
れる場合もある。
【００３４】オプションでは、段間接続が望まれる場合
には、ステップ１１６において、好ましくは最初に、誘
電体材料、たとえばＳｉＯ2あるいはＳｉＮのような絶
縁層を設けることにより段間接続が製造される。＜３１
１＞斜面でなだらかな傾斜を用いることにより、比較的
鋭くは無い凸状の角部上に誘電体を堆積させ、ＢＯＥエ
ッチングのような後続の処理ステップによって侵食され
る危険性のある不要な継ぎ目を形成しない。絶縁層の上
側には、回路素子と非エッチング表面との間の電気的接
続を設けるために、導電層がパターニングされ、形成さ
れる。導電層のうち、非エッチング表面上にある部分を
用いて、接続相手の基板との電気的接続を、あるいはオ
プションとして、接続相手の基板のエッジを越えて延在
する場合には外部回路への電気的接続を、形成する。段
間接続は、エッチング表面と非エッチング表面との間の
なだらかに傾斜した斜面の側壁全体でパターニングされ
ることが好ましい。なだらかな傾斜を有することによ
り、誘電体および導電性材料の両方に関する従来の堆積
装置を用いる際に、より良好に傾斜を覆うことができる
ようになる。オプションでは、導電層を形成するために
用いられるのと同じ材料をダイ／基板の周縁部上にもパ
ターニングして、気密封止を実現することが好ましい封
止表面が形成される。
には、ステップ１１６において、好ましくは最初に、誘
電体材料、たとえばＳｉＯ2あるいはＳｉＮのような絶
縁層を設けることにより段間接続が製造される。＜３１
１＞斜面でなだらかな傾斜を用いることにより、比較的
鋭くは無い凸状の角部上に誘電体を堆積させ、ＢＯＥエ
ッチングのような後続の処理ステップによって侵食され
る危険性のある不要な継ぎ目を形成しない。絶縁層の上
側には、回路素子と非エッチング表面との間の電気的接
続を設けるために、導電層がパターニングされ、形成さ
れる。導電層のうち、非エッチング表面上にある部分を
用いて、接続相手の基板との電気的接続を、あるいはオ
プションとして、接続相手の基板のエッジを越えて延在
する場合には外部回路への電気的接続を、形成する。段
間接続は、エッチング表面と非エッチング表面との間の
なだらかに傾斜した斜面の側壁全体でパターニングされ
ることが好ましい。なだらかな傾斜を有することによ
り、誘電体および導電性材料の両方に関する従来の堆積
装置を用いる際に、より良好に傾斜を覆うことができる
ようになる。オプションでは、導電層を形成するために
用いられるのと同じ材料をダイ／基板の周縁部上にもパ
ターニングして、気密封止を実現することが好ましい封
止表面が形成される。
【００３５】ステップ１１９では、微細加工されたシス
テムを形成するために、処理された多段基板が、オプシ
ョン的に同じく多段である別の基板にボンディングされ
る。基板のボンディングが行われる際に、大きなギャッ
プによって形成されたスペースから空気が抜かれ、気密
封止を形成して、気体、空気あるいは他の粒子から汚染
されることなく回路素子が動作できる真空のスペースを
作り出すことが好ましい。基板ボンディングの後に、気
密封止を形成するかあるいはボンディングされた基板間
に追加的な接着性を付与するかするために、ボンディン
グされた基板の周縁部の周囲に追加的な封止部を施すこ
とができる。
テムを形成するために、処理された多段基板が、オプシ
ョン的に同じく多段である別の基板にボンディングされ
る。基板のボンディングが行われる際に、大きなギャッ
プによって形成されたスペースから空気が抜かれ、気密
封止を形成して、気体、空気あるいは他の粒子から汚染
されることなく回路素子が動作できる真空のスペースを
作り出すことが好ましい。基板ボンディングの後に、気
密封止を形成するかあるいはボンディングされた基板間
に追加的な接着性を付与するかするために、ボンディン
グされた基板の周縁部の周囲に追加的な封止部を施すこ
とができる。
【００３６】本発明から実質的に逸脱することなく、開
示される実施形態に対して多くの改変あるいは変更がな
される場合があることは、当業者には明らかであること
に留意されたい。全てのそのような改変および変更は、
併記の特許請求の範囲に記載される、本発明の範囲内に
含まれることを意図している。本発明には、以下のよう
な実施の態様が含まれる。
示される実施形態に対して多くの改変あるいは変更がな
される場合があることは、当業者には明らかであること
に留意されたい。全てのそのような改変および変更は、
併記の特許請求の範囲に記載される、本発明の範囲内に
含まれることを意図している。本発明には、以下のよう
な実施の態様が含まれる。
【００３７】（実施の態様１） 集積回路（３０）であ
って、エッチング表面と非エッチング表面とを有する基
板（１０）を備え、前記エッチング表面は回路素子（２
２、２４）を含み、前記非エッチング表面は結合表面
（１８）を含み、前記非エッチング表面は、前記エッチ
ング表面から所定の高さ（１２）にある集積回路。
って、エッチング表面と非エッチング表面とを有する基
板（１０）を備え、前記エッチング表面は回路素子（２
２、２４）を含み、前記非エッチング表面は結合表面
（１８）を含み、前記非エッチング表面は、前記エッチ
ング表面から所定の高さ（１２）にある集積回路。
【００３８】（実施の態様２） 前記エッチング表面お
よび前記非エッチング表面はなだらかな傾斜によって分
離される実施の態様１に記載の集積回路。
よび前記非エッチング表面はなだらかな傾斜によって分
離される実施の態様１に記載の集積回路。
【００３９】（実施の態様３） 前記エッチング表面と
前記非エッチング表面との間の１組の段間接続（３２）
をさらに備える実施の態様１に記載の集積回路。
前記非エッチング表面との間の１組の段間接続（３２）
をさらに備える実施の態様１に記載の集積回路。
【００４０】（実施の態様４） 前記非エッチング表面
は、前記集積回路の周縁の周囲に配置された封止部（１
８）を有する実施の態様１に記載の集積回路。
は、前記集積回路の周縁の周囲に配置された封止部（１
８）を有する実施の態様１に記載の集積回路。
【００４１】（実施の態様５） 前記エッチング表面と
前記非エッチング表面との間の前記所定の高さ（１２）
は、約２μｍ〜約４００μｍの間にある実施の態様１に
記載の集積回路。
前記非エッチング表面との間の前記所定の高さ（１２）
は、約２μｍ〜約４００μｍの間にある実施の態様１に
記載の集積回路。
【００４２】（実施の態様６） 集積回路（３０）であ
って、回路素子（２２、２４）を含む第１の表面と、な
だらかな傾斜（２８）によって前記第１の表面よりも高
められた第２の表面とを有する基板（１０）と、前記第
１の表面から前記第２の表面まで及ぶ１組の連続した導
電性トレース（３２）とを備える集積回路。
って、回路素子（２２、２４）を含む第１の表面と、な
だらかな傾斜（２８）によって前記第１の表面よりも高
められた第２の表面とを有する基板（１０）と、前記第
１の表面から前記第２の表面まで及ぶ１組の連続した導
電性トレース（３２）とを備える集積回路。
【００４３】（実施の態様７） 前記第１の表面および
前記第２の表面は前記基板の＜１００＞結晶軸に対して
平行であり、前記なだらかな傾斜（２８）は、前記基板
（１０）の＜１１１＞結晶軸に沿って形成される実施の
態様６に記載の集積回路。
前記第２の表面は前記基板の＜１００＞結晶軸に対して
平行であり、前記なだらかな傾斜（２８）は、前記基板
（１０）の＜１１１＞結晶軸に沿って形成される実施の
態様６に記載の集積回路。
【００４４】（実施の態様８） 前記なだらかな傾斜
は、前記第２の表面とつながる部分において、少なくと
も部分的に、前記基板（１０）の＜３１１＞結晶軸（２
６）に実質的に沿って形成される実施の態様７に記載の
集積回路。
は、前記第２の表面とつながる部分において、少なくと
も部分的に、前記基板（１０）の＜３１１＞結晶軸（２
６）に実質的に沿って形成される実施の態様７に記載の
集積回路。
【００４５】（実施の態様９） 前記第１の表面と前記
第２の表面との間の持ち上がり（１２）は、約２μｍ〜
約４００μｍの間にある実施の態様６に記載の集積回
路。
第２の表面との間の持ち上がり（１２）は、約２μｍ〜
約４００μｍの間にある実施の態様６に記載の集積回
路。
【００４６】（実施の態様１０） 前記回路素子は、電
子エミッタ（２４）を含む実施の態様６に記載の集積回
路。
子エミッタ（２４）を含む実施の態様６に記載の集積回
路。
【００４７】（実施の態様１１） 前記第２の表面上に
配置され、前記集積回路（３０）の周縁部を囲む密封性
シールリング（１８）をさらに備える実施の態様６に記
載の集積回路。
配置され、前記集積回路（３０）の周縁部を囲む密封性
シールリング（１８）をさらに備える実施の態様６に記
載の集積回路。
【００４８】（実施の態様１２） 前記基板（１０）と
前記１組の連続した導電性トレース（１６）との間に配
置される誘電体層（１４）をさらに備える実施の態様６
に記載の集積回路。
前記１組の連続した導電性トレース（１６）との間に配
置される誘電体層（１４）をさらに備える実施の態様６
に記載の集積回路。
【００４９】（実施の態様１３） 微細加工されたシス
テム（４０、４２、４４、４６、６０、９０）であっ
て、回路素子を含む第１の表面と、なだらかな傾斜によ
って前記第１の表面よりも高められた第２の表面とを有
し、前記基板は、前記第１の表面から前記第２の表面ま
で及ぶ１組の連続した導電性トレース（１６）を含む、
第１の基板（１０、３０、８３）と、１組の導電性トレ
ース（１６）を有し、前記第１の基板の前記１組の導電
性トレースが第２の基板の前記１組の導電性トレースと
接触して電気的接続を形成するように前記第１の基板に
ボンディングされた第２の基板（３４、３６、３８、５
４、５８、８６）とを含む微細加工システム。
テム（４０、４２、４４、４６、６０、９０）であっ
て、回路素子を含む第１の表面と、なだらかな傾斜によ
って前記第１の表面よりも高められた第２の表面とを有
し、前記基板は、前記第１の表面から前記第２の表面ま
で及ぶ１組の連続した導電性トレース（１６）を含む、
第１の基板（１０、３０、８３）と、１組の導電性トレ
ース（１６）を有し、前記第１の基板の前記１組の導電
性トレースが第２の基板の前記１組の導電性トレースと
接触して電気的接続を形成するように前記第１の基板に
ボンディングされた第２の基板（３４、３６、３８、５
４、５８、８６）とを含む微細加工システム。
【００５０】（実施の態様１４） 結合された前記第１
の基板および前記第２の基板の周縁部を囲む密閉性封止
部（１８、５２、５６）をさらに含む実施の態様１３に
記載の微細加工システム。
の基板および前記第２の基板の周縁部を囲む密閉性封止
部（１８、５２、５６）をさらに含む実施の態様１３に
記載の微細加工システム。
【００５１】（実施の態様１５） 前記密閉性封止部
は、前記第１の基板と前記第２の基板とのボンディング
中に形成される実施の態様１４に記載の微細加工システ
ム。
は、前記第１の基板と前記第２の基板とのボンディング
中に形成される実施の態様１４に記載の微細加工システ
ム。
【００５２】（実施の態様１６） 前記第１の基板およ
び前記第２の基板の前記第１の表面と前記第２の表面と
の間の持ち上がりは開放領域を形成し、前記開放領域は
前記密閉性封止部が形成される前に排気される実施の態
様１４に記載の微細加工システム。
び前記第２の基板の前記第１の表面と前記第２の表面と
の間の持ち上がりは開放領域を形成し、前記開放領域は
前記密閉性封止部が形成される前に排気される実施の態
様１４に記載の微細加工システム。
【００５３】（実施の態様１７） 前記第２の基板は、
回路素子を含む第１の表面と、該第１の表面よりも高く
された第２の表面とを有する実施の態様１３に記載の微
細加工システム。
回路素子を含む第１の表面と、該第１の表面よりも高く
された第２の表面とを有する実施の態様１３に記載の微
細加工システム。
【００５４】（実施の態様１８） 前記第２の基板は、
前記第２の基板の前記第１の表面から前記第２の表面ま
で及ぶ１組の導電性トレース（１６）を含む実施の態様
１７に記載の微細加工システム。
前記第２の基板の前記第１の表面から前記第２の表面ま
で及ぶ１組の導電性トレース（１６）を含む実施の態様
１７に記載の微細加工システム。
【００５５】（実施の態様１９） 前記第１の基板（１
０）は電子エミッタ（７６）を含み、前記第２の基板
（５８）は、前記電子エミッタ（７６）と位置合わせさ
れたリン含有材料（７４）のパターンを有するガラス基
板である実施の態様１３に記載の微細加工システム。
０）は電子エミッタ（７６）を含み、前記第２の基板
（５８）は、前記電子エミッタ（７６）と位置合わせさ
れたリン含有材料（７４）のパターンを有するガラス基
板である実施の態様１３に記載の微細加工システム。
【００５６】（実施の態様２０） 前記第１の基板（８
３）上の前記回路素子内に形成された電子エミッタ（１
００）と、前記第２の基板（８６）にボンディングさ
れ、前記第１の基板と前記第２の基板との間に配置さ
れ、書込みおよび読出しを行うことが可能である、前記
第１の基板の前記第１の表面から第１の距離離れて第１
の方向に固定された媒体（８８）を含む第３の基板（８
４）と、前記第３の基板上の前記媒体につなげられた、
前記第２の基板上の電子回路（９８）であって、前記媒
体は、前記電子エミッタの下で第２および第３の方向に
配置されることができる電子回路（９８）とをさらに備
える実施の態様１３に記載の微細加工システム。
３）上の前記回路素子内に形成された電子エミッタ（１
００）と、前記第２の基板（８６）にボンディングさ
れ、前記第１の基板と前記第２の基板との間に配置さ
れ、書込みおよび読出しを行うことが可能である、前記
第１の基板の前記第１の表面から第１の距離離れて第１
の方向に固定された媒体（８８）を含む第３の基板（８
４）と、前記第３の基板上の前記媒体につなげられた、
前記第２の基板上の電子回路（９８）であって、前記媒
体は、前記電子エミッタの下で第２および第３の方向に
配置されることができる電子回路（９８）とをさらに備
える実施の態様１３に記載の微細加工システム。
【図面の簡単な説明】
【図１】 本発明の一側面を組み込む集積回路の典型的
な実施形態を示す図である。
な実施形態を示す図である。
【図２】 図１に示される例示的な実施形態の断面図で
ある。
ある。
【図３】 本発明を用いて実現化された多段集積回路を
用いる、微細加工されたシステムの第１の例示的な実施
形態を示す図である。
用いる、微細加工されたシステムの第１の例示的な実施
形態を示す図である。
【図４】 本発明を用いて実現化された２つの多段集積
回路を有する、微細加工システムの第２の例示的な実施
形態を示す図である。
回路を有する、微細加工システムの第２の例示的な実施
形態を示す図である。
【図５】 本発明を用いて実現化された２つの多段集積
回路を有する、微細加工システムの第３の例示的な実施
形態を示す図である。
回路を有する、微細加工システムの第３の例示的な実施
形態を示す図である。
【図６】 圧力センサを形成するために本発明によって
実現化された多段集積回路を用いる、微細加工システム
の第４の例示的な実施形態を示す図である。
実現化された多段集積回路を用いる、微細加工システム
の第４の例示的な実施形態を示す図である。
【図７】 表示装置を形成するために本発明によって実
現化された多段集積回路を用いる、微細加工システムの
第５の例示的な実施形態を示す図である。
現化された多段集積回路を用いる、微細加工システムの
第５の例示的な実施形態を示す図である。
【図８】 大容量記憶装置を形成するために本発明によ
って実現化された多段集積回路を用いる、微細加工シス
テムの第６の例示的な実施形態を示す図である。
って実現化された多段集積回路を用いる、微細加工シス
テムの第６の例示的な実施形態を示す図である。
【図９】 本発明のいくつかの側面を組み込む多段集積
回路を形成するために用いられる例示的なプロセスステ
ップを示す図である。
回路を形成するために用いられる例示的なプロセスステ
ップを示す図である。
【図１０】 本発明のいくつかの側面を組み込む多段集
積回路を形成するために用いられる例示的なプロセスス
テップを示す図である。
積回路を形成するために用いられる例示的なプロセスス
テップを示す図である。
【図１１】 本発明のいくつかの側面を組み込む多段集
積回路を形成するために用いられる例示的なプロセスス
テップを示す図である。
積回路を形成するために用いられる例示的なプロセスス
テップを示す図である。
【図１２】 本発明のいくつかの側面を組み込む多段集
積回路を形成するために用いられる例示的なプロセスス
テップを示す図である。
積回路を形成するために用いられる例示的なプロセスス
テップを示す図である。
【図１３】 本発明のいくつかの側面を組み込む多段集
積回路を形成するために用いられる例示的なプロセスス
テップを示す図である。
積回路を形成するために用いられる例示的なプロセスス
テップを示す図である。
【図１４】 本発明のいくつかの側面を組み込む多段集
積回路を形成するために用いられる例示的なプロセスス
テップを示す図である。
積回路を形成するために用いられる例示的なプロセスス
テップを示す図である。
【図１５】 本発明のいくつかの側面を組み込む多段集
積回路を形成するために用いられる例示的なプロセスス
テップを示す図である。
積回路を形成するために用いられる例示的なプロセスス
テップを示す図である。
【図１６】 本発明のいくつかの側面を組み込む多段集
積回路を形成するために用いられる例示的なプロセスス
テップを示す図である。
積回路を形成するために用いられる例示的なプロセスス
テップを示す図である。
【図１７】 本発明のいくつかの側面を組み込む多段集
積回路を形成するために用いられる例示的なプロセスス
テップを示す図である。
積回路を形成するために用いられる例示的なプロセスス
テップを示す図である。
【図１８】 大きなギャップを有するスペースを形成す
るために、多段集積回路をボンディングする例示的なプ
ロセスステップを示す図である。
るために、多段集積回路をボンディングする例示的なプ
ロセスステップを示す図である。
【図１９】 本発明の実施形態を形成するためのプロセ
スの例示的な流れ図である。
スの例示的な流れ図である。
１０ 基板 １２ 非エッチング表面からの所定の深さ １４ 誘電体層 １６ 段間導体、導電層 １８ 封止部 ２２ 論理回路 ２４ 電子エミッタアレイ ２６ ＜３１１＞エッジ ２８ ＜１１１＞エッジ ３０ 集積回路、第１のＩＣ ３２ 段間導体 ８３ 放出器基板 ３４ 第３のＩＣ ３６ 第２のＩＣ ３８ 第４のＩＣ ５４ エッチングされない基板 ５８ ガラス基板 ８６ ステータ基板 ４０、４２、４４、４６、６０、９０ 微細加工された
システムの実施形態 ５２、５６ 封止部 ７４ 画素 ７６ ｓｐｉｎｄｔ電子エミッタ １００ フラット放出器 ８４ ロータ基板 ８８ 媒体 ９８ 電子回路
システムの実施形態 ５２、５６ 封止部 ７４ 画素 ７６ ｓｐｉｎｄｔ電子エミッタ １００ フラット放出器 ８４ ロータ基板 ８８ 媒体 ９８ 電子回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジョン リーブズカインド アメリカ合衆国 オレゴン97330 コーバ リス エヌダブリュエルムウッドドライブ 4775 (72)発明者 チャールズ シー ハルツァック アメリカ合衆国 オレゴン97333 コーバ リス フリーマンレーン 33850 Ｆターム(参考） 5F044 LL15 QQ06 RR17 RR18 RR19
Claims (1)
- 【請求項１】 集積回路（３０）であって、 エッチング表面と非エッチング表面とを有する基板（１
０）を備え、 前記エッチング表面は回路素子（２２、２４）を含み、 前記非エッチング表面は結合表面（１８）を含み、 前記非エッチング表面は、前記エッチング表面から所定
の高さ（１２）にある集積回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/879,876 US6686642B2 (en) | 2001-06-11 | 2001-06-11 | Multi-level integrated circuit for wide-gap substrate bonding |
| US09/879876 | 2001-06-11 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002373912A true JP2002373912A (ja) | 2002-12-26 |
| JP2002373912A5 JP2002373912A5 (ja) | 2005-10-06 |
Family
ID=25375063
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002157074A Withdrawn JP2002373912A (ja) | 2001-06-11 | 2002-05-30 | 集積回路および微細加工システム |
Country Status (7)
| Country | Link |
|---|---|
| US (2) | US6686642B2 (ja) |
| EP (1) | EP1266863A3 (ja) |
| JP (1) | JP2002373912A (ja) |
| KR (1) | KR20020095107A (ja) |
| CN (1) | CN1248312C (ja) |
| HK (1) | HK1049143A1 (ja) |
| SG (1) | SG96686A1 (ja) |
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