KR20020095107A

KR20020095107A - 집적회로 및 미세 가공된 시스템

Info

Publication number: KR20020095107A
Application number: KR1020020032284A
Authority: KR
Inventors: 레간마이클제이; 리베스킨드존; 하루자크찰스씨
Original assignee: 휴렛-팩커드 컴퍼니(델라웨어주법인)
Priority date: 2001-06-11
Filing date: 2002-06-10
Publication date: 2002-12-20
Also published as: SG96686A1; US20030201513A1; JP2002373912A; US6878638B2; CN1391281A; HK1049143A1; CN1248312C; US6686642B2; EP1266863A2; EP1266863A3; US20020185737A1

Abstract

집적회로(30)는 에칭 표면과 비에칭 표면을 갖는 기판(10)을 포함한다. 에칭 표면은 회로 요소(22, 24)를 수용하며, 비에칭 표면은 접합 표면(18)을 수용한다. 비에칭 표면은 에칭 표면으로부터 소정의 높이(12)에 위치된다. 이 집적회로(30)를 다른 기판과 접합함으로써, 진공이며 밀폐된 것이 바람직한 넓은 갭을 기판들 사이에 생성한다.

Description

집적회로 및 미세 가공된 시스템{MULTI-LEVEL INTEGRATED CIRCUIT FOR WIDE-GAP SUBSTRATE BONDING}

본 발명은 기판부 사이에 넓은 갭의 공간을 형성하도록 기판들을 접합하기 위한 미세 제작 방법에 관한 것으로, 특히 넓은 갭의 공간을 활용하는 시스템에 관한 것이다.

많은 응용예는 상이한 기술을 활용하거나 또는 공간을 절약하기 위해, 별개의 기판상에 제작된 상이한 기능을 통합하도록 접합된 기판을 사용한다. 그러한 응용예는 매스 저장 장치, 디스플레이 장치 및 마이크로-기계 시스템(MEMs)을 포함한다. 예시적인 마이크로-기계 시스템은 압력 변환기와 가속도계를 결합한 것이다.

접합된 기판을 사용하는 몇몇 응용예에서는, 열적, 전기적 또는 기계적 분리를 위해 접합된 기판들 사이에 엄격히 제어된 갭 또는 공간이 요구된다. 하나의 통상적인 해결책은 갭 공간을 제공하기 위해 적어도 하나의 기판상에 소망의 두께로 스페이서 재료를 도포함으로써 갭을 설정한다. 금속 필름의 스퍼터링(sputtering)과 같은, 스페이서 재료를 도포하기 위한 통상적인 집적회로(IC) 제작 기술로는 일부 응용예에 요구되는 만큼의 큰 두께로 증착할 수 없다. 보다 두껍게 스퍼터링된 금속 필름에는 응력과 플레이킹(flaking)이 발생하기 때문에, 통상적인 가공을 이용한 갭 공간의 크기는 수 미크론보다 작은 두께로 제한된다.

그러나, 일부 응용예에서는 예를 들어 고전압 분리 또는 절연을 제공하도록 기판들 사이에 큰 갭이 요구된다. 장기간의 신뢰성을 보장하기 위해, 접합된 기판들 사이의 갭내의 공간은 공기를 빼내어 제품의 수명동안 진공상태로 유지되는 것이 바람직하다. 스퍼터링된 금속 필름의 응력 또는 플레이킹에 의한 결함은 누출과 그에 따른 진공의 손상을 가져올 수 있으며, 그리하여 궁극적으로는 제품에 고장을 일으킬 수 있다.

대안적으로는, 전체 기판에 걸쳐 두꺼운 스페이서 재료를 갖도록 적어도 하나의 기판에서 전기도금에 의해 두꺼운 갭이 통상 만들어 질 수 있다. 다음으로, 스페이서 재료는 접합 스페이서만을 남기도록 에칭된다. 그러나, 이러한 전기도금층의 에칭은 기판에 미리 도포되어 있던 얇은 필름층과 같은 다른 재료를 손상시킬 수 있다. 따라서, 전기도금은 효과적인 선택이 아니다.

별개의 기판을 서로 접합할 때는, 접합된 기판 사이에서 신호와 전력을 전달하는 접속부를 갖는 것이 바람직하다. 스퍼터링된 금속 필름 또는 전기도금 금속과 같은 추가 스페이서 재료에 의해, 접속부를 만들 때 스페이서 재료의 추가 두께가 보상되어야 하기 때문에, 접속부를 만드는 것은 어려운 일이다.

따라서, 넓은 갭의 공간을 허용하면서, 바람직하게는 기밀한 실을 제공할 수 있고 접합된 기판들 사이에 접속부가 용이하게 형성되는 것을 허용할 수 있는 동일한 또는 상이한 기술로 다양한 기판을 접합하는 새로운 방법이 요구된다.

집적회로는 에칭 표면과 비에칭 표면을 갖는 기판을 포함한다. 에칭 표면은 회로 요소를 수용하며, 비에칭 표면은 접합 표면을 수용한다. 비에칭 표면은 에칭 표면으로부터 소정의 높이에 위치된다. 이러한 집적회로를 다른 기판과 접합함으로써 기판들 사이에 넓은 갭을 생성하며, 이 갭은 진공 및 밀폐되는 것이 바람직하다.

도 1은 본 발명의 특징을 갖는 집적회로의 일 실시예를 나타내는 도면,

도 2는 도 1에 도시된 실시예의 단면도,

도 3은 본 발명을 이용하여 내장된 다중-레벨 집적회로를 이용하는 미세 가공된 시스템의 제 1 실시예를 나타내는 도면,

도 4는 본 발명을 이용하여 내장된 2개의 다중-레벨 집적회로를 갖는 미세 가공된 시스템의 제 2 실시예를 나타내는 도면,

도 5는 본 발명을 이용하여 내장된 다중-레벨 집적회로를 이용하는 미세 가공된 시스템의 제 3 실시예를 나타내는 도면,

도 6은 압력 센서를 형성하기 위해 본 발명에 의해 내장된 다중-레벨 집적회로를 이용하는 미세 가공된 시스템의 제 4 실시예를 나타내는 도면,

도 7은 디스플레이 장치를 형성하기 위해 본 발명에 의해 내장된 다중-레벨 집적회로를 이용하는 미세 가공된 시스템의 제 5 실시예를 나타내는 도면,

도 8은 매스 저장 장치를 형성하기 위해 본 발명에 의해 내장된 다중-레벨 집적회로를 이용하는 미세 가공된 시스템의 제 6 실시예를 나타내는 도면,

도 9 내지 도 17은 본 발명의 몇 가지 특징을 갖는 다중-레벨 집적회로를 생성하는데 사용되는 예시적인 가공 단계를 나타내는 도면,

도 18은 넓은 공간 갭을 형성하기 위해 다중-레벨 집적회로를 접합하는 예시적인 가공 단계를 나타내는 도면,

도 19는 본 발명의 실시예를 생성하기 위한 가공의 예시적인 흐름도.

도면의 주요 부분에 대한 부호의 설명

10 : 기판12 : 높이

14 : 유전층16 : 전도 트레이스

18 : 실20 : 박막층

22, 24 : 회로 요소26 : <311> 에지

28 : <111> 에지30 : 집적회로

32 : 레벨간 전도체

본 발명은 첨부된 도면을 참조함으로써 보다 잘 이해된다. 도면의 요소는 반드시 상호 비율을 고려하지 않는다. 오히려, 본 발명을 명확히 나타내기 위해 강조되기도 하였다. 또한, 몇몇 도면들은, 반드시 일치하지는 않지만 유사한 참조부호들로 대응하는 유사한 부품들을 표시한다.

바람직하게는 스페이서 재료를 가하는 것보다 에칭에 의해, 기판중 적어도 하나로부터 기판 재료를 제거함으로써 넓은 갭 기판의 접합 문제를 해결한다. 그러한 기술은 매우 큰 갭이 제작되는 것을 허용한다. 변형된 기판은 바람직하게는 회로 요소를 위한 영역을 제공하는 에칭 레벨과 바람직하게는 정합 기판에 계면을 제공하는 비에칭 영역을 갖는 다중-레벨 토포그라피(topography)를 내장한다. 또한, 갭 공간은 집적회로 제작등의 다른 가공이 기판상에 수행되기 전에 설정된다. 본 발명은 2 미크론 내지 400 미크론 범위의 넓은 갭을 갖도록 기판들이 접합되는 것을 허용하며, 이는 통상적인 기판 접합 기술의 능력을 실질적으로 넘어서는 것이다. 바람직하게는, 기판 재료의 제거 동안, 에칭 레벨과 비에칭 레벨 사이의 계면은 완만한 경사면에 의해 형성된다. 완만한 경사면을 제공함으로써, 레벨간 접속부를 형성하는 새로운 방법이 가능해지며, 그리하여 접합된 기판간의 및/또는 외부 접속부간의 전기 신호 및 전력의 보다 용이한 접속을 허용한다. 바람직하게는 갭 공간을 설정하기 위해 기판 재료를 제거하는데 사용되는 에칭 단계를 활용하는 하나 또는 그 이상의 에칭 단계는 완만한 경사면을 선택적으로 생성할 수 있다. 바람직하게는 갭 설정 에칭은 기판의 주변부 근방에 위치되는 것이 바람직한 접속부와 접합 구역을 제외한 기판의 모든 부분에서 재료를 제거한다. 에칭 깊이(에칭시간을 측정함으로써 결정되는 것이 바람직함)와 기판 사이의 접속부를 형성하는데 요구되는 기판상의 추가적인 두께는 넓은 갭 공간을 규정한다.

본 발명의 반도체 장치는 광범위한 반도체 장치 기술에 적용가능하며, 다양한 반도체 재료로 제작될 수 있다. 다음의 설명에서 본 발명의 반도체 장치의 몇몇 바람직한 실시예는 실리콘(silicon) 기판에 제작되는 것으로 논의되는데, 이는 현재 유용한 반도체 장치가 실리콘 기판에 제작되며 가장 일반적으로 접하는 본 발명의 응용예가 실리콘 기판과 관련되어 있기 때문이다.

그럼에도 불구하고, 본 발명은 비소화 갈륨, 갈륨 및 다른 반도체 재료에도 또한 효과적으로 적용될 수 있다. 따라서, 본 발명은 실리콘 반도체 재료로 제작되는 그러한 장치에 한정되는 것으로 의도되지 않으며, 하나 또는 그 이상의 이용가능한 반도체 재료와, 유리 기판상에 폴리실리콘을 이용하는 박막 트랜지스터(TFT) 기술과 같이 당업자들에게 이용가능한 기술로 제작되는 장치를 포함할 것이다.

도면은 실제 비율이 아님이 주지되어야 한다. 또한, 회로 요소의 다양한 부품은 비율을 무시하여 도시된다. 일부 치수는 본 발명에 대한 명확한 도시 및 이해를 제공하기 위해 다른 치수와 연계하여 과장되었다.

또한, 본 명세서에 도시된 실시예는 깊이와 폭을 갖는 다양한 영역을 갖는 2차원으로 도시되지만, 이들 영역은 실제로는 3차원 구조인 장치의 일부만을 도시하고 있음이 명확히 이해되어야 한다. 따라서, 실제 장치로 제작되었을 때, 이들 영역은 길이, 폭 및 깊이의 3개의 치수를 가질 것이다.

또한, 본 발명은 회로 요소에 관한 바람직한 실시에에 의해 도시되지만, 이들 도면이 본 발명의 범위 또는 응용가능성의 한계가 되는 것으로 의도되지 않는다. 본 발명의 회로 요소는 도시된 물리적 구성에 한정되는 것으로 의도되지 않는다. 이들 구조는 본 발명의 유용성과 타당성을 입증하기 위해 본 바람직한 실시예에 포함된다.

다중-레벨 에칭 기판의 가장 바람직한 실시예는 트랜지스터, 저항, 축전기, 인덕터, 전자 에미터, 포톤 에미터 및 다이오드 등의, 엑티브 또는 패시브 회로 요소를 형성하도록 반도체 박막 및 도핑 재료로 가공된 에칭 표면을 갖는 집적회로(IC)(실리콘 소재가 바람직함)이다. 이 실시예는 재료의 에칭 가공 깊이에 의해 규정되는 에칭 표면으로부터 이격된 레벨에 비에칭 표면을 갖는다. 이 비에칭 표면은 기판으로부터 재료를 제거하는 에칭 동안 생성되는 하나 또는 그 이상의 각도를 갖는 완만한 경사면을 거쳐 에칭 표면으로부터 상승되어 있다(특정하게 배향되지 않음). 선택적으로는, 기판으로부터 재료를 제거한 이후 별도의 에칭 단계로 완만한 경사면을 형성할 수 있다. 바람직하게는, 집적회로는 에칭 표면으로부터 정합 접합된 기판 또는 외부 접속부중 하나로의 전기적 접속을 제공하는데 사용되는 비에칭 표면까지 연장하는 한 세트의 연속적인 전도 트레이스를 갖는다. 기판들 사이의 접속부가 요구되지 않는다면, 에칭 표면은 급경사면을 통해 비에칭 표면으로부터 분리될 수 있으며, 그러한 급경사면은, 예를 들어 건식 에칭과 같이 당업자들에 알려진 다양한 유형의 등방성 에칭을 이용하여 형성된다.

본 발명은 설명된 것 이상의 많은 특징과 이점을 갖는다. 본 발명의 다른특징 및 이점은 본 발명의 실시예에 대한 다음의 설명을 첨부된 도면과 연계하여 검토함으로써 당업자들에게 명백해질 것이다. 그러한 모든 특징 및 이점은 청구범위에 의해 규정된 본 발명의 범위에 포함되는 것으로 의도된다.

도 1은 본 발명의 몇 가지 특징을 갖는 집적회로(30)의 일 실시예이다. 이 집적회로(30)는 기판(10)[<100> 표면을 갖는 실리콘 기판으로 형성되는 것이 바람직함]을 포함하며, 이 기판내에서 에칭 표면은 회로 요소를 형성하는 반도체 박막층(20)을 포함한다. 회로 요소는 예시의 방법에 의해 논리 회로(22)와 전자 에미터 배열(24)과 같은 별개의 기능성 영역내에 선택적으로 배치된다. 대안적으로, 회로 요소는 박막층 전체에 걸쳐 곳곳에 배치될 수 있다. 따라서, 박막 영역의 실제 구조 및 레이아웃은 본 발명과 관련이 없으므로, 박막층은 기판 사이의 접속부를 나타내는 전형적인 부분만이 도면에 도시된다. 이 실시예에 있어서, 집적회로(30)는 회로 요소를 수용하는 에칭 표면으로부터 비에칭 표면까지 <111> 에지(28)의 경사면 및 <311> 에지(26)의 경사면 위로 연장하는 한 세트의 레벨간 전도체(32)를 구비한다. 바람직하게는, 레벨간 전도체는 집적회로(30) 둘레의 외연 부근에 분포되어 있다. 선택적으로는, 정합 기판 표면과 접합부를 형성하는데 이용되는 것이 또한 바람직한 집적회로(30) 비에칭 표면의 외연 둘레에, 밀폐형인 것이 바람직한, 실(18)이 배치된다.

도 2는 도 1에 도시된 집적회로(30)의 실시예의 단면도이다. 기판(10)의 에칭 표면은 기판의 비에칭 표면으로부터 소정의 깊이(12)를 갖는다. 비등방성 에칭으로 깊이(12)를 형성하는 것이 바람직하지만, 비등방성 에칭에 이은 등방성 에칭역시 본 발명의 사상과 범위에 부합한다. 기판(10)의 에칭 표면상에는 논리 회로(22)와 에미터 배열(24)과 같이 기능에 따른 회로 요소를 수용하는 박막층(20)이 제작된다. 박막층의 제작 동안에, 레벨간 전도체(16)를 위한 절연층을 제공하도록, 바람직하게는 기판(10)의 에칭 표면, 경사 표면 및 비에칭 표면위로 유전층(14)이 증착된다. 완만한 경사면은 <111> 에지(28)를 따른 제 1 경사면과 기판(10)의 비에칭 표면과 접촉하기 전의 <311> 에지(26)를 따른 보다 완만한 경사면으로 도시된다. 그리고, 선택적인 실(30)이 기판(10)의 비에칭 외연상에 도시되어 있다. 이것은 저온 밀폐 실을 제공하기 위한 금-실리콘 공정(eutectic)을 증착함으로써 만들어진다. 팔라듐 실리사이드 본드 등의 접착제와 같은 다른 실이 사용될 수 있다. 바람직하게는 가공 단계, 총 비용을 최소화하고, 기판 사이의 접속을 촉진하는 레벨간 전도체(16)를 생성하도록 동일한 재료가 또한 실을 위해 사용될 수 있다.

도 3은 본 발명을 이용하여 내장된 다중-레벨 집적회로를 사용한 미세 가공된 시스템의 제 1 실시예(42)이다. 이 실시예에서는, 기판의 재료를 제거하기 위해 제 1 집적회로(30)가 에칭되었으며, 다음으로 회로 요소를 생성하기 위해 반도체 박막층(20)으로 가공되었다. 집적회로(30)의 에칭 표면상의 회로 요소는 레벨간 전도체(32)(도 1 참조)와 같이 전도층(16)을 사용하여 비에칭 표면에 결합된다. 전도층(16)은 유전층(14)에 의해 기판으로부터 분리되어 있다. 제 1 집적회로(30)는 통상적인 기판인 제 2 집적회로(36)에 접합된다. 바람직하게는 제 2 집적회로(36) 또한 회로 요소를 생성하도록 반도체 박막층(20)으로 가공되었다.이들 회로요소는 또한 제 1 집적회로(30)의 전도층(16)과 정렬하기 위해 전도층(16)에 접속된다. 바람직하게는, 그러나 선택적으로 제 1 집적회로(30) 및 제 2 집적회로(36)의 외연 둘레에 밀폐 실을 제공하기 위한 실(18)이 도시되어 있다.

기판 접합의 구성은 컴퓨터 시스템 등의 응용예에 유용하다. 예를 들어, 제 1 집적회로(30)는 특수 초고속 메모리를 포함한 커스텀 메모리 회로일 수 있다. 제 2 집적회로(36)는 본 발명의 다중-레벨 집적회로를 사용하지 않는 통상적인 마이크로프로세서인 것이 바람직하다. 2개의 집적회로를 서로 접합함으로써, 전자기 차폐와 더불어 고속 인터페이스(짧은 접속부에 기인함)가 달성된다. 또한, 넓은 갭과 진공인 것이 바람직한 조정(intervene) 공간을 제공함으로써, 2개의 집적회로의 회로요소가 단열된다(방사열 및 외연 둘에에 전달되는 열은 제외함). 선택적으로, 제 1 집적회로(30)는 제 2 집적회로(36)상의 마이크로프로세서와의 고속 인터페이스를 요구하는 입력/출력 회로를 박막층(20)내에 수용할 수 있다. 또한, 프로세서 회로는 제 1 집접회로(30)상에 가공된 커스텀 집적회로일 수 있으며, 제 2 집적회로(36)는 본 발명의 다중-레벨 집적회로를 구비하지 않는 표준 메모리 집적회로 또는 I/O 인터페이스 집적회로일 수 있다.

도 4는 본 발명을 이용하여 내장된 2개의 다중-레벨 집적회로를 구비하는 미세 가공된 시스템의 제 2 실시예이다. 이 실시예는 단열 및 고전압 절연을 더 제공하도록 넓은 갭을 배가하는 것을 허용한다. 이 실시예에 있어서, 제 1 집적회로(30)는 제 3 집적회로(34)에 접합된다. 이들 두 집적회로는 기판 표면의다중-레벨을 갖는 본 발명의 특징을 갖도록 제작된다. 각각의 집적회로는 유전층(14)상에 배치된 전도층(16)에 결합된 회로 요소를 생성하는 박막층(20)을 포함하도록 제작된다. 이 실시예에서는, 각각의 집적회로상에 실(18)이 배치되어 2개의 집적회로 사이에 전기적 접속을 또한 제공하는 전도층(16)의 접속부와 더불어 기판 접합부를 부분적으로 형성하도록 사용된다. 이 실시예를 이용하여, 넓은 갭 공간이 800미크론까지 배가될 수 있다.

도 5는 본 발명을 이용하여 내장된 2개의 다중-레벨 집적회로를 구비하는 미세 가공된 시스템의 제 3 실시예(44)이다. 이 실시예에 있어서, 제 1 집적회로(30)의 표면 면적보다 작은 표면 면적을 갖는 제 4 집적회로(38)는 역시 접착제인 것이 바람직한 대체 실(52)을 사용하여 제 1 집적회로에 접합된다. 선택적으로는, 앞선 실시예의 실(18)이 대체 실(52) 대신 또는 그것과 연계하여 사용될 수 있다. 대체 실(52)은 밀폐 실을 제공하는 것이 바람직하며, 제 1 집적회로(36)와 제 4 집적회로(38)가 서로 접합된 후에 도포되는 것이 바람직하며, 또는 선택적으로는 접합 동안에 도포된다. 이 실시예에 있어서, 다른 특징은 와이어 접합 또는 다른 통상적인 접속 기술 등에 의해 외부 회로로의 접속을 허용하도록, 제 1 집적회로(30)상의 전도층이 제 4 집적회로(38)의 외연을 지나 연장할 수 있다는 것이다.

도 6은 압력 센서를 형성하도록 본 발명에 의해 내장된 다중-레벨 집적회로를 이용하는 미세 가공된 시스템의 제 4 실시예(46)이다. 이 실시예에 있어서, 단일 에칭 기판(50)의 박막층(20)은 도핑된 폴리실리콘층인 것이 바람직한 제 1 압력센서(53)를 수용한다. 또한, 비에칭 기판(54)의 박막층은 도핑된 폴리실리콘층인 것이 바람직한 제 2 압력 센서(51)를 수용한다. 도핑된 폴리실리콘층은 층에 가해지는 굽힘력에 비례하여 변동하는 저항을 갖는다. 비에칭 기판에서는 기판의 외부 표면에 제 1 압력이 가해져 기판과 그에 따라 제 2 압력 센서(51)가 굴곡됨으로써 그것의 저항을 변화시킨다. 단일 에칭 기판(50)은 그것의 외부 표면에 제 2 압력(57)이 가해져, 단일 에칭 기판과 그에 따라 제 1 압력 센서(53)가 굴곡됨으로써 그것의 저항을 변회시킨다. 2개의 기판 사이에 넓은 갭을 제공함으로써, 각각의 기판이 서로 닿지 않고 굴곡될 수 있다. 폴리실리콘층의 저항을 측정하고 두 값의 차 또는 선택적으로는 비율을 취함으로써, 제 1 압력(55)과 제 2 압력(57) 사이의 차등 압력이 산출된다. 바람직하게는, 내부 공기의 압축 압력이 판독에 영향을 미치는 것을 방지하도록 두 기판 사이의 공간은 진공 및 밀폐된다. 선택적으로는, 앞선 실시예의 실(18)은 제 3 실(56)과 연계하여 또는 그것 대신 사용될 수 있다. 이 실시예를 이용할 수 있는 다른 가능한 MEM 장치는 가속도계를 포함한다.

도 7은 디스플레이 장치(70)를 형성하도록 본 발명에 의해 내장된 다중-레벨 집적회로를 이용한 미세 가공된 시스템의 제 5 실시예이다. 이 실시예에 있어서, 기판(10)은 재료를 제거하고, 전자 빔(81)을 생성하는 SPINDT 팁 전자 에미터(76)와 같은 회로 요소를 생성하는데 사용되는 박막(78)을 포함하는 에칭 표면을 생성하도록 에칭된다. 전자 빔(81)은 전자 렌즈(80)를 사용하여 화소(74)를 향해 집중된다. 전자 빔은 유리 기판(58)과 기판(10) 사이의 진공 공간(82)을 통해 진행한다. 전자 빔은 네거티브 충전되기 때문에, 그것은 고전압 양극(72)을 향한다. 만약 전자가 진공 공간(82) 내의 가스 또는 다른 입자와 충돌한다면, 전자는 이온화되어 높은 에너지를 갖고 SPINDT 팁을 향해 추진된다. 이것이 SPINDT 팁에 충돌하면, SPINDT 팁이 손상되어 정확하게 작동하지 않게 된다. 따라서, 진공 공간(82)은 극히 낮은 진공 압력으로 유지되어야 하며, 실(52)은 밀폐 실을 제공하여야 한다. 이 실시예에 대해 선택적으로는, 밀폐 실을 생성하도록 전도층(16)을 위한 재료는 양극(72)을 위한 재료와 더불어 선택될 수 있다. 실(52)은 또한 접착제로 사용될 수 있다.

도 8은 원자 분해 저장을 이용한 매스 저장 장치를 형성하도록 본 발명에 의해 내장된 다중-레벨 집적회로를 이용한 미세 가공된 시스템의 제 6 실시예(90)이다. 이 실시예에서는, 3개의 기판이 서로 접합되어 시스템을 형성한다. 에미터 기판(83)은 에칭 표면을 생성하도록 기판의 일부를 제거하고 편평한 에미터(100)와 전자 렌즈(93)의 배열을 생성하도록 박막(95)으로 가공함으로써 생성된다. 편평한 에미터(100)는 미디어(media)(88)상에 전자 점을 생성하도록 전자 렌즈(93)에 의해 집중되는 전자 빔(99)을 생성한다. 미디어(88)는 전도층(16)과 실(52)을 이용하여 에미터 기판(83)에 접합된 로터 기판(84)상에 증착된다. 이 미디어는 스프링(92)에 의해 매달려 제 1 및 제 2 방향으로 이동하는 것이 허용된 로터 기판(84)의 부분상에 증착된다. 로터 기판(84)과 스테이터 기판(86)상에 부분적으로 형성된 스테퍼 모터(정전기식이 바람직함)는 제 1 및 제 2 방향을 제어한다. 스테이터 기판(86)은 웨이퍼 본드(96)를 사용하여 로터 기판(84)에 접합된다. 로터 기판(84)과 스테이터 기판(86) 사이의 전기 접속은 절열을 수행하는 유전층(14)상에 배치된 전도 트레이스(16)에 의해 실행된다. 이 전도 트레이스(16)는 에미터 기판(83)상의 회로 요소에 접속된다.

본 발명을 실행하는 하나의 특정 실시예는 통상적인 빈도체 웨이퍼 가공에서 일반적으로 볼 수 있는 실리콘 기판의 유리한 결정구조를 이용한다. <100> 결정축(면)을 갖는 표면을 갖는 실리콘 기판은 테트라-메틸 암모늄 수산화물(TMAH) 또는 포타슘 수산화물이나, 바람직하게는 5 중량% 농도의 TMAH 등의 비등방성 실리콘 부식제로 마스킹 및 습식 에칭된다. 부식제는 실리콘 기판 표면의 <100> 면에 작용하여, <111> 면에 대한 각도로 실리콘을 에칭한다. 에칭 가공은 보통 에칭 시간을 측정하여 소망의 깊이가 달성될 때까지 기판내로 상기 각도로 실리콘을 에칭을 계속한다. 바람직하게는, 소망의 깊이는 약 2미크론 내지 약 400미크론 사이에서 제어가 가능하다. 선택적으로는, 비에칭 표면에 보다 완만한 각도로 접하도록 추가로 경사의 단계를 나누기 위해 제 2 에칭 단계가 수행되어, 접속부를 위한 전도층의 증착 동안 보다 양호한 측벽 보호를 허용한다. 바람직한 제 2 에칭 단계는 비에칭 표면에 경사 표면의 에지를 노출하도록 기판상의 마스크를 전부 또는 부분적으로 제거하는 것이다. 바람직하게는 25 중량% 농도의 TMAH가 바람직한, 보다 강력한 부식제에 실리콘 기판이 노출되면, 부식제는 현재 실리콘 기판의 <311> 면에 노출되어 있는 비에칭 기판의 <100> 면을 침범할 것이다.

도 9 내지 도 17은 본 발명의 몇가지 특징을 갖는 다중-레벨 집적회로를 생성하는데 이용되는 예시적인 가공 단계이다. 예를 들어, 도 9에서는 기판 부식제에 대해 내부식성인 유전층 또는 포토레지스트인 것이 바람직한 하드 마스크가 기판(10)상에 패턴되어 있다. 하드 마스크는 약 1000Å의 두께의 PECVD 유전체를 이용하여 형성되는 것이 바람직하다. 하드 마스크내의 개구는 기판(10)이 에칭될 위치의 개구를 규정한다. 도 10은 바람직하게는 5 중량% 농도의 TMAH의 등방성 에칭으로 형성된 결과를 도시한다. 에칭된 트렌치(trench)(64)는 에칭 표면으로부터 하드 마스크(62) 아래의 비에칭 표면까지 완만한 경사면을 형성한다. 에칭 동안, 기판(10)의 일부는 일반적으로 하드 마스크(62) 아래에서 언더컷(undercut)될 것이다. 완만한 경사면은 실리콘 기판의 결정 구조의 <111> 에지(28)를 따라 에칭된다.

도 11에서는, 하드 마스크가 부분적으로 또는 전체적으로 제거된 이후, 바람직하게는 5 중량% 농도의 TMAH인 보다 강한 용제의 제 2 에칭이 수행되어, 하드 마스크의 제거에 의해 노출된 실리콘을 부착하여 실리콘 기판의 결정 구조의 <311> 에지(26)를 형성한다. 하드 마스크는 등방성 에지를 형성하도록 건식 에칭을 이용하여 부분적으로 제거될 수 있다. 도 12 내지 도 14는 전도층(16)의 증착을 보다 용이하게 하는 <311> 에지(26)의 생성을 도시한다. 도 12에는 실리콘 기판의 결정 구조에 대해 54.7도의 각도로 에칭된 상대적으로 급경사인 <111> 에지(28)가 도시된다. 하드 마스크(62)는 기판의 <100> 면상에 배치되어 도시된다. 도 13은 하드 마스크가 비에칭 표면으로부터 제거된 이후의 기판의 <311> 및 <111> 결정 구조의 배향을 도시한다. 도 14는 제 2 에칭의 결과를 도시하며, 여기서는 보다 완만한 <311> 에지가 25.24도의 각도를 형성하여 기판의 비에칭 표면에 접한다. <111> 에지(28)보다 더 완만한 경사면을 제공함으로써, 유전층(14)과 전도층(16)의 보다 양호한 보호가 가능하며, 얇거나 또는 파열된 트레이스의 가능성이 기본적으로 배제된다. 보다 긴 제 2 에칭을 이용함으로써, <111> 에지(28)는 선택적으로는 <311> 에지(16)에 의해 완전히 대체될 수 있다. <111> 에지가 <311> 에지에 의해 완전히 대체되면, 포토마스크 노출로 인해 <111> 에지로부터 하부 에칭 표면으로의 불필요한 자외선 반사가 제거될 수 있다. 불필요한 자외선 반사를 제거함으로써, 저항 패턴이 변칙화되는 것을 방지하고, 보다 저렴하고 보다 간소한 포토마스크 노출 기계의 이용을 허용한다.

선택적으로, 만약 완만한 경사면이 필요하지 않다며, <110> 실리콘은 예리한 프로파일 에칭을 형성하도록 TMAH 에칭이 사용될 수 있다. 이 기술은 레벨간 접속을 요구하지 않는 일부 MEM 장치에 적용할 때 유용할 수 있다.

도 15 내지 도 17은 기판(10)이 박막층(20), 유전층(14), 전도층 및 실(18)을 각각 제공하도록 가공된 후의 결과를 도시한다. 바람직하게는 Ultra-Tek Stepper에 의해 제조되는 DSA 1600 시스템과 같은 Depth-of-Focus 포토리소그래피(photolithography) 기계가 사용되어 에칭 표면의 다앙한 높이에 걸쳐 다양한 박막 가공 마스크를 집중시키는 것을 허용한다. DSA 1600 시스템은 전체 웨이퍼에 걸쳐 적절한 집중을 확실히 하도록 2단계 스티칭 가공을 이용한다. DSA 1600 시스템은 기계의 스티칭 성능을 이용하여 수백 마이크로미터 깊이의 분해를 제공한다. 따라서, 박막층(20), 유전층(14), 전도층(16) 및 실(18)은 비용을 줄이고 준비 및 가공 시간을 단축하도록 단일 제조 가공 동안 제작될 수 있다.

도 18은 넓은 공간 갭을 형성하도록 다중-레벨 집적회로를 접합하는 예시적인 가공 단계이다. 이 가공 단계에서는, 도 9 내지 도 17의 가공 단계를 이용하여 생성된 2개의 기판이 실(18)을 이용하여 양쪽 기판상에 조립 및 접합되어 바람직하게는 기판(30)의 외측 에지의 외연 둘레에 밀폐 실을 형성한다.

도 19는 본 발명의 실시예를 생성하는데 될 수 있는 임의의 기판을 위한 일반적인 가공의 예시적인 흐름도이다. 단계(110)에서는, 하드 마스크가 기판 상에 패턴된다. 하드 마스크 패턴은 단계(112)에서 기판으로부터 소망의 깊이로 에칭될 면적을 규정하는 개구를 갖는다. 하드 마스크는 기판의 비에칭 레벨을 덮으며, 바람직하게는 기판의 외연상에 위치되지만, 기판의 내부에 또한 위치될 수 있다. 선택적으로는, 웨이퍼 가공 등으로 집적회로의 복합적인 제작을 촉진하도록 몇몇 다른 에칭 표면이 단일 기판상에 형성될 수 있다. 그리하여, 웨이퍼 기판상에 몇 개의 다이를 제작할 때, 하드 마스크 패턴은 기판상의 각 다이의 외연 둘레에만 배치될 수 있다. 또한, 절연 및 전자기 간섭 분리를 허용하도록, 단일 다이상에서 각각의 에칭 표면상에 수행되는 하나 이상의 에칭 표면 및 집적회로 요소 가공이 있을 수 있다. 단계(112)에서의 소망의 깊이는 넓은 갭의 분리가 되도록 선택된다. 깊이 선택은 기판의 두께와, 복합적인 높이에서 박막을 제작하는 집적회로 가공 설비의 능력에 의해 제한된다. 바람직하게는, 습식 에칭이 비등방성 에칭을 수행하기 위해 이용되지만, 큰 스케일에서 비등방성인 폴리머 코팅/보호 측벽으로 연속적인 등방성 에칭을 생성하기 위해 선택적으로는 깊은 반응 이온 에칭(RIE) 또는 보쉬(Bosch) 가공 또한 이용될 수 있다. 바람직하게는, 완만한 경사면을 생성하도록 건식 에칭 다음으로 습식 에칭이 수행된다. 완만한 경사면은 레벨간 접속부의 우수한 단계 보호를 허용하지만, 만약 이들 접속부가 요구되지 않는다면, 넓은 갭과 에칭 표면상에 제작되는 회로 요소를 생성하는 것에만 단일 건식 에칭이 이용될 수 있다. 회로 요소로의 접속부는 배면 에칭 및 당업자들에 알려진 다른 기술을 이용하여 기판의 배면을 통과할 수 있다. 바람직하게는, <100> 표면을 갖는 실리콘 기판에 있어서는, 완만한 기울기의 경사 측벽을 형성하는데 TMAH 부식제가 사용된다. <110> 표면을 갖는 실리콘 기판에 대해서는, TMAH 부식제가 예리한 프로파일을 갖는 측벽을 형성할 것이다.

기판이 소망의 깊이로 에칭된 이후, 단계(114)에서 회로 요소가 기판의 에칭 표면상에 제작된다. 회로 요소는 박막층과, 통상적인 반도체 가공 재료의 확산으로 형성되는 것이 바람직하다. 그러나, 일부 회로 요소는 마이크로-머신 및/또는 센서를 생성하는데 MEM 등의 다른 기술을 사용하여 제조될 수 있다.

선택적으로는, 레벨간 접속부가 요구된다면, 단계(116)에 있어서, 그것들은 바람직하게는 예를 들어 SiO₂또는 SiN 등의 유전 재료와 같은 절연층을 우선 제공함으로써 제작된다. <311> 경사면을 갖는 완만한 경사를 이용함으로써, 유전체는 덜 예리한 볼록 코너 위로 증착되고, BOE 에칭과 같은 차후의 가공 단계에 의해 침범될 수 있는 불필요한 심을 생성하지 않는다. 비에칭 표면상에 있는 전도층 부분은 정합 기판과의 전기 접속부를 만드는 데 사용되거나, 또는 선택적으로는 정합 기판의 에칭을 지나 연장한 경우 외부 회로까지의 접속부를 만든다. 바람직하게는, 레벨 접속부는 에칭 표면과 비에칭 표면 사이의 완만한 기울기의 경사 측벽 위로 패턴된다. 유전성 및 전도성 재료의 통상적인 증착 설비를 사용할 때, 완만한 기울기는 보다 양호한 경사면 보호를 허용한다. 선택적으로는, 전도층을 생성하는데 사용되는 동일한 재료가 또한 다이/기판의 외연상에서 패턴되어, 밀폐 실을 제공하는 것이 바람직한 밀봉 표면을 생성한다.

단계(119)에 있어서, 미세 가공된 시스템을 형성하기 위해, 가공된 다중-레벨 기판은 선택적으로는 역시 다중-레벨인 다른 기판에 접합된다. 기판이 접합된면, 바람직하게는 넓은 갭에 의해 생성된 공간은 진공이 되며, 그 내부에서 회로 요소가 가스, 공기 또는 다른 입자에 의해 오염되지 않고 작동할 수 있는 진공 용적을 형성하도록 밀폐 실이 형성된다. 기판의 접합 이후, 밀폐 실을 생성하거나 또는 접합된 기판 사이에 추가적인 접착을 제공하도록 접합된 기판의 외연 둘레에에 추가적인 실이 도포될 수 있다.

다양한 변형예 및/또는 수정이 본 발명의 범위로부터 벗어남 없이 개시된 실시예에 적용될 수 있음이 당해 기술분야의 통상적인 지식을 가진 자들에게 명백할 것이라는 것이 주목되어야 한다. 그러한 모든 변형예 및 수정은 다음의 청구항에 나타난 바와 같이 본 발명의 범위에 포함되는 것으로 의도된다.

본 발명에 따르면, 기판을 접합하는 방법에 있어서 넓은 갭의 공간을 허용하면서, 바람직하게는 기밀한 실을 제공할 수 있고, 접합된 기판들 사이에 접속부를 용이하게 형성할 수 있다.

Claims

집적회로(30)에 있어서,

에칭 표면과 비에칭 표면을 갖는 기판(10)을 포함하며, 상기 에칭 표면은 회로 요소(22, 24)를 수용하고, 상기 비에칭 표면은 접합 표면(18)을 수용하며, 상기 비에칭 표면은 상기 에칭 표면으로부터 소정의 높이(12)에 있는

집적회로.
제 1 항에 있어서,

상기 에칭 표면 및 비에칭 표면은 완만한 경사면에 의해 분리되어 있는

집적회로.
제 1 항에 있어서,

상기 에칭 표면과 비에칭 표면 사이에 한 세트의 레벨간 접속부(32)를 더 포함하는

집적회로.
제 1 항에 있어서,

상기 비에칭 표면은 상기 집적회로의 외연 둘레에 배치된 실(18)을 갖는

집적회로.
제 1 항에 있어서,

상기 에칭 표면과 상기 비에칭 표면 사이의 소정의 높이(12)는 약 2미크론 내지 약 400미크론인

집적회로.
집적회로(30)에 있어서,

회로 요소(22, 24)를 수용하는 제 1 표면과, 완만한 경사면(28)을 통해 제 1 표면으로부터 상승되어 있는 제 2 표면을 갖는 기판(10)과,

제 1 표면으로부터 제 2 표면까지 연장하는 한 세트의 연속적인 전도 트레이스(32)를 포함하는

집적회로.
제 6 항에 있어서,

상기 제 1 및 제 2 표면은 기판의 <100> 결정축에 평행하고, 상기 완만한 경사면(28)은 기판(10)의 <111> 결정축을 따라 형성되는

집적회로.
제 7 항에 있어서,

상기 완만한 경사면은 제 2 표면과 접할 때, 실질적으로 기판(10)의 <311> 결정축(26)을 따라 적어도 부분적으로 형성되는

집적회로.
제 6 항에 있어서,

상기 제 1 표면과 제 2 표면 사이의 높이는 약 2미크론 내지 약 400미크론인

집적회로.
제 6 항에 있어서,

상기 회로 요소는 전자 에미터(24)를 포함하는

집적회로.
제 6 항에 있어서,

상기 제 2 표면상에 배치되며, 집적회로의 외연을 둘러싸는 밀폐 실 링(18)을 더 포함하는

집적회로.
제 6 항에 있어서,

상기 기판(10)과 한 세트의 연속적인 전도 트레이스(16) 사이에 배치되는 유전층(14)을 더 포함하는

집적회로.
미세 가공된 시스템(40, 42, 44, 46, 60, 90)에 있어서,

회로 요소를 수용하는 제 1 표면과 완만한 경사면을 통해 제 1 표면으로부터 상승되어 있는 제 2 표면을 갖는 제 1 기판(10, 30, 83)으로서, 상기 제 1 표면으로부터 상기 제 2 표면까지 연장하는 한 세트의 연속적인 전도 트레이스(16)를 구비하는, 상기 제 1 기판(10, 30, 83)과,

한 세트의 전도 트레이스(16)를 갖는 제 2 기판(34, 36, 38, 54, 58, 86)으로서, 상기 제 1 기판에 접합되어 제 1 기판의 한 세트의 전도 트레이스가 제 2 기판의 한 세트의 전도 트레이스와 접촉하여 전기 접속부를 형성하는, 상기 제 2 기판(34, 36, 38, 54, 58, 86)을 포함하는

미세 가공된 시스템.
제 13 항에 있어서,

접합된 상기 제 1 및 제 2 기판의 외연을 둘러싸는 밀폐 실(18, 52, 56)을 더 포함하는

미세 가공된 시스템.
제 14 항에 있어서,

상기 밀폐 실은 상기 제 1 및 제 2 기판의 접합 중에 형성되는

미세 가공된 시스템.
제 14 항에 있어서,

상기 제 1 기판 및 제 2 기판의 제 1 및 제 2 표면 사이의 높이는 개방 영역을 형성하고, 상기 개방 영역은 밀폐 실이 형성되기 전에 진공이 되는

미세 가공된 시스템.
제 13 항에 있어서,

상기 제 2 기판은 회로 요소를 수용하는 제 1 표면과, 상기 제 1 표면으로부터 상승되어 있는 제 2 표면을 갖는

미세 가공된 시스템
제 17 항에 있어서,

상기 제 2 기판은 상기 제 2 기판의 제 1 표면으로부터 제 2 표면까지 연장하는 한 세트의 전도 트레이스(16)를 구비하는

미세 가공된 시스템.
제 13 항에 있어서,

상기 제 1 기판(10)은 전자 에미터(76)를 수용하고, 상기 제 2 기판(58)은 상기 전자 에미터(76)와 정렬된 인 재료(74)의 패턴을 갖는 유리 기판인

미세 가공된 시스템.
제 13 항에 있어서,

상기 제 1 기판(83)상의 회로 요소내에 형성된 전자 에미터(100)와,

상기 제 2 기판(86)에 접합되며 상기 제 1 및 제 2 기판 사이에 배치되는 제 3 기판(84)으로서, 쓰기 및 읽기가 가능한 미디어(88)를 포함하며, 상기 미디어는 제 1 방향으로 상기 제 1 기판의 제 1 표면으로부터 제 1 거리에서 고정되는, 상기 제 3 기판(84)과,

상기 제 3 기판상의 미디어에 결합하는 제 2 기판상의 전자 회로(98)를 포함하며, 상기 미디어는 상기 전자 에미터 아래에 제 2 및 제 3 방향으로 위치될 수 있는

미세 가공된 시스템.