JP2002373901A - 半導体集積回路装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 半導体集積回路装置、例えば、ＭＩＳＦＥＴ
のリーク電流を防止する。 【解決手段】 ＭＩＳＦＥＴのｎ⁺型半導体領域１７
（ソース、ドレイン領域）およびゲート電極Ｇ上にＣｏ
膜を堆積し、第１のシリサイド化反応により、ＣｏＳｉ
₂層２１ｂを形成し、このＣｏＳｉ₂層２１ｂ上にＴｉ膜
１２２を堆積した後、Ｃｏ膜２２を堆積し、第２のシリ
サイド化反応により、ソース、ドレイン領域およびゲー
ト電極上にＣｏＳｉ₂層を形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造技術に関し、特に、低消費電流の半導
体集積回路装置に適用して有効な技術に関するものであ
る。

【０００２】

【従来の技術】パソコンやワークステーション用のキャ
ッシュメモリには、ＭＩＳＦＥＴ（Metal Insulator Se
miconductor Field Effect Transistor）を用いたロジ
ック回路やＳＲＡＭ（Static Random Access Memory）
が使用されている。

【０００３】これらを構成するＭＩＳＦＥＴのソース、
ドレイン領域上には、ソース、ドレイン領域の抵抗を下
げ、また、ソース、ドレイン領域上に形成されるプラグ
との接触抵抗を下げるためにシリサイド層が形成されて
いる。また、これらのＭＩＳＦＥＴのゲート電極上に
も、ゲート電極（配線）の抵抗を下げるためシリサイド
層が形成されている。

【０００４】このシリサイド層は、例えば、ソース、ド
レイン領域やゲート電極上に金属膜を堆積し、ソース、
ドレイン領域（シリコン基板）と金属膜との接触部およ
びゲート電極（シリコン層）と金属膜との接触部におい
て、シリサイド化反応を起こさせることにより、自己整
合的に形成する（サリサイド技術）。

【０００５】

【発明が解決しようとする課題】近年の半導体集積回路
装置の高集積化、微細化に伴い、ゲート電極の幅が小さ
くなり、また、ソース、ドレイン領域の接合深さも小さ
くなる傾向にある。このような浅いソース、ドレイン領
域上に、前述のサリサイド技術を適用し、シリサイド層
を形成すると、シリサイド層が、ソース、ドレイン領域
の接合部に近接し、また、接合部を突き抜け、シリコン
基板まで到達し得る。その結果、接合リークが増加して
しまうという問題が生じる。

【０００６】この問題を解決するため、ソース、ドレイ
ン領域の接合部とシリサイド層との距離を確保し、シリ
サイド層を薄く形成すると、ソース、ドレイン領域やゲ
ート電極の抵抗が増加し、また、ソース、ドレイン領域
上に形成されるプラグとの接触抵抗が増加してしまい、
シリサイド層の本来の目的を果たせなくなる。

【０００７】特に、携帯電話やノート型パソコン等のい
わゆるモバイル製品に用いられる半導体集積回路装置
は、電池により半導体集積回路装置が駆動されるため、
低消費電力化の要求が大きくなってきており、シリサイ
ド層による抵抗低減の効果を得つつ、リーク電流を低減
する技術が求められている。

【０００８】本発明の目的は、半導体集積回路装置、例
えば、ＭＩＳＦＥＴのリーク電流を防止することによ
り、スタンバイ電流の低減を図ることができる技術を提
供することにある。

【０００９】本発明の他の目的は、半導体集積回路装
置、例えば、ＭＩＳＦＥＴのリーク電流を低減すること
により製品歩留まりを向上させることにある。

【００１０】本発明の前記目的と新規な特徴は、本明細
書の記述および添付図面から明らかになるであろう。

【００１１】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００１２】（１）本発明の半導体集積回路装置の製造
方法は、ＭＩＳＦＥＴのソース、ドレイン領域およびゲ
ート電極上に第１の金属膜を堆積し、第１のシリサイド
化反応により、前記ソース、ドレイン領域およびゲート
電極と前記第１の金属膜との接触部に第１の金属シリサ
イド層を形成する工程と、前記第１の金属シリサイド層
上に、第２、第３の金属膜を堆積し、前記ソース、ドレ
イン領域およびゲート電極上に第２の金属シリサイド層
を形成する工程を有する。

【００１３】（２）前記第１および第３の金属層は、例
えば、コバルト（Ｃｏ）層であり、前記第２の金属層
は、例えば、チタン（Ｔｉ）層である。

【００１４】（３）また、前記第１の金属層を、前記第
３の金属層より薄くしてもよい。

【００１５】（４）また、前記第１の金属シリサイド層
の表面を洗浄もしくはエッチングした後、第３の金属膜
を堆積してもよい。

【００１６】（５）本発明の半導体集積回路装置は、
（ａ）シリコン基板上にゲート絶縁膜を介し形成され、
シリコン膜からなるゲート電極と、（ｂ）前記ゲート電
極の両側に形成されたソース、ドレイン領域と、（ｃ）
前記ゲート電極およびソース、ドレイン領域上に形成さ
れた金属シリサイド層であって、第１のシリサイド化反
応により形成された第１領域と第２のシリサイド化反応
により形成された第２領域を有する金属シリサイド層
と、を有する。

【００１７】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。

【００１８】本実施の形態の半導体集積回路装置の製造
方法を図１〜図８を用いて説明する。なお、ロジック回
路やＳＲＡＭは、ｎチャネル型ＭＩＳＦＥＴやｐチャネ
ル型ＭＩＳＦＥＴを適宜接続することにより構成され、
これらのＭＩＳＦＥＴの製造工程は、不純物の導電型が
異なる他は、同様であるためｎチャネル型ＭＩＳＦＥＴ
の場合を例に説明する。

【００１９】まず、図１に示すように、シリコン基板
（半導体基板）１中に素子分離２を形成する。この素子
分離２は、以下のように形成する。例えば１〜１０Ωcm
程度の比抵抗を有するｐ型の単結晶シリコンからなるシ
リコン基板１をエッチングすることにより深さ２５０nm
程度の素子分離溝を形成する。

【００２０】その後、シリコン基板１を約１０００℃で
熱酸化することによって、溝の内壁に膜厚１０nm程度の
薄い酸化シリコン膜（図示せず）を形成する。この酸化
シリコン膜は、溝の内壁に生じたドライエッチングのダ
メージを回復すると共に、次の工程で溝の内部に埋め込
まれる酸化シリコン膜５とシリコン基板１との界面に生
じるストレスを緩和するために形成する。

【００２１】次に、溝の内部を含むシリコン基板１上に
ＣＶＤ（Chemical Vapor deposition）法で膜厚４５０
〜５００nm程度の酸化シリコン膜５を堆積し、化学的機
械研磨（ＣＭＰ；Chemical Mechanical Polishing）法
で溝の上部の酸化シリコン膜５を研磨し、その表面を平
坦化する。

【００２２】次に、シリコン基板１にｐ型不純物（ホウ
素）をイオン打ち込みした後、約１０００℃の熱処理で
上記不純物を拡散させることによって、シリコン基板１
にｐ型ウエル３を形成する。

【００２３】次いで、フッ酸系の洗浄液を用いてシリコ
ン基板１（ｐ型ウエル３）の表面をウェット洗浄した
後、約８００℃の熱酸化でｐ型ウエル３の表面に膜厚３
nm程度の清浄なゲート酸化膜（図示せず）を形成する。

【００２４】次に、ゲート酸化膜の上部に膜厚２５０nm
程度のｎ型不純物をドープした多結晶シリコン膜９ｎを
ＣＶＤ法で堆積する。次いで、フォトレジスト膜（図示
せず）をマスクにして多結晶シリコン膜をドライエッチ
ングすることにより、多結晶シリコン膜からなるゲート
電極Ｇを形成する。

【００２５】次に、ｐ型ウエル３上のゲート電極Ｇの両
側にｎ型不純物（リン）を注入することによってｎ^-型
半導体領域１３を形成する。

【００２６】次いで、シリコン基板１上にＣＶＤ法で膜
厚１００nm程度の酸化シリコン膜を堆積し、異方的にエ
ッチングすることによって、ゲート電極Ｇの側壁にサイ
ドウォール膜１６ｓを形成する。

【００２７】次に、ｐ型ウエル３上のゲート電極Ｇの両
側にｎ型不純物（リンまたはヒ素）をイオン打ち込みす
ることによってｎ⁺型半導体領域１７（ソース、ドレイ
ン領域）を形成する。

【００２８】次いで、図２に示すように、シリコン基板
１上に、スパッタ法により５ｎｍ程度の膜厚のＣｏ（コ
バルト）膜２１を堆積し、次いで、１０ｎｍ程度の窒化
チタン（ＴｉＮ、図示せず）膜を堆積する。この窒化チ
タン膜は、Ｃｏ膜２１の酸化を防止するために形成す
る。

【００２９】次いで、窒素雰囲気中で、５００℃程度の
熱処理（第１アニール）を施すことにより、図３に示す
ように、シリコン基板１（ｎ⁺型半導体領域１７）とＣ
ｏ膜２１との接触部およびゲート電極ＧとＣｏ膜２１と
の接触部においてシリサイド化反応をおこさせ、シリコ
ン基板１（ｎ⁺型半導体領域１７）およびゲート電極Ｇ
上に、ＣｏＳｉ（コバルトシリサイド）層２１ａを形成
する。

【００３０】次いで、図４に示すように、未反応のＣｏ
膜２１およびＴｉＮ膜をエッチングにより除去し、シリ
コン基板１（ｎ⁺型半導体領域１７）およびゲート電極
Ｇ上に、ＣｏＳｉ層２１ａを残存させる。

【００３１】次いで、図５に示すように窒素雰囲気中
で、７００℃程度の熱処理（第２アニール）を施すこと
により、ＣｏＳｉ層２１ａをＣｏＳｉ₂層２１ｂとす
る。このように、低温および高温の２回の熱処理（第
１、第２アニール）によりＣｏＳｉ ₂層２１ｂを形成す
るのは、コバルトシリサイドの異常成長を防止するため
である。即ち、高温で長時間の熱処理を行うと、コバル
トシリサイドが横方向に成長、例えば、コバルトシリサ
イドがｎ⁺型半導体領域１７上から素子分離２上まで延
在し、このｎ⁺型半導体領域１７と隣のＭＩＳＦＥＴの
ｎ⁺型半導体領域１７（ソース、ドレイン）とがショー
トしてしまう。このよううな現象を防止するため、前述
のように熱処理を２回に分けて行う。なお、ここで形成
されるＣｏＳｉ₂層２１ｂは、１８ｎｍ程度の厚さであ
る。

【００３２】次に、図６に示すように、シリコン基板１
（ＣｏＳｉ₂層２１ｂ）上に、スパッタ法により２ｎｍ
程度のチタン（Ｔｉ）膜１２２を堆積し、続いて、５ｎ
ｍ程度のＣｏ膜２２を堆積する。次いで、１０ｎｍ程度
のＴｉＮ膜（図示せず）を堆積する。次いで、窒素雰囲
気中で、６００℃程度の熱処理（第３アニール）を施す
ことにより、図７に示すように、シリコン基板１（ｎ⁺
型半導体領域１７）やゲート電極Ｇ、ＣｏＳｉ₂層２１
ｂおよびＣｏ膜２２においてシリサイド化反応をおこさ
せ、ＣｏＳｉ₂層２２ｂを形成する。この際、ＣｏＳｉ₂
層２２ｂ上には、未反応のＣｏ、Ｔｉ、ＴｉＮおよびＴ
ｉの酸化物等が含有した金属化合物膜１２４が残存す
る。次いで、この金属化合物膜１２４を除去し、シリコ
ン基板１（ｎ⁺型半導体領域１７）およびゲート電極Ｇ
上に、ＣｏＳｉ₂層２２ｂを残存させる。このＣｏＳｉ₂
層２２ｂの膜厚は、３５ｎｍ程度である。

【００３３】このように、本実施の形態によれば、Ｃｏ
膜２１および２２による２回のシリサイド化反応で、シ
リサイド層（２２ｂ）を形成したので、低抵抗で、接合
リークが少ないＭＩＳＦＥＴを形成することができる。

【００３４】図９は、本実施の形態のＭＩＳＦＥＴの場
合のソース、ドレイン領域と半導体基板との間に印加さ
れる電圧（Ｖ）と、これらの間に流れる電流（Ｉ：リー
ク電流）との関係を示す図（以下、電圧−電流図とい
う）である。これに対し、図１０は、本実施の形態で説
明したシリサイド層（ＣｏＳｉ₂層２１ｂ、ＣｏＳｉ₂層
２２ｂ）を形成しなかった場合の電圧―電流図である。

【００３５】このように、本実施の形態によれば、シリ
サイド層を形成しなかった場合と同程度のリーク電流と
することができる。

【００３６】一方、図１５（ａ）および（ｂ）は、１回
のシリサイド化反応によりシリサイド層を形成した場合
の電圧−電流図である。即ち、次の工程により形成され
たＭＩＳＦＥＴの場合の電圧−電流図である。

【００３７】まず、前述の図２に示すシリコン基板１上
に、スパッタ法により７ｎｍ程度の膜厚のＣｏ（コバル
ト）膜２１を堆積し、次いで、１０ｎｍ程度の窒化チタ
ン（ＴｉＮ、図示せず）膜を堆積する（図１１）。

【００３８】次いで、図１２に示すように、窒素雰囲気
中で、５００℃程度の熱処理（第１アニール）を施すこ
とにより、シリコン基板１（ｎ⁺型半導体領域１７）と
Ｃｏ膜２１との接触部およびゲート電極ＧとＣｏ膜２１
との接触部においてシリサイド化反応をおこさせ、シリ
コン基板１（ｎ⁺型半導体領域１７）およびゲート電極
Ｇ上に、膜厚１４ｎｍ程度のＣｏＳｉ（コバルトシリサ
イド）層２１ａを形成する。

【００３９】次いで、図１３に示すように、未反応のＣ
ｏ膜２１およびＴｉＮ膜をエッチングにより除去し、シ
リコン基板１（ｎ⁺型半導体領域１７）およびゲート電
極Ｇ上に、ＣｏＳｉ層２１ａを残存させる。次いで、図
１４に示すように、窒素雰囲気中で、７００℃程度の熱
処理（第２アニール）を施すことにより、ＣｏＳｉ層２
１ａをＣｏＳｉ₂層２１ｂとする。

【００４０】図１５（ａ）は、前述の工程における第１
アニール後の電圧−電流図、図１５（ｂ）は、第２アニ
ール後の電圧−電流図である。このように、第２アニー
ルによってリーク電流のばらつきが低減できることがわ
かる。

【００４１】これに対して、ＣｏＳｉ₂層２１ｂの膜厚
を確保（例えば３５ｎｍ程度と）すべく、前述の工程に
おいてＣｏ膜２１の膜厚を１０ｎｍとした場合には、第
１アニール後の電圧−電流図は、図１６（ａ）に示すよ
うに、また、第２アニール後の電圧−電流図は、図１６
（ｂ）に示すようになる。

【００４２】このように、Ｃｏ膜を１０ｎｍと厚く形成
し、１回のシリサイド化反応により厚いシリサイド層を
形成した場合には、第２アニールによってもリーク電流
のばらつきが低減できないことがわかる。その結果、歩
留まりが低下してしまう。

【００４３】しかしながら、本実施の形態によれば、２
回のシリサイド化反応によってシリサイド層を形成した
ので、シリサイド層を形成しなかった場合と同程度のリ
ーク電流とし、また、リーク電流のばらつきを抑えるこ
とができる。

【００４４】このように、リーク電流を低減することが
できる理由について、以下に考察する。シリサイド化反
応時には、シリコン基板１（ｎ⁺型半導体領域１７）上
のＣｏ膜２１からＣｏがシリコン基板１中に拡散する。
このＣｏの拡散によってシリコン基板中に欠陥が生じ、
この欠陥がリーク電流の原因であると考えられる。この
Ｃｏの拡散量は、Ｃｏ膜の膜厚が大きいほど大きく、基
板の深い所まで拡散すると考えられる。

【００４５】しかしながら、本実施の形態においては、
２回のシリサイド化反応によりシリサイド層を形成した
ので、１回あたりのＣｏ膜（２１、２２）の膜厚を小さ
くすることができる。従って、前述のＣｏの拡散量を小
さくすることができ、リーク電流を低減できると考えら
れる。

【００４６】また、２回目のシリサイド化反応において
は、１回目のシリサイド化反応で形成されたシリサイド
層（ＣｏＳｉ₂）上にＣｏ膜を形成することとなるた
め、Ｃｏ膜から拡散するＣｏは、シリサイド層の還元反
応（ＣｏＳｉ₂＋Ｃｏ→２ＣｏＳｉ）に寄与し、シリコ
ン基板１まで拡散しにくくなる。

【００４７】その結果、２回目のシリサイド化反応にお
いても、シリコン基板１へのＣｏの拡散による欠陥を低
減できる。なお、還元反応の結果生じたＣｏＳｉは、そ
の下層のシリコン基板１中のシリコンと反応することに
よってシリサイド層（ＣｏＳｉ₂）となる。ここで、１
回目のシリサイド化反応のＣｏ膜の膜厚（Ｘ１）と２回
目のシリサイド化反応のＣｏ膜の膜厚（Ｘ２）とは、同
程度もしくはＸ１＜Ｘ２の方がより好ましいと考えられ
る。

【００４８】また、本実施の形態においては、１回目の
シリサイド化反応で形成されたシリサイド層（ＣｏＳｉ
₂層２１ｂ）とＣｏ膜２２との間にＴｉ膜１２２を形成
したので、シリサイド層上の自然酸化膜をこのＴｉ膜１
２２が還元し、Ｃｏの拡散を促すことができる。

【００４９】即ち、図１７に示すように、１回目のシリ
サイド化反応で形成されたシリサイド層（ＣｏＳｉ₂層
２１ｂ）上には、自然酸化膜１２１が形成される。従っ
て、この自然酸化膜上にＣｏ膜を堆積し、熱処理を施し
ても、自然酸化膜１２１によりＣｏの拡散は阻害され、
所望の膜厚のシリサイド層を得ることができなかった。

【００５０】しかしながら、図１８に示すように、１回
目のシリサイド化反応で形成されたシリサイド層（Ｃｏ
Ｓｉ₂層２１ｂ）上に、Ｔｉ膜１２２を形成すると、前
述の自然酸化膜１２１が還元され、Ｃｏ膜２２中のＣｏ
がシリサイド層（ＣｏＳｉ₂層２１ｂ）まで拡散するこ
とが可能となる。

【００５１】その結果、２回目のシリサイド化反応によ
り所望の膜厚のシリサイド層を形成することができる。

【００５２】ここで、本実施の形態においては、シリコ
ン基板１（ＣｏＳｉ₂層２１ｂ）上に、スパッタ法によ
り２ｎｍ程度のチタン（Ｔｉ）膜１２２を堆積し、続い
て、５ｎｍ程度のＣｏ膜２２を堆積したが、図１９に示
すように１回目のシリサイド化反応で形成されたシリサ
イド層（ＣｏＳｉ₂層２１ｂ）表面にスパッタエッチン
グ、もしくはフッ酸洗浄を施し、前述の自然酸化膜１２
１を除去した後、Ｃｏ膜２２（５ｎｍ程度）を堆積して
もよい（図２０）。

【００５３】また、１回目のシリサイド化反応と同様
に、２回目のシリサイド化反応のアニール処理を２回に
分けて行ってもよい。

【００５４】即ち、本実施の形態においては、窒素雰囲
気中で、６００℃程度の熱処理（第３アニール）を施す
ことにより、図７に示すように、シリコン基板１（ｎ⁺
型半導体領域１７）やゲート電極Ｇ上にＣｏＳｉ₂層２
２ｂを形成したが、まず、窒素雰囲気中で、５００℃程
度の熱処理（第３アニール）を施すことにより、シリコ
ン基板１（ｎ⁺型半導体領域１７）やゲート電極Ｇ上に
ＣｏＳｉ層を形成し、次いで、窒素雰囲気中で、７００
℃程度の熱処理（第４アニール）を施すことにより、Ｃ
ｏＳｉ層をＣｏＳｉ₂層２２ｂとしてもよい。このよう
に、低温および高温の２回の熱処理（第３、第４アニー
ル）によりＣｏＳｉ₂層２２ｂを形成することにより、
コバルトシリサイドの異常成長を防止することができ
る。

【００５５】また、本実施の形態においては、シリサイ
ド化反応を２回行ったが、３回以上のシリサイド化反応
によりシリサイド層を形成してもよい。

【００５６】ここまでの工程で、ｎチャネル型ＭＩＳＦ
ＥＴが完成する。

【００５７】この後、ＭＩＳＦＥＴ上に層間絶縁膜が形
成され、この層間絶縁膜中に第１層配線とソース、ドレ
イン領域との接続部であるプラグが形成され、さらに、
その層間絶縁膜上には、第１層配線が形成されるが、こ
れらの製造工程およびその構成については省略する。

【００５８】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。

【００５９】特に、本実施の形態においては、ｎチャネ
ル型ＭＩＳＦＥＴを例に説明したが、本発明は、ｎチャ
ネル型ＭＩＳＦＥＴに限られず、シリサイド層を有する
半導体集積回路装置に広く適用することができる。ま
た、本実施の形態においては、Ｃｏ膜を用いてＣｏＳｉ
₂層を形成したが、他の金属膜を用いて金属シリサイド
層を形成してもよい。

【００６０】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。

【００６１】ＭＩＳＦＥＴのソース、ドレイン領域およ
びゲート電極上に第１の金属膜を堆積し、第１のシリサ
イド化反応により、第１の金属シリサイド層を形成し、
前記第１の金属シリサイド層上に第２および第３の金属
膜を堆積し、第２のシリサイド化反応により、前記ソー
ス、ドレイン領域およびゲート電極上に第２の金属シリ
サイド層を形成したので、所望の膜厚の第２の金属シリ
サイド層を得ることができ、ゲート電極やソース、ドレ
イン領域の高抵抗化を防止することができる。また、リ
ーク電流を低減することができ、製品の消費電流（スタ
ンバイ電流を含む）を低減することができる。また、製
品歩留まりの向上を図ることができる。

【００６２】また、前記第１の金属シリサイド層の表面
を洗浄もしくはエッチングした後、前記第２の金属膜を
堆積することにより所望の膜厚の第２の金属シリサイド
層を得ることができ、ゲート電極やソース、ドレイン領
域の高抵抗化を防止することができる。また、製品歩留
まりの向上を図ることができる。

【図面の簡単な説明】

【図１】本発明の実施の形態である半導体集積回路装置
の製造方法を示すシリコン基板の要部断面図である。

【図２】本発明の実施の形態である半導体集積回路装置
の製造方法を示すシリコン基板の要部断面図である。

【図３】本発明の実施の形態である半導体集積回路装置
の製造方法を示すシリコン基板の要部断面図である。

【図４】本発明の実施の形態である半導体集積回路装置
の製造方法を示すシリコン基板の要部断面図である。

【図５】本発明の実施の形態である半導体集積回路装置
の製造方法を示すシリコン基板の要部断面図である。

【図６】本発明の実施の形態である半導体集積回路装置
の製造方法を示すシリコン基板の要部断面図である。

【図７】本発明の実施の形態である半導体集積回路装置
の製造方法を示すシリコン基板の要部断面図である。

【図８】本発明の実施の形態である半導体集積回路装置
の製造方法を示すシリコン基板の要部断面図である。

【図９】本発明の実施の形態であるＭＩＳＦＥＴのソー
ス、ドレイン領域と半導体基板間の電圧−電流図であ
る。

【図１０】シリサイド層を形成しなかった場合のＭＩＳ
ＦＥＴのソース、ドレイン領域と半導体基板間の電圧−
電流図である。

【図１１】本発明の効果を説明するための他の半導体集
積回路装置の製造方法を示すシリコン基板の要部断面図
である。

【図１２】本発明の効果を説明するための他の半導体集
積回路装置の製造方法を示すシリコン基板の要部断面図
である。

【図１３】本発明の効果を説明するための他の半導体集
積回路装置の製造方法を示すシリコン基板の要部断面図
である。

【図１４】本発明の効果を説明するための他の半導体集
積回路装置の製造方法を示すシリコン基板の要部断面図
である。

【図１５】（ａ）および（ｂ）は、Ｃｏ膜を７ｎｍとし
た場合のＭＩＳＦＥＴのソース、ドレイン領域と半導体
基板間の電圧−電流図である。

【図１６】（ａ）および（ｂ）は、Ｃｏ膜を１０ｎｍと
した場合のＭＩＳＦＥＴのソース、ドレイン領域と半導
体基板間の電圧−電流図である。

【図１７】本発明の実施の形態である半導体集積回路装
置の製造方法を示すシリコン基板の要部断面図である。

【図１８】本発明の実施の形態である半導体集積回路装
置の製造方法を示すシリコン基板の要部断面図である。

【図１９】本発明の他の実施の形態である半導体集積回
路装置の製造方法を示すシリコン基板の要部断面図であ
る。

【図２０】本発明の他の実施の形態である半導体集積回
路装置の製造方法を示すシリコン基板の要部断面図であ
る。

【符号の説明】

１ シリコン基板 ２ 素子分離 ３ ｐ型ウエル ５ 酸化シリコン膜 ９ｎ 多結晶シリコン膜 １３ ｎ^-型半導体領域 １６ｓ サイドウォール膜 １７ ｎ⁺型半導体領域 ２１ Ｃｏ膜 ２１ａ ＣｏＳｉ層 ２１ｂ ＣｏＳｉ₂層 ２２ Ｃｏ膜 ２２ｂ ＣｏＳｉ₂層 １２１ 自然酸化膜 １２２ Ｔｉ膜 １２４ 金属化合物膜 Ｇ ゲート電極

───────────────────────────────────────────────────── フロントページの続き (72)発明者 小島 勝紀 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 奥谷 謙 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 鈴樹 正恭 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 渡部 浩三 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 Ｆターム(参考） 4M104 AA01 BB01 BB14 BB20 BB30 BB38 BB40 CC01 CC05 DD04 DD22 DD23 DD37 DD43 DD65 DD78 DD84 EE14 FF14 GG08 GG09 GG10 GG14 GG16 HH04 HH16 HH20 5F140 AA02 AA10 AA24 BC06 BE02 BF04 BF11 BF18 BG08 BG12 BG28 BG30 BG34 BG52 BG53 BH15 BK02 BK13 CB04 CE05 CE06 CE07 CF04

Claims (5)

【特許請求の範囲】
1. 【請求項１】 （ａ）シリコン基板上に、ゲート絶縁膜
   を介しシリコン膜からなるゲート電極を形成する工程
   と、 （ｂ）前記ゲート電極の両側に不純物を注入することに
   よりソース、ドレイン領域を形成する工程と、 （ｃ）前記ソース、ドレイン領域およびゲート電極上に
   第１の金属膜を堆積する工程と、 （ｄ）第１の熱処理により、前記第１の金属膜、前記ソ
   ース、ドレイン領域およびゲート電極部においてシリサ
   イド化反応を起こさせ、第１の金属シリサイド層を形成
   する工程と、 （ｅ）未反応の前記第１の金属膜を除去する工程と、 （ｆ）前記第１の金属シリサイド層上に第２の金属膜を
   形成する工程と、 （ｇ）前記第２の金属膜上に第３の金属膜を堆積する工
   程と、 （ｈ）第２の熱処理により、前記第３の金属膜、第１の
   金属シリサイド層、前記ソース、ドレイン領域およびゲ
   ート電極部においてシリサイド化反応を起こさせ、前記
   ソース、ドレイン領域およびゲート電極上に第２の金属
   シリサイド層を形成する工程と、 （ｉ）未反応の前記第３の金属膜および前記第２の金属
   膜を除去する工程と、を有することを特徴とする半導体
   集積回路装置の製造方法。
2. 【請求項２】 前記第１および第３の金属層は、コバル
   ト（Ｃｏ）層であり、前記第２の金属層は、チタン（Ｔ
   ｉ）層であることを特徴とする請求項１記載の半導体集
   積回路装置の製造方法。
3. 【請求項３】 前記第１の金属層は、前記第３の金属層
   より薄い層であることを特徴とする請求項１記載の半導
   体集積回路装置の製造方法。
4. 【請求項４】 （ａ）シリコン基板上に、ゲート絶縁膜
   を介しシリコン膜からなるゲート電極を形成する工程
   と、 （ｂ）前記ゲート電極の両側に不純物を注入することに
   よりソース、ドレイン領域を形成する工程と、 （ｃ）前記ソース、ドレイン領域およびゲート電極上に
   第１の金属膜を堆積する工程と、 （ｄ）第１のシリサイド化反応により、前記ソース、ド
   レイン領域およびゲート電極上と前記第１の金属膜との
   接触部に第１の金属シリサイド層を形成する工程と、 （ｅ）未反応の前記第１の金属膜を除去する工程と、 （ｆ）前記第１の金属シリサイド層の表面を洗浄もしく
   はエッチングする工程と、 （ｇ）前記第１の金属シリサイド層上に第２の金属膜を
   堆積する工程と、 （ｈ）第２のシリサイド化反応により、前記ソース、ド
   レイン領域およびゲート電極上に第２の金属シリサイド
   層を形成する工程と、 （ｉ）未反応の前記第２の金属膜を除去する工程と、 を有することを特徴とする半導体集積回路装置の製造方
   法。
5. 【請求項５】 （ａ）シリコン基板上にゲート絶縁膜を
   介し形成され、シリコン膜からなるゲート電極と、 （ｂ）前記ゲート電極の両側に形成されたソース、ドレ
   イン領域と、 （ｃ）前記ゲート電極およびソース、ドレイン領域上に
   形成された金属シリサイド層であって、第１のシリサイ
   ド化反応により形成された第１領域と第２のシリサイド
   化反応により形成された第２領域を有する金属シリサイ
   ド層と、を有することを特徴とする半導体集積回路装
   置。