JP2002369927A - 遊技機用乱数生成回路 - Google Patents

Abstract

(57)【要約】 【課題】 不正行為を防止することができる遊技機の制
御に使用される遊技機用乱数生成回路を提供すること。 【解決手段】 フラグコントローラ３７により、乱数用
カウンタ３１のカウント値に対応するフラグレジスタ３
６のフラグが調べられ、オフされていれば、第１ラッチ
信号３７ｂが出力され、該カウント値が乱数レジスタ３
４へラッチされる。リセット信号１１ｂを入力すると第
２ラッチ信号３７ｃが出力され、乱数レジスタ３４の値
が出力レジスタ３５へラッチされ、この値が乱数ＩＣ１
４の出力乱数値として大当たりの判定に用いられる。こ
の値に対応するフラグレジスタ３６のフラグはオンさ
れ、次回からその値の乱数レジスタ３４へのラッチが禁
止される。リセット信号１１ｂの出力回数が最大値レジ
スタ３２の値と一致すると、クリア信号３７ａが出力さ
れ、フラグレジスタ３６の全フラグがオフされ、乱数値
の出力が再び繰り返される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】 本発明は、パチンコ遊技機
などの遊技機に使用される遊技機用乱数生成回路に関
し、特に、「ぶら下げ基板」等による不正行為を防止す
ることができる遊技機用乱数生成回路に関するものであ
る。

【０００２】

【従来の技術】 遊技機の一種であるパチンコ遊技機
は、複数種類の図柄を変動表示可能な表示装置を備えて
おり、遊技領域に打ち込まれた打球が図柄作動ゲートを
通過することにより、変動表示を開始するように構成さ
れている。この変動表示が予め定められた図柄の組み合
わせと一致して停止すると、大当たりとなって、遊技者
に所定の遊技価値が付与され、大量の遊技球が払出可能
な状態となる。

【０００３】かかる大当たりの発生の有無は、打球が図
柄作動ゲートを通過するタイミングで決定される。即
ち、１カウントずつ定期的に一定の範囲で（例えば、１
カウントずつ、２ｍｓ毎に、０から３４６の範囲で）更
新されるカウンタを備え、打球が図柄作動ゲートを通過
したときに、そのカウンタの値を読み出し、読み出され
たカウンタの値が、例えば「７」などの所定値と一致す
る場合に、大当たりを発生させている。大当たりが発生
すると、制御基板のコネクタに接続されたケーブルを介
して、大当たりコマンドが表示装置の表示用基板へ送信
される。表示装置では、受信された大当たりコマンドに
基づいて、変動表示を制御し、所定の図柄の組み合わせ
で停止する大当たり表示を現出させるのである。

【０００４】

【発明が解決しようとする課題】 ところが、最近、
「ぶら下げ基板」と呼ばれる不正な基板を使用した不正
行為が報告されている。この不正行為は、制御基板と表
示装置の表示用基板との間に、不正な基板をぶら下げて
（不正な「ぶら下げ基板」を取り付けて）、不当に大当
たりを発生させるというものである。具体的には、前記
したパチンコ遊技機に設けられる大当たりを決定するた
めのカウンタと同様の働きをするカウンタ（１カウント
ずつ定期的に一定の範囲で更新されるカウンタ）を「ぶ
ら下げ基板」内に設け、そのカウンタの値をパチンコ遊
技機の電源投入に合わせてリセット（０クリア）するこ
とにより、「ぶら下げ基板」内で大当たりの発生タイミ
ングを把握する。そして、その把握した大当たりの発生
タイミングに合わせて、「ぶら下げ基板」内で打球の図
柄作動ゲート通過信号を不正に生成し、これをパチンコ
遊技機の制御基板へ出力して、不当に大当たりを発生さ
せるというものである。遊技場などでは、この「ぶら下
げ基板」を用いた不正行為により、多大な被害を被って
いるという問題点があった。

【０００５】本発明は上述した問題点を解決するために
なされたものであり、「ぶら下げ基板」等による大当た
りの発生タイミングの把握を不可能にして、かかる「ぶ
ら下げ基板」等を用いた不正行為を防止することができ
る遊技機の制御に使用される遊技機用乱数生成回路を提
供することを目的としている。

【０００６】

【課題を解決するための手段】 この目的を達成するた
めに請求項１記載の遊技機用乱数生成回路は、遊技機の
制御に使用される乱数を生成する回路であり、生成され
る乱数値の範囲内でカウント値の更新を繰り返すカウン
タ回路と、そのカウンタ回路のカウント値を第１ラッチ
信号に基づいてラッチする第１ラッチ回路と、その第１
ラッチ回路にラッチされている値を第２ラッチ信号に基
づいてラッチし、乱数値として出力する第２ラッチ回路
と、各乱数値毎にその第２ラッチ回路にラッチされたｎ
回分のラッチ履歴を記憶する記憶回路と、その記憶回路
に記憶されるラッチ履歴がｎ回に達しない値を前記カウ
ンタ回路がカウントする場合に、前記第１ラッチ回路へ
第１ラッチ信号を出力する第１ラッチ信号出力回路と、
前記乱数値の総数のｎ倍の前記第２ラッチ信号が出力さ
れた場合に、前記記憶回路に記憶されるラッチ履歴をク
リアするクリア回路とを備えている。

【０００７】この請求項１記載の遊技機用乱数生成回路
によれば、カウンタ回路により、生成される乱数値の範
囲内でカウント値の更新が繰り返される。カウンタ回路
のカウント値は第１ラッチ信号に基づいて第１ラッチ回
路にラッチされ、その第１ラッチ回路にラッチされた値
は、更に、第２ラッチ信号に基づいて第２ラッチ回路に
ラッチされ、その第２ラッチ回路から乱数値として出力
される。記憶回路には、各乱数値毎に第２ラッチ回路に
ラッチされたｎ回分のラッチ履歴が記憶され、そのラッ
チ履歴がｎ回に達していない値がカウンタ回路によりカ
ウントされた場合に、第１ラッチ信号出力回路によっ
て、第１ラッチ信号が第１ラッチ回路へ出力される。よ
って、ラッチ履歴がｎ回に達していない値のみ第１ラッ
チ回路にラッチされるので、かかる値のみを第２ラッチ
回路にラッチさせることができる。一方、乱数値の取り
出し契機となる第２ラッチ信号が乱数値の総数のｎ倍分
出力されると、クリア回路によって、記憶回路に記憶さ
れているラッチ履歴がクリアされる。従って、この遊技
機用乱数生成回路によれば、すべての乱数値がｎ回分出
力されるまで（第２ラッチ回路にラッチされるまで）、
ｎ回を超えて出力される乱数値を生じさせることなく、
しかも、乱数値の出力順をランダムにすることができ
る。なお、ｎは自然数である。

【０００８】

【発明の実施の形態】 以下、本発明の好ましい実施例
について、添付図面を参照して説明する。本実施例で
は、遊技機の一例としてパチンコ遊技機、特に、第１種
パチンコ遊技機を用いて説明する。なお、本発明を第３
種パチンコ遊技機や他の遊技機に用いることは、当然に
可能である。

【０００９】図１は、パチンコ遊技機Ｐの遊技盤の正面
図である。遊技盤１の周囲には、打球が入賞することに
より５個から１５個の遊技球が払い出される複数の入賞
口２が設けられている。また、遊技盤１の中央には、複
数種類の識別情報としての図柄などを表示する液晶（Ｌ
ＣＤ）ディスプレイ３が設けられている。このＬＣＤデ
ィスプレイ３の表示画面は横方向に３分割されており、
３分割された各表示領域において、それぞれ図柄の変動
表示が行われる。

【００１０】ＬＣＤディスプレイ３の下方には、図柄作
動ゲート（第１種始動口）４が設けられている。打球が
この図柄作動ゲート４を通過することにより、前記した
ＬＣＤディスプレイ３の変動表示が開始される。図柄作
動ゲート４の下方には、特定入賞口（大入賞口）５が設
けられている。この特定入賞口５は、ＬＣＤディスプレ
イ３の変動後の表示結果が予め定められた図柄の組み合
わせの１つと一致する場合に、大当たりとなって、打球
が入賞しやすいように所定時間（例えば、３０秒経過す
るまで、あるいは、打球が１０個入賞するまで）開放さ
れる入賞口である。この特定入賞口５内には、Ｖゾーン
５ａが設けられており、特定入賞口５の開放中に、打球
がＶゾーン５ａ内を通過すると、継続権が成立して、特
定入賞口５の閉鎖後、再度、その特定入賞口５が所定時
間（又は、特定入賞口５に打球が所定個数入賞するま
で）開放される。この特定入賞口５の開閉動作は、最高
で１６回（１６ラウンド）繰り返し可能にされており、
開閉動作の行われ得る状態が、いわゆる所定の遊技価値
の付与された状態（特別遊技状態）である。

【００１１】図２は、かかるパチンコ遊技機Ｐの電気的
構成を示したブロック図である。パチンコ遊技機Ｐの制
御部Ｃは、演算装置であるＣＰＵ１１と、そのＣＰＵ１
１によって実行される各種の制御プログラムなどを記憶
したＲＯＭ１２と、各種のデータ等を一時的に記憶する
ためのメモリであるＲＡＭ１３と、パチンコ遊技機Ｐの
制御に使用される乱数を生成し出力する乱数ＩＣ１４と
を備えている。なお、図５のフローチャートに示すリセ
ット割込処理は、ＲＯＭ１２内に記憶されている。

【００１２】図３は、乱数ＩＣ１４の電気的構成を示し
たブロック図である。乱数ＩＣ１４は、乱数用カウンタ
３１と、最大値レジスタ３２と、コンパレータ３３と、
乱数レジスタ３４と、出力レジスタ３５と、フラグレジ
スタ３６と、フラグコントローラ３７とを備えている。

【００１３】乱数用カウンタ３１は、ＣＰＵ１１から出
力されるオペコード・フェッチの信号であるＭ１信号１
１ａの立ち下がり毎に１カウントずつカウントアップを
行う１０ビットのカウンタであり、カウント値を「０〜
１０２３」の範囲で更新可能にされている。最大値レジ
スタ３２は、その乱数用カウンタ３１で更新されるカウ
ント値の最大値＋１を記憶するためのレジスタであり、
乱数用カウンタ３１の更新範囲＋１である「１〜１０２
４」のいずれかの値が、ＣＰＵ１１によって書き込まれ
る。コンパレータ３３は、最大値レジスタ３２の値と乱
数用カウンタ３１のカウント値とを比較して、両値が一
致する場合に、クリア信号３３ａを乱数用カウンタ３１
へ出力して、乱数用カウンタ３１のカウント値を「０」
クリアする。

【００１４】このように乱数用カウンタ３１は、Ｍ１信
号１１ａが出力される度に、「０」から最大値レジスタ
３２に記憶された値−１の範囲内で、１カウントずつカ
ウントアップを行うのである。なお、本実施例では、乱
数用カウンタ３１が「０〜３４６」の範囲でカウント値
の更新を行うように、ＣＰＵ１１により最大値レジスタ
３２に「３４７」が書き込まれる。

【００１５】乱数レジスタ３４は、乱数用カウンタ３１
が未だ出力レジスタ３５にラッチされていない値をカウ
ントする場合に、そのカウント値をラッチするレジスタ
である。具体的には、乱数レジスタ３４は、後述するフ
ラグコントローラ３７から出力される第１ラッチ信号３
７ｂが入力された時の乱数用カウンタ３１のカウント値
をラッチする。第１ラッチ信号３７ｂは、乱数用カウン
タ３１のカウント値に対応するフラグレジスタ３６のフ
ラグがオフである場合に、フラグコントローラ３７によ
って出力される。

【００１６】出力レジスタ３５は、乱数ＩＣ１４から乱
数値として出力される値をラッチするレジスタであり、
フラグコントローラ３７から出力される第２ラッチ信号
３７ｃが入力された時の乱数レジスタ３４の値をラッチ
する。後述するように、第２ラッチ信号３７ｃは、ＣＰ
Ｕ１１に対して２ｍｓ毎にリセット割込処理を実行させ
るためのＣＰＵリセット信号１１ｂを入力することによ
り、フラグコントローラ３７によって出力される。この
ため出力レジスタ３５の値、即ち、乱数ＩＣ１４の出力
乱数値は、ＣＰＵリセット信号１１ｂに対応して、２ｍ
ｓ毎に切り替えられるのである。なお、ＣＰＵリセット
信号１１ｂは、図示しないゲートアレイにより、２ｍｓ
間隔で出力される。

【００１７】フラグレジスタ３６は、出力レジスタ３５
にラッチ済みの値を記憶するためのフラグであり、乱数
用カウンタ３１の各値に対応する１０２４ビットのフラ
グを備えている。例えば、出力レジスタ３５に「５」が
ラッチされた場合には、フラグレジスタ３６の５番目の
フラグがオンされ、「１００」がラッチされた場合に
は、フラグレジスタ３６の１００番目のフラグがオンさ
れる。一旦オンされたフラグレジスタ３６の各フラグ
は、フラグコントローラ３７から出力されるクリア信号
３７ａによって、一斉にオフされる。

【００１８】フラグコントローラ３７は、次の４つの機
能を備えたコントローラである。第１は、乱数用カウン
タ３１のカウント値を入力して、そのカウント値に対応
するフラグレジスタ３６のフラグのオンオフ状態を調
べ、かかるフラグがオフされている場合、即ち、入力さ
れた乱数用カウンタ３１のカウント値が未だ出力レジス
タ３５にラッチされていない値である場合に、第１ラッ
チ信号３７ｂを乱数レジスタ３４へ出力する機能であ
る。これにより、そのときの乱数用カウンタ３１のカウ
ント値が乱数レジスタ３４にラッチされる。

【００１９】第２は、ＣＰＵ１１に対して２ｍｓ毎にリ
セット割込処理を実行させるためのＣＰＵリセット信号
１１ｂを入力して、第２ラッチ信号３７ｃを出力レジス
タ３５へ出力する機能である。これにより、乱数レジス
タ３４にラッチされている値を、２ｍｓ毎に出力レジス
タ３５にラッチさせることができる。即ち、２ｍｓ毎に
出力レジスタ３５の値（乱数ＩＣ１４の出力乱数値）を
切り替えることができるのである。

【００２０】第３は、第２ラッチ信号３７ｃにより出力
レジスタ３５にラッチされた値を入力して、その値に対
応するフラグレジスタ３６のフラグをオンする機能であ
る。この機能と第１の機能とが相まって、フラグレジス
タ３６のフラグがオフされるまでの間、出力レジスタ３
５にラッチ済みの値を、再び乱数レジスタ３４（および
出力レジスタ３５）へラッチさせないようにしている。

【００２１】第４は、前記ＣＰＵリセット信号１１ｂの
回数をカウントして、その回数が最大値レジスタ３２に
記憶される値と一致した場合に、フラグレジスタ３６へ
クリア信号３７ａを出力する機能である。このクリア信
号３７ａにより、フラグレジスタ３６のフラグが一斉に
オフされる。

【００２２】前記したように、ＣＰＵリセット信号１１
ｂを入力する度に出力レジスタ３５にラッチされる値が
切り替えられ（第２の機能）、かつ、一度、出力レジス
タ３５にラッチされた値は、フラグレジスタ３６のフラ
グがオフされるまで出力レジスタ３５にはラッチされな
い（第１〜３の機能）。しかも、乱数用カウンタ３１
は、Ｍ１信号１１ａによりカウントの更新を行うので、
後述するように、ＣＰＵリセット信号１１ｂの出力間隔
である２ｍｓのうちに一回り以上のカウントの更新を行
っている。よって、出力レジスタ３５の値を切り替える
第２ラッチ信号３７ｃの出力回数が最大値レジスタ３２
に記憶されている値と一致するということは、すべての
乱数値が出力レジスタ３５にラッチされたということ、
即ち、すべての乱数値が乱数ＩＣ１４の乱数値として出
力されたということである。従って、かかる場合には、
乱数ＩＣ１４からの乱数値の出力を再度繰り返すため
に、クリア信号３７ａをフラグレジスタ３６へ出力し
て、フラグレジスタ３６のすべてのフラグをオフするの
である。

【００２３】ここで図４を参照して、乱数用カウンタ３
１の更新トリガーとなるＭ１信号１１ａについて説明す
る。Ｍ１信号１１ａは、ＣＰＵ１１から出力されるオペ
コードをフェッチするための信号であり、Ｔ１クロック
の立ち上がりとほぼ同時に立ち下がり、Ｔ３クロックの
立ち上がり後、ほぼ同時に立ち上がる信号である。Ｍ１
信号１１ａは、ＣＰＵ１１による各命令の実行時に必ず
１回以上出力される。例えば、ＣＰＵ１１が第１オペコ
ードのみの命令を実行する場合には、その命令の実行時
にＭ１信号１１ａは１回出力されるだけであるが、第２
オペコードまで有する命令を実行する場合には、その命
令の実行時に、Ｍ１信号１１ａは２回出力される。加え
て、１つの命令を構成するマシンサイクル数は、命令に
よって異なっている。このためＭ１信号１１ａは、ＣＰ
Ｕ１１による命令の実行時に必ず出力されるが、その出
力間隔は一定ではない。即ち、ＣＰＵ１１により実行さ
れる命令に応じて（パチンコ遊技機Ｐの遊技状態に応じ
て）、Ｍ１信号１１ａの出力間隔は変化するのである。

【００２４】しかも、Ｍ１信号１１ａは、ＣＰＵリセッ
ト信号１１ｂの出力間隔である２ｍｓのうちに、約１０
００回以上出力される信号である。例えば、ＣＰＵ１１
の動作クロックを８ＭＨｚとすると、１クロックは１２
５ｎｓである。そこで、１命令を実行するための平均ク
ロック数を約１６クロックとして計算すると、１命令の
実行時間は約２μｓとなるので、２ｍｓのうちに約１０
００命令が実行される。このためＭ１信号１１ａは、Ｃ
ＰＵリセット信号１１ｂの出力間隔である２ｍｓのうち
に、約１０００回以上出力されるのである。

【００２５】よって、本実施例では、かかるＭ１信号１
１ａにより乱数用カウンタ３１の値を「０〜３４６」の
範囲で更新しているので、出力乱数値をラッチする出力
レジスタ３５の値が切り替えられる２ｍｓの間に、乱数
用カウンタ３１のカウント値の更新を非等間隔に、か
つ、確実に一回り以上行うことができるのである。

【００２６】図２に示すように、これらのＣＰＵ１１、
ＲＯＭ１２、ＲＡＭ１３、乱数ＩＣ１４は、バスライン
１７を介して互いに接続されている。バスライン１７
は、また、入出力ポート１５にも接続されており、この
入出力ポート１５は表示装置Ｄや他の入出力装置１６と
接続されている。制御部Ｃは、入出力ポート１５を介し
て、表示装置Ｄや他の入出力装置１６へ動作コマンドを
送り、それら各装置を制御する。ＬＣＤディスプレイ３
の変動表示や特定入賞口５の開閉動作も、この動作コマ
ンドに基づいて制御される。

【００２７】表示装置Ｄは、ＣＰＵ２１と、プログラム
ＲＯＭ２２と、ワークＲＡＭ２３と、ビデオＲＡＭ２４
と、キャラクタＲＯＭ２５と、画像コントローラ２６
と、入出力ポート２７と、ＬＣＤディスプレイ３とを備
えている。表示装置ＤのＣＰＵ２１は、制御部Ｃから出
力される動作コマンドに応じて、ＬＣＤディスプレイ３
の表示制御（変動表示）を行うものであり、プログラム
ＲＯＭ２２には、このＣＰＵ２１により実行されるプロ
グラムが記憶されている。ワークＲＡＭ２３は、ＣＰＵ
２１によるプログラムの実行時に使用されるワークデー
タが記憶されるメモリである。

【００２８】ビデオＲＡＭ２４は、ＬＣＤディスプレイ
３に表示されるデータが記憶されるメモリであり、この
ビデオＲＡＭ２４の内容を書き換えることにより、ＬＣ
Ｄディスプレイ３の表示内容が変更される。即ち、各表
示領域における図柄の変動表示は、ビデオＲＡＭ２４の
内容が書き換えられることにより行われる。キャラクタ
ＲＯＭ２５は、ＬＣＤディスプレイ３に表示される図柄
などのキャラクタデータを記憶するメモリである。画像
コントローラ２６は、ＣＰＵ２１、ビデオＲＡＭ２４、
入出力ポート２７のそれぞれのタイミングを調整して、
データの読み書きを介在するとともに、ビデオＲＡＭ２
４に記憶される表示データをキャラクタＲＯＭ２５を参
照して所定のタイミングでＬＣＤディスプレイ３に表示
させるものである。

【００２９】次に、上記のように構成されたパチンコ遊
技機Ｐで実行される各処理を、図５のフローチャートを
参照して説明する。図５は、ＣＰＵリセット信号１１ｂ
により、パチンコ遊技機Ｐの制御部Ｃにおいて、２ｍｓ
毎に実行されるリセット割込処理のフローチャートであ
る。このリセット割込処理により、パチンコ遊技機Ｐの
遊技が制御される。

【００３０】リセット割込処理では、まず、その処理が
電源投入後、最初に実行された処理であるか否かが調べ
られる（Ｓ１）。最初に実行された処理であれば（Ｓ
１：Ｙｅｓ）、ＲＡＭ１３の初期化を行った後に（Ｓ
２）、乱数の更新範囲の上限を定めるため、乱数ＩＣ１
４の最大値レジスタ３２に「３４７」を書き込む（Ｓ
３）。これにより乱数ＩＣ１４の乱数用カウンタ３１は
「０〜３４６」の範囲でカウントアップを行うので、乱
数ＩＣ１４から出力される乱数値は「０〜３４６」とな
る。

【００３１】Ｓ３の処理後、又は、Ｓ１の処理において
電源投入後２回目以降に実行されたリセット割込処理で
あると判断された場合には（Ｓ１：Ｎｏ）、打球が図柄
作動ゲート４を通過していれば（Ｓ４：Ｙｅｓ）、乱数
ＩＣ１４の出力乱数値を記憶する出力レジスタ３５の値
を読み出し（Ｓ５）、その読み出した値が当たり値（例
えば「７」）の１つと一致するか否かを判断する（Ｓ
６）。当たり値の１つと一致する場合には（Ｓ６：Ｙｅ
ｓ）、大当たりと判定して、大当たり処理を実行する
（Ｓ７）。大当たり処理では、大当たりコマンドが制御
部Ｃから後述する表示装置Ｄへ送られて、表示装置Ｄに
より、この大当たりコマンドに基づいて、ＬＣＤディス
プレイ３の変動表示が大当たりの状態に制御されるので
ある。

【００３２】一方、Ｓ４の処理において、打球が図柄作
動ゲート４を通過しなかった場合は（Ｓ４：Ｎｏ）、乱
数ＩＣ１４の値を読み出すことなく、また、Ｓ６の処理
において、読み出した乱数ＩＣ１４の出力レジスタ３５
の値がいずれの当たり値とも一致しない場合には（Ｓ
６：Ｎｏ）、ハズレであるので、大当たり処理を行うこ
となく、Ｓ８の処理へ移行する。

【００３３】Ｓ８の処理において、パチンコ遊技機Ｐの
遊技状態に応じた各処理を実行した後、今回のリセット
割込処理を終了して、次回のリセット割込処理を待機す
る。

【００３４】ここで、大当たりの判定に用いられる乱数
値を出力する乱数ＩＣ１４の動作について説明する。乱
数ＩＣ１４の乱数用カウンタ３１は、ＣＰＵ１１から出
力されるＭ１信号１１ａの立ち下がり毎にカウントアッ
プを行い、カウント値が最大値レジスタ３２に記憶され
る「３４７」に達すると、コンパレータ３３からクリア
信号３３ａが乱数用カウンタ３１へ出力されて、カウン
ト値が「０」クリアされる。よって、乱数用カウンタ３
１は、Ｍ１信号１１ａにより、「０〜３４６」の範囲で
カウントアップを繰り返すのである。

【００３５】この乱数用カウンタ３１のカウント値は、
フラグコントローラ３７に入力されている。フラグコン
トローラ３７では、その都度、乱数用カウンタ３１のカ
ウント値に対応するフラグレジスタ３６のフラグを調
べ、そのフラグがオフされていれば、第１ラッチ信号３
７ｂを出力して、かかるカウント値を乱数レジスタ３４
へラッチさせる。

【００３６】フラグコントローラ３７は、また、リセッ
ト割込処理（図５）の実行の契機となるＣＰＵリセット
信号１１ｂを入力することにより、第２ラッチ信号３７
ｃを出力し、そのタイミングで乱数レジスタ３４にラッ
チされている値を出力レジスタ３５へラッチさせる。こ
の出力レジスタ３５にラッチされた値が、乱数ＩＣ１４
の出力乱数値として、リセット割込処理のＳ５の処理に
より読み出され、大当たりの判定に用いられる（Ｓ
６）。

【００３７】出力レジスタ３５にラッチされた値は、フ
ラグコントローラ３７へも出力され、フラグコントロー
ラ３７によって、その値に対応するフラグレジスタ３６
のフラグがオンされる。このフラグのオン操作により、
次回からその値の乱数レジスタ３４へのラッチが禁止さ
れるので、乱数ＩＣ１４の出力乱数値として、「０〜３
４６」のすべての値を出力するまでに、いずれかの値を
２回以上出力してしまうことを防止することができる。

【００３８】なお、乱数用カウンタ３１をカウントアッ
プさせるＭ１信号１１ａは、ＣＰＵリセット信号１１ｂ
の出力間隔である２ｍｓの間に、約１０００回以上出力
されるので、ＣＰＵリセット信号１１ｂの出力後、次の
信号１１ｂが出力されるまでに、乱数用カウンタ３１は
一回り以上の更新を行う。よって、出力レジスタ３５に
ラッチされていない値のみを、２ｍｓ毎に切り替えて、
出力レジスタ３５にラッチさせることができるのであ
る。

【００３９】ＣＰＵリセット信号１１ｂの出力回数が最
大値レジスタ３２の値である「３４７」と一致すると、
「０〜３４６」の３４７個のすべての値が１回ずつ出力
レジスタ３５にラッチされ、乱数値として用いられたこ
とになる。よって、この場合には、フラグコントローラ
３７からクリア信号３７ａをフラグレジスタ３６へ出力
して、フラグレジスタ３６のすべてのフラグを一斉にオ
フして、乱数値の出力を再び繰り返す。

【００４０】以上説明したように、本実施例のパチンコ
遊技機Ｐでは、乱数ＩＣ１４から出力される乱数値を用
いて大当たりを判定している。この乱数ＩＣ１４から出
力される乱数値は、乱数の一様性（連続で取得した場
合、同じ値を取得することがなく、しかも、すべての値
が同じ確率で取得できる）を備えつつ、ランダムになっ
ている。このランダムな値は、パチンコ遊技機Ｐの遊技
状態に応じて、その出力間隔が変化するＭ１信号１１ａ
に基づいて生成されている。よって、「ぶら下げ基板」
では、かかる乱数ＩＣ１４の出力乱数値を把握すること
ができない。従って、「ぶら下げ基板」による大当たり
の発生タイミングの把握を不可能にして、「ぶら下げ基
板」を用いた不正行為を防止することができるのであ
る。

【００４１】以上、実施例に基づき本発明を説明した
が、本発明は上記実施例に何ら限定されるものではな
く、本発明の趣旨を逸脱しない範囲内で種々の改良変形
が可能であることは容易に推察できるものである。

【００４２】例えば、本実施例では、乱数ＩＣ１４はＣ
ＰＵ１１と別体に構成されたが、乱数ＩＣ１４をＣＰＵ
１１に内蔵しても良い。乱数ＩＣ１４をＣＰＵ１１に内
蔵することにより、乱数ＩＣ１４自体を交換するといっ
た不正行為を防止することができるので、不正行為の防
止効果を一層向上することができる。しかも、乱数ＩＣ
１４をＣＰＵに内蔵し、その乱数ＩＣ１４の乱数用カウ
ンタ３１を更新するための信号（本実施例では、Ｍ１信
号１１ａ）を、ＣＰＵ１１の外部へ出力しないように構
成すれば、ＣＰＵ１１の外部から乱数用カウンタ３１の
更新タイミングが全くわからなくなるので、「ぶら下げ
基板」等による出力乱数値の把握を一層困難なのものに
することができる。

【００４３】また、フラグレジスタ３６のフラグをカウ
ンタに変更しても良い。例えば、乱数用カウンタ３１で
更新される各値に対して２ビットずつのカウンタを設け
れば、各値の出力レジスタ３５へのラッチ回数を３回ま
でカウントすることができる。よって、かかる構成を採
用することにより、各乱数値が３回りする範囲におい
て、乱数の一様性を保つようにすることができる。

【００４４】更に、乱数用カウンタ３１のカウントアッ
プを行う信号は、必ずしもＭ１信号１１ａに限られるも
のではなく、第２ラッチ信号３７ｃの出力間隔に、乱数
用カウンタ３１の更新を一回り以上行わせることができ
るスピードの信号であれば、Ｍ１信号１１ａに代えて使
用することができる。よって、例えば、ＣＰＵ１１の動
作クロックφをＭ１信号１１ａに代えて使用することも
できる。

【００４５】また、かかる信号が高速であるだけでな
く、不等間隔に絶えず出力される信号であれば、Ｍ１信
号１１ａのように、「ぶら下げ基板」対策を一層効果的
なものとすることができる。例えば、ＣＰＵ１１から出
力されるメモリ・リクエスト信号、ＩＯリクエスト信
号、リード信号、ライト信号、リフレッシュ信号、ウエ
イト信号、バス・リクエスト信号、バス・アクノリッジ
信号、いずれかのアドレスバス信号、または、いずれか
のデータバス信号などを、Ｍ１信号１１ａに代えて使用
することができる。更に、これら複数の信号を組み合わ
せて使用するようにしても良いのである。

【００４６】本実施例では、乱数レジスタ３４および出
力レジスタ３５は別々のラッチ回路で構成されたが、こ
れらを単一のフリップフロップで構成するようにしても
良い。即ち、請求項１記載の第１ラッチ回路および第２
ラッチ回路を単一のフリップフロップで構成しても良
い。

【００４７】以下に本発明の変形例を示す。請求項１記
載の遊技機用乱数生成回路において、前記カウンタ回路
は、１の第２ラッチ信号とその次の第２ラッチ信号との
間に、すべての乱数値の更新を一回り以上行うことを特
徴とする遊技機用乱数生成回路１。

【００４８】請求項１記載の遊技機用乱数生成回路、ま
たは、遊技機用乱数生成回路１において、前記記憶回路
は、各乱数値毎に設けられたフラグ（ｎ＝１の場合）、
または、各乱数値毎に設けられたカウンタ（ｎ＝２以上
の整数の場合）により構成されていることを特徴とする
遊技機用乱数生成回路２。第２ラッチ回路に記憶された
乱数値を直接記憶する場合に比べて、記憶回路の容量を
少容量化して、回路コストを低減することができる。

【００４９】請求項１記載の遊技機用乱数生成回路、ま
たは、遊技機用乱数生成回路１、２において、前記カウ
ンタ回路のカウント値の更新トリガとなる信号は、この
遊技機用乱数生成回路の搭載される回路基板が外部装置
と接続されるコネクタ上の信号以外の信号で構成される
ことを特徴とする遊技機用乱数生成回路３。よって、
「ぶら下げ基板」等を該コネクタに接続しても、「ぶら
下げ基板」等では、カウンタ回路のカウント値の更新ト
リガを入力することができず、遊技機用乱数生成回路か
ら出力される乱数値を把握することができない。

【００５０】請求項１記載の遊技機用乱数生成回路、ま
たは、遊技機用乱数生成回路１から３のいずれかにおい
て、ＣＰＵに内蔵されていることを特徴とする遊技機用
乱数生成回路４。遊技機用乱数生成回路をＣＰＵに内蔵
することにより、遊技機用乱数生成回路のみの不正な取
り替えを防止して、不正行為の防止を強化することがで
きる。また、遊技機用乱数生成回路をＣＰＵに内蔵し、
かつ、カウンタ回路のカウント値の更新トリガとなる信
号をＣＰＵの内部の信号を用い、その信号をＣＰＵの外
部へ出力しないように構成すれば、「ぶら下げ基板」等
によるカウンタ回路のカウント値の更新を把握できなく
することができる。

【００５１】請求項１記載の遊技機用乱数生成回路、ま
たは、遊技機用乱数生成回路１から４のいずれかにおい
て、前記カウンタ回路は、非等間隔に絶えず出力される
信号に基づいてカウント値の更新を行うことを特徴とす
る遊技機用乱数生成回路５。カウンタ回路の更新は非等
間隔に絶えず行われるので、「ぶら下げ基板」等による
乱数値の把握を一層不可能にすることができる。

【００５２】請求項１記載の遊技機用乱数生成回路、ま
たは、遊技機用乱数生成回路１から５のいずれかにおい
て、前記カウンタ回路は、ＣＰＵの動作クロック信号、
Ｍ１信号（オペコードフェッチ信号）、メモリ・リクエ
スト信号、ＩＯリクエスト信号、リード信号、ライト信
号、リフレッシュ信号、ウエイト信号、バス・リクエス
ト信号、バス・アクノリッジ信号、少なくとも１本のア
ドレスバス信号、または、少なくとも１本のデータバス
信号のうち、いずれかの信号に基づいてカウント値を更
新することを特徴とする遊技機用乱数生成回路６。これ
らの信号であれば、該信号の発生回路を別途設ける必要
がなく、回路コストを低減することができる。ＣＰＵの
動作クロック信号を除く上記各信号は、遊技機の制御状
態に応じて、いずれも非等間隔に絶えず出力されるの
で、「ぶら下げ基板」等による乱数値の把握を一層不可
能にすることができる。なお、ＣＰＵの動作クロック信
号も含め、前記した信号のうち、いくつかの信号を組み
合わせて使用しても良い。

【００５３】

【発明の効果】 本発明の遊技機用乱数生成回路によれ
ば、すべての乱数値がｎ回分出力されるまで、ｎ回を超
えて出力される乱数値を生じさせることなく、しかも、
乱数値の出力順をランダムにすることができる。よっ
て、この遊技機用乱数生成回路から出力される乱数値を
「ぶら下げ基板」等では把握することができない。従っ
て、「ぶら下げ基板」等による大当たりの発生タイミン
グの把握を不可能にして、「ぶら下げ基板」等を用いた
不正行為を防止することができるという効果がある。な
お、ｎは自然数である。

【図面の簡単な説明】

【図１】 本発明の一実施例であるパチンコ遊技機の遊
技盤の正面図である。

【図２】 パチンコ遊技機の電気的構成を示したブロッ
ク図である。

【図３】 乱数ＩＣの電気的構成を示したブロック図で
ある。

【図４】 Ｍ１サイクル（オペコード・フェッチ・サイ
クル）のタイミングチャートである。

【図５】 リセット割込処理を示したフローチャートで
ある。

【符号の説明】

１１ 制御部のＣＰＵ １１ａ Ｍ１信号 １１ｂ ＣＰＵリセット信号（第２ラッチ信
号） １４ 乱数ＩＣ（遊技機用乱数生成回路） ３１ 乱数用カウンタ（カウンタ回路の一
部） ３２ 最大値レジスタ（カウンタ回路の一
部） ３３ コンパレータ（カウンタ回路の一部） ３３ａ クリア信号 ３４ 乱数レジスタ（第１ラッチ回路） ３５ 出力レジスタ（第２ラッチ回路） ３６ フラグレジスタ（記憶回路） ３７ フラグコントローラ（第１ラッチ信号
出力回路、クリア回路） ３７ａ クリア信号 ３７ｂ 第１ラッチ信号 ３７ｃ 第２ラッチ信号 Ｃ 制御部 Ｐ パチンコ遊技機（遊技機）

───────────────────────────────────────────────────── フロントページの続き (72)発明者 那須 隆 名古屋市千種区春岡通７丁目49番地 株式 会社ジェイ・ティ内 (72)発明者 山崎 好男 名古屋市千種区春岡通７丁目49番地 株式 会社ジェイ・ティ内 Ｆターム(参考） 2C088 AA33 BC49 CA30 EA10

Claims (6)

【特許請求の範囲】
1. 【請求項１】 遊技機の制御に使用される乱数を生成す
   る遊技機用乱数生成回路において、 生成される乱数値の範囲内でカウント値の更新を繰り返
   すカウンタ回路と、 そのカウンタ回路のカウント値を第１ラッチ信号に基づ
   いてラッチする第１ラッチ回路と、 その第１ラッチ回路にラッチされている値を第２ラッチ
   信号に基づいてラッチし、乱数値として出力する第２ラ
   ッチ回路と、 各乱数値毎にその第２ラッチ回路にラッチされたｎ回分
   のラッチ履歴を記憶する記憶回路と、 その記憶回路に記憶されるラッチ履歴がｎ回に達しない
   値を前記カウンタ回路がカウントする場合に、前記第１
   ラッチ回路へ第１ラッチ信号を出力する第１ラッチ信号
   出力回路と、 前記乱数値の総数のｎ倍の前記第２ラッチ信号が出力さ
   れた場合に、前記記憶回路に記憶されるラッチ履歴をク
   リアするクリア回路とを備えていることを特徴とする遊
   技機用乱数生成回路。
2. 【請求項２】 前記カウンタ回路は、１の第２ラッチ信
   号とその次の第２ラッチ信号との間に、すべての乱数値
   の更新を一回り以上行うことを特徴とする請求項１記載
   の遊技機用乱数生成回路。
3. 【請求項３】 前記記憶回路は、各乱数値毎に設けられ
   たフラグ、または、各乱数値毎に設けられたカウンタに
   より構成されていることを特徴とする請求項１又は２記
   載の遊技機用乱数生成回路。
4. 【請求項４】 請求項１から３のいずれかに記載の遊技
   機用乱数生成回路において、前記カウンタ回路のカウン
   ト値の更新トリガとなる信号は、この遊技機用乱数生成
   回路の搭載される回路基板が外部装置と接続されるコネ
   クタ上の信号以外の信号で構成されることを特徴とする
   請求項１から３のいずれかに記載の遊技機用乱数生成回
   路。
5. 【請求項５】 ＣＰＵに内蔵されていることを特徴とす
   る請求項１から４のいずれかに記載の遊技機用乱数生成
   回路。
6. 【請求項６】 前記カウンタ回路は、非等間隔に絶えず
   出力される信号に基づいてカウント値の更新を行うこと
   を特徴とする請求項１から５のいずれかに記載の遊技機
   用乱数生成回路。