JP2002369034A

JP2002369034A - 画像処理装置および画像処理システム

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Publication number: JP2002369034A
Application number: JP2001175679A
Authority: JP
Inventors: Hajime Sasaki; 元佐々木
Original assignee: MegaChips Corp
Current assignee: MegaChips Corp
Priority date: 2001-06-11
Filing date: 2001-06-11
Publication date: 2002-12-20
Anticipated expiration: 2021-06-11
Also published as: US20020186223A1; US6967660B2; JP3753954B2

Abstract

(57)【要約】【課題】専用の積算回路およびメモリを必要とせずに
輝度ヒストグラム演算を実行し得る。【解決手段】画像処理装置１はガンマ補正処理部６を
備える。ガンマ補正処理部６は、ガンマ補正用のＬＵＴ
用メモリ１１を備えるＬＵＴ演算回路１０と、簡易ガン
マ補正回路１２と、セレクタ１４，１５と、レジスタ１
３とを備えている。ガンマ補正処理部６をガンマ補正の
みに用いる時、ＣＰＵ３はレジスタ１３にＬレベルの制
御信号を保持させ、セレクタ１４，１５に「０」側端子
を選択せしめる。ＬＵＴ用メモリ１１は入力する画素デ
ータをアドレス・データとしてガンマ補正値（ＬＵＴ変
換値）を選択し出力する。他方、ガンマ補正処理部６を
輝度ヒストグラム演算に用いる時、ＣＰＵ３はレジスタ
１３にＨレベルの制御信号を保持させ、セレクタ１４，
１５に「１」側端子を選択せしめる。ＬＵＴ用メモリ１
１は輝度ヒストグラム演算の積算値を格納するメモリと
して利用される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、画像データの輝度
ヒストグラムを算出する画像処理装置に関する。

【０００２】

【従来の技術】従来から、デジタル・スチル・カメラや
デジタル・ビデオ・カメラなどの撮像デバイスは、撮像
した画像データをＡ／Ｄ変換した後、画素補間、ガンマ
補正、色空間変換や色抑圧などの様々なデジタル処理を
行う画像処理回路を搭載している。その種の画像処理回
路は、装置の小型化や低廉化、消費電力の低減のため
に、チップ（集積回路）の形態で撮像デバイスに搭載さ
れていることが多い。また、多くの撮像デバイスは、画
質向上のために、撮像した画像データ中の輝度値の発生
回数を示す輝度ヒストグラムを求め、この輝度ヒストグ
ラムに基づいて画像データのホワイト・バランスなどの
輝度調整やフィルタリング処理、画像加工などを行う機
能を備えている。輝度ヒストグラム演算は、撮像デバイ
スに搭載されるＣＰＵのソフトウェア処理で行うことも
可能ではあるが、短時間で演算を行い且つＣＰＵの処理
負荷や消費電力を小さくする観点から、撮像デバイスは
画素補間やガンマ補正などを行う画像処理回路とは別
に、輝度ヒストグラム演算を行う専用の積算回路を搭載
しているのが一般的である。

【０００３】

【発明が解決しようとする課題】しかしながら、撮像デ
バイスが高階調の画像データを扱うのに伴い、その画像
データの画像サイズや画素データのビット長は極端に大
きくなり、輝度ヒストグラム演算用の積算回路に搭載す
るレジスタ数やメモリ容量も増大するため、消費電力の
増大、実装面積の拡大および製作コストの増大が生じる
という問題があった。例えば、４８０×６４０画素サイ
ズで８ビット階調の画像データに対して輝度ヒストグラ
ム演算を行う場合、上記積算回路に搭載するレジスタ数
は最大で２ ⁸個すなわち２５６個必要であり、輝度値の
度数は最大で３０７，２００（＝４８０×６４０）回に
なり得るため１９ビット長の記憶領域を用意する必要が
ある。また、２メガ（＝２×１０２４²）の画素サイズ
で１２ビット階調の画像データに対して輝度ヒストグラ
ム演算を行う場合は、上記積算回路に搭載するレジスタ
数は最大で２¹²個すなわち４０９６個必要であり、輝度
値の度数は最大で２，０９７，１５２（＝２メガ）にな
り得て２１ビット長もの記憶素子が必要となる。

【０００４】以上の問題に鑑みて本発明が解決しようと
するところは、専用の積算回路およびメモリを必要とせ
ずに輝度ヒストグラム演算を実行し得る画像処理装置を
提供する点にある。

【０００５】

【課題を解決するための手段】上記課題を解決するた
め、請求項１に係る発明は、入力する画像データの輝度
ヒストグラム演算とガンマ補正処理とを実行する画像処
理装置であって、前記ガンマ補正処理の時に、前記画像
データの画素データをアドレス・データとし、該アドレ
ス・データで指定される記憶データを当該画素データの
輝度値に対応するガンマ変換値として出力するルック・
アップ・テーブル用メモリを備え、前記輝度ヒストグラ
ム演算の時に、前記ルック・アップ・テーブル用メモリ
に前記画素データが入力する度に、該ルック・アップ・
テーブル用メモリに予め書き込まれた初期値を起点とし
て該ルック・アップ・テーブル用メモリからの出力値を
インクリメントして得られる積算値を該ルック・アップ
・テーブル用メモリに出力する増分回路と、前記輝度ヒ
ストグラム演算の時に、前記ルック・アップ・テーブル
用メモリの記憶領域に格納されている前記出力値を前記
積算値に書き換えるように制御する制御部と、を備える
ことを特徴とするものである。

【０００６】請求項２に係る発明は、請求項１記載の画
像処理装置であって、前記ルック・アップ・テーブル用
メモリは、複数の前記画素データが前記アドレス・デー
タとして並列に入力する複数個のアドレス入力ポート
と、前記各アドレス・データで指定される複数の記憶領
域と、前記各記憶領域から読み出された複数の前記出力
値を並列に出力する複数個のデータ出力ポートと、前記
各記憶領域に書き込まれるデータが並列に入力する複数
個のデータ入力ポートと、を備え、前記増分回路は、前
記各データ出力ポートから出力された前記出力値のビッ
ト列を結合した前記積算値に対してインクリメントを実
行した後、該積算値を元のビット列に分解して前記各デ
ータ入力ポートに出力するものである。

【０００７】請求項３に係る発明は、請求項２記載の画
像処理装置であって、前記ルック・アップ・テーブル用
メモリに入力する前記画素データのビット長をＮ（Ｎ：
自然数）、前記出力値のビット長をＭ（Ｍ：自然数）、
および結合される前記出力値のビット列の個数をＬ
（Ｌ：自然数）で表すとき、前記ルック・アップ・テー
ブル用メモリは前記画素データの各々に対して２^N／Ｌ
レベルの前記出力値を格納し、前記積算値はＭ×Ｌビッ
トのデータである。

【０００８】請求項４に係る発明は、請求項１〜３の何
れか１項に記載の画像処理装置であって、前記ルック・
アップ・テーブル用メモリの前記記憶領域は、前記アド
レス入力ポートに各色成分毎に並列に入力する画素デー
タに対応して複数に分割されているものである。

【０００９】請求項５に係る発明は、請求項１〜４の何
れか１項に記載の画像処理装置であって、前記輝度ヒス
トグラム演算を実行する間、前記ガンマ補正処理を簡易
に実行する簡易ガンマ補正回路を備えたものである。

【００１０】請求項６に係る発明は、請求項１〜５の何
れか１項に記載の画像処理装置と、画素データをＤＭＡ
（ダイレクト・メモリ・アクセス）転送するＤＭＡコン
トローラとを備え、前記ＤＭＡコントローラは、単板式
の色フィルタ・アレイを有する撮像センサで撮像されバ
ッファに格納された画素データを同色成分毎にアドレス
指定して読出し、前記画像処理装置に転送することを特
徴とするものである。

【００１１】

【発明の実施の形態】図１は、本発明の実施の形態に係
る画像処理装置１を示す機能ブロック図である。この画
像処理装置１は集積回路化されており、単一画素処理部
４、画素補間部５、ガンマ補正処理部６、色空間変換・
色抑圧処理部７、空間フィルタリング・コアリング処理
部８および解像度変換部９を備えており、デジタル・ス
チル・カメラなどの撮像デバイスに組み込まれている。

【００１２】図２は、撮像デバイスにおける画像処理装
置１とその周辺回路とを示す機能ブロック図である。レ
ンズ群などの光学系を透過した光は、ＣＣＤやＣＭＯＳ
などの撮像センサ１６の感光部で光電変換されアナログ
信号処理を施された後に、Ａ／Ｄ変換器１７に出力され
る。Ａ／Ｄ変換器１７は、撮像センサ１６から入力する
アナログ画像信号をＡ／Ｄ変換した原画像データ（Raw
Image Data）をデータ・バス（図示せず）を介して主メ
モリ１８の原画像データバッファ１８ａに出力する。次
いで、ＤＭＡ（ダイレクト・メモリ・アクセス）コント
ローラ２７は、原画像データバッファ１８ａに格納され
た原画像データの画素データを順次読み出し、図１に示
したデータ・バス２を介して単一画素処理部４に転送さ
せ入力させる。各処理ブロック４〜９は、入力する画素
データをシリアル（逐次的）に画像処理し、最後に解像
度変換部９からデータ・バス２に出力する。出力された
その処理データは、ＤＭＡコントローラ２７の制御によ
り主メモリ１８の処理データバッファ１８ｂに転送され
記憶された後、ＬＣＤ（液晶表示器）などのディスプレ
イ装置１９に転送され画像表示される。尚、図１に示す
ように、単一画素処理部４、画素補間部５、空間フィル
タリング・コアリング処理部８および解像度変換部９は
それぞれ、データ・バス２と個別に接続されており、独
立して画像処理を行うことができる。例えば、単一画素
処理部４から処理データを渡された画素補間部５が、当
該処理データに対して画素補間を施した後にガンマ補正
処理部６に渡さずに、データ・バス２を介して主メモリ
１８に転送させ記憶させるという処理が可能である。

【００１３】上記単一画素処理部４は、入力する原画像
データを単一画素単位で処理する機能を有し、その原画
像データを複数フレームもしくは複数フィールドに亘り
平均化する経時的平均化処理やシェーディング処理など
を実行する。例えば、経時的平均化処理では、被写体の
露光量が不足している場合、撮像センサ１６から通常周
期で読み出した複数フレームまたは複数フィールドに亘
る画素データを累積することで露出量を増大させる処理
が行われる。また、シェーディング処理では、画像の全
体が平均的に一様な明るさになるように、各画素の輝度
値をゲイン調整することで実行される。尚、シェーディ
ングとは、光学系の透過光が当該光学系の中心部に対し
て周辺部で減光したり、撮像センサ１６の受光感度が不
均一になったりすることに起因し、被写体画像の本来の
輝度分布と映像信号との間に生ずる変換特性の不整合を
意味している。

【００１４】また上記画素補間部５は、５×５画素程度
の局所領域の画素データを記憶する空間レジスタ（図示
せず）を備えており、当該局所領域内の画素データを選
択的に取り出して同一の色成分同士の平均値を算出する
機能などを有している。例えば、上記撮像センサ１６が
単板式の色フィルタ・アレイを搭載している場合、撮像
センサ１６から出力される画像データは各画素に対して
単色成分しかもたないため、各画素が３色成分もしくは
４色成分をもつように不足の色成分を画素補間する必要
がある。３色成分としては「Ｒ（赤色）」，「Ｇ（緑
色）」，「Ｂ（青色）」などの３原色成分、４色成分と
しては「Ｙ（イエロー色）」，「Ｍ（マゼンダ色）」，
「Ｃ（シアン色）」，「Ｇ（緑色）」などの補色系色成
分が挙げられる。画素補間部５は、このような画素補間
処理を実行できる。

【００１５】また上記ガンマ補正処理部６は、図１に示
すように、人間の視覚特性や内部の画像処理に適合する
ように、入力する画像データのガンマ特性を補正するガ
ンマ補正機能を有する。このためガンマ補正処理部６
は、ＳＲＡＭ（Static RandomAccess Memory）などのル
ック・アップ・テーブル（以下、ＬＵＴと略す。）用メ
モリ１１を有するＬＵＴ演算回路１０を備えている。Ｌ
ＵＴ用メモリ１１は、例えば数千階調の各輝度値に対応
するＬＵＴ変換値を保持している。ＬＵＴ演算回路１０
は、入力する画素データの輝度値（入力値）をアドレス
・データとしてＬＵＴ用メモリ１１に出力し、ＬＵＴ用
メモリ１１は当該アドレス・データで指定されるＬＵＴ
変換値（出力値）を選択（ＬＵＴ変換）して出力するも
のである。ＬＵＴ用メモリ１１の記憶データはＣＰＵ３
の制御により書き換えることができるから、特定範囲の
輝度値を強調もしくは低減し、低輝度領域に現れるノイ
ズの除去や特定階調の反転などを実現するＬＵＴ変換値
をＣＰＵ３の制御で自在に設定できる。尚、図１で明示
していないが、ＣＰＵ３はデータ・バス２経由でＬＵＴ
用メモリ１１にアクセスする。

【００１６】またガンマ補正処理部６は、３〜５段階で
画素データの輝度値を簡易的にガンマ変換する簡易ガン
マ補正回路１２をも備えている。またＣＰＵ３は、第１
セレクタ１４および第２セレクタ１５に対して「０」側
端子と「１」側端子との何れかを選択させる制御信号Ｈ
_ENをレジスタ１３に転送し保持させる。そのレジスタ１
３から伝達する前記制御信号Ｈ_ENのレベルがＬ（Low）
レベルのとき、第１セレクタ１４は画素補間部５から
「０」側端子に入力する画素データをＬＵＴ演算回路１
０に出力し、第２セレクタ１５はＬＵＴ演算回路１０か
ら「０」側端子に入力するガンマ補正データを色空間変
換・色抑圧処理部７に出力する。他方、レジスタ１３か
ら伝達する制御信号Ｈ_ENのレベルがＨ（High）レベルの
ときは、第１セレクタ１４は単一画素処理部４から
「１」側端子に入力する画素データをＬＵＴ演算回路１
０に出力し、第２セレクタ１５は簡易ガンマ補正回路１
２から「１」側端子に入力するガンマ補正データを色空
間変換・色抑圧処理部７に出力する。このとき、ＬＵＴ
演算回路１０は後に詳述するように輝度ヒストグラム演
算を行う回路として機能する。

【００１７】また、上記色空間変換・色抑圧処理部７
は、例えば３原色のＲＧＢ信号からＹＣｂＣｒ信号
（Ｙ：輝度信号／Ｃｂ，Ｃｒ：色差信号）へ色空間を変
換する色空間変換機能と、画像中の明部と暗部の色抑圧
（クロマサプレス；偽色防止）を行う色抑圧機能とを備
えている。色空間変換機能で変換先の色空間としては、
ＹＣｂＣｒ色空間の他に、ＮＴＳＣ（National Televis
ion System Committee）方式などで規定されているＹＩ
Ｑ色空間などを採用しても構わない。また色抑圧機能
は、画像に現れる高輝度の明部および低輝度の暗部の発
色を抑制することで自然な画質を実現するものである。
一般に、画像に現れる暗部は様々なノイズの影響を受け
易い部分であり、明部は撮像素子やその他の種々のハー
ドウェアの特性に応じて変調の影響を受けやすくホワイ
ト・バランスが狂いやすい部分であるため、明部と暗部
では共に発色を抑制することが自然な画質に繋がる。

【００１８】また、上記空間フィルタリング・コアリン
グ処理部８は、５×５画素程度の局所領域に対応する５
×５個の係数値をもつ空間フィルタを適用し、当該空間
フィルタの各係数値を対応する画素データに重み付け
（乗算）し加算するという積和演算を実行する空間フィ
ルタリング機能と、空間フィルタリング処理を施した画
像データに対して一般的な非線形処理（コアリング）を
施すコアリング機能とを有している。空間フィルタリン
グ機能とコアリング機能とにより、例えば低周波数成分
のみを出力したり、画像に含まれるノイズ成分を除去し
たり、線およびエッジ部分を強調（輪郭強調）したりす
ることができる。

【００１９】そして、上記解像度変換部９は、前記空間
フィルタリング・コアリング処理部８から出力される画
像データのサイズを、バイリニア法（線形補間法）など
に基づいて縮小または拡大する機能を有している。

【００２０】次に、上記ガンマ補正処理部６の回路構成
例およびその動作について以下に詳説する。図３はこの
ガンマ補正処理部６の概略構成を示す回路図である。こ
のガンマ補正処理部６には、上記単一画素処理部４およ
び画素補間部５から出力された処理データが入力する。
単一画素処理部４は、原画像データバッファ１８ａから
ＤＭＡ転送された１２ビット長の画素データを単一画素
単位で処理して同ビット長の処理データを出力し、画素
補間部５は、単一画素処理部４から入力する画素データ
を画素補間処理して４色成分の補間データ（Color0, Co
lor1, Color2,Color3）すなわち合計４８（＝４×１
２）ビット長の補間データを出力する。本実施の形態で
は、Ａ／Ｄ変換器１７はアナログ画像信号を１０ビット
階調の原画像データにＡ／Ｄ変換し出力する。原画像デ
ータバッファ１８ａに格納される原画像データは、Ａ／
Ｄ変換器１７から出力される１０ビット・データに上位
２ビットを追加した１２ビット・データである。

【００２１】またＬＵＴ用メモリ１１は、アドレス入力
ポート（Adr0, Adr1, Adr2, Adr3）にそれぞれ入力する
１２ビット長のアドレス・データに対して、データ出力
ポート（Dout0, Dout1, Dout2, Dout3）からそれぞれ８
ビット長のＬＵＴ変換値を出力する。このためＬＵＴ用
メモリ１１は合計４０９６×８ビットの記憶領域を備え
ている。また入力する１２ビット・データの有効ビット
は下位１０ビットであり、その記憶領域は、１０２４
（＝２¹⁰）レベルの８ビット長のＬＵＴ変換値を各色成
分毎に格納するために各色成分毎に４つの記憶領域に分
割されている。またＬＵＴ用メモリ１１は、アドレス入
力ポート（Adr0, Adr1, Adr2, Adr3）に入力するアドレ
ス・データで指定される記憶領域に、データ入力ポート
（Din0, Din1, Din2, Din3）に入力するデータを書込
み、ＬＵＴ変換値を書き換えることが可能である。

【００２２】このようなガンマ補正処理部６は、ガンマ
補正機能と輝度ヒストグラム演算機能とを有している。
ガンマ補正処理部６がガンマ補正モードにあるとき、Ｃ
ＰＵ３はレジスタ１３にＬレベルの制御信号Ｈ_ENを転送
し保持させる。第１セレクタ１４および第２セレクタ１
５はそれぞれ、レジスタ１３から伝達する制御信号Ｈ _EN
により「０」側端子を選択する。

【００２３】また、ＣＰＵ３はＬＵＴ用メモリ１１にガ
ンマ変換用のＬＵＴ変換値を書き込むように制御する。
すなわち、先ず、ＣＰＵ３はレジスタ２２，２３にそれ
ぞれＨレベルの制御信号Ｃ_ACS，Ｃ_Dを転送し保持させ
る。これにより、セレクタ２０Ａ，２０Ｂはそれぞれ、
レジスタ２２から伝達するアクセス制御信号Ｃ_ACSによ
り「１」側端子を選択し、セレクタ２１Ａ，２１Ｂ，２
１Ｃ，２１Ｄはそれぞれ、レジスタ２３から伝達するデ
ータ切換制御信号Ｃ_Dにより「１」側端子を選択する。
そしてＣＰＵ３は、自己の出力端子（Adr）から１０ビ
ット長のアドレス・データを出力し、ビット幅拡張器２
４は伝達したそのアドレス・データを４本の１０ビット
・データに拡張してセレクタ２０Ａを介してＬＵＴ用メ
モリ１１に出力する。セレクタ２０Ａから出力された４
本のアドレス・データは、それぞれ、セレクタ２１Ａ、
２１Ｂ，２１Ｃ，２１Ｄから出力された上位２ビットの
「０ｘ０」，「０ｘ１」，「０ｘ２」，「０ｘ３」（０
ｘ：１６進数表記を示す接頭記号）と結合され、１２ビ
ット長のデータとして各アドレス入力ポート（Adr0〜Ad
r3）に入力する。ここで、「０ｘ０」〜「０ｘ３」の値
はそれぞれ各色成分に対応するＬＵＴ用メモリ１１の記
憶領域を指定するものである。また、ＣＰＵ３は、ＷＥ
（ライト・イネーブル）信号（図示せず）をＬＵＴ用メ
モリ１１に供給した状態で、自己の出力端子（Dout）か
ら、４本の８ビット長のガンマ変換値をそれぞれセレク
タ２０Ｂを介してＬＵＴ用メモリ１１の各データ入力ポ
ート（Din0〜Din3）に伝達させる。そして、ＬＵＴ用メ
モリ１１は入力するガンマ変換値を当該アドレス・デー
タで指定された記憶素子に書き込む。

【００２４】上記ガンマ変換値の書込みが終了した後、
ＣＰＵ３はＬレベルの制御信号Ｃ_AC _Sをレジスタ２２に
転送し保持させる。これにより、セレクタ２０Ａ，２０
Ｂはそれぞれレジスタ２２から伝達する制御信号Ｃ_ACS
により「０」側端子を選択し、セレクタ２１Ａ〜２１Ｄ
はレジスタ２３から伝達するＨレベルの制御信号Ｃ_Dに
より「１」側端子を選択する。その後、単一画素処理部
４にＤＭＡ転送された画素データは逐次的に処理され、
画素補間部５から、各色成分（Color0〜Color3）毎に４
本の１２ビット長の画素データとなってガンマ補正処理
部６に入力する。その４本の画素データは、各色成分毎
に上位２ビット・データと下位１０ビット・データとに
分離され、上位２ビット・データはそれぞれ、セレクタ
２１Ａ〜２１Ｄの「０」側端子に入力する。他方、４本
の下位１０ビット・データは第１セレクタ１４およびセ
レクタ２０Ａを介して伝達し、それぞれが、セレクタ２
１Ａ〜２１Ｄから出力される「０ｘ０」，「０ｘ１」，
「０ｘ２」，「０ｘ３」の上位２ビット・データと結合
され、１２ビット・データとなってＬＵＴ用メモリ１１
の各アドレス入力ポート（Adr0〜Adr3）に入力する。Ｌ
ＵＴ用メモリ１１は、ＲＥ（リード・イネーブル）信号
を供給された状態で、各アドレス入力ポートに入力する
各画素データの輝度値をアドレス・データとして８ビッ
ト長のガンマ変換値（ＬＵＴ変換値）を選択し、各デー
タ出力ポート（Dout0〜Dout3）から出力する。そのガン
マ変換値（補正データ）は、第２セレクタ１５を介して
色空間変換・色抑圧処理部７に出力される。

【００２５】尚、上述した通り、本実施の形態ではＡ／
Ｄ変換器１７は１０ビット・データを出力し、単一画素
処理部４に入力する１２ビット・データの有効ビットは
下位１０ビットである。この代わりに、上記Ａ／Ｄ変換
器１７がアナログ画像信号を１２ビット階調のデータに
Ａ／Ｄ変換して出力し、単一画素処理部４がその１２ビ
ット階調のデータを処理できる場合は、ＬＵＴ用メモリ
１１を４０９６（＝２ ¹²）レベルのＬＵＴ変換値を格納
するメモリとして使用してもよい。かかる場合、ＣＰＵ
３はレジスタ２３にＬレベルの制御信号Ｃ_Dを転送し保
持させる。これにより、セレクタ２１Ａ〜２１Ｄはそれ
ぞれ「０」側端子を選択する。このとき、ガンマ補正処
理部６に入力する４本の１２ビット長の画素データは、
各色成分毎に上位２ビット・データと下位１０ビット・
データに分離され、上位２ビット・データはセレクタ２
１Ａ〜２１Ｄの「０」側端子に入力する。他方、４本の
下位１０ビット・データはそれぞれ、セレクタ１４，２
０Ａを介して伝達し、それぞれが、セレクタ２１Ａ〜２
１Ｄから出力される上位２ビット・データと結合され、
１２ビット・データとなってＬＵＴ用メモリ１１に入力
する。次いで、ＬＵＴ用メモリ１１は、色成分に関係無
く、１２ビット入力の画素データに対して８ビット長の
ガンマ変換値を出力する。従って、本実施の形態に係る
ガンマ補正処理部６は、画素補間部５から入力する画素
データの有効ビットが１０ビット、１２ビットの何れの
場合でも対処することができる。

【００２６】また、Ａ／Ｄ変換器１７がアナログ画像信
号を１２ビット階調のデータにＡ／Ｄ変換して出力し、
単一画素処理部４がその１２ビット・データを処理でき
る場合、その１２ビット・データの上位１０ビットを有
効ビットにしてもよい。このとき、上記画素補間部５は
４本の１２ビット長の画素データの上位１０ビット・デ
ータを第１セレクタ１４の「１」側端子に出力する。ま
た画素補間部５はその下位２ビット・データを各色成分
（Color0〜Color3）毎にセレクタ２１Ａ〜２１Ｄの
「０」側端子に出力する。そして、セレクタ２１Ａ〜２
１Ｄは、それぞれ、制御信号Ｃ_Dの制御により「１」側
端子を選択し、「０ｘ０」，「０ｘ１」，「０ｘ２」，
「０ｘ３」のデータを出力する。これら「０ｘ０」，
「０ｘ１」，「０ｘ２」，「０ｘ３」の各２ビット・デ
ータと、第１セレクタ１４とセレクタ２０Ａとを介して
伝達する各１０ビット・データとは各色成分毎に結合し
１２ビット・データとなってＬＵＴ用メモリ１１の各ア
ドレス入力ポート（Adr0〜Adr3）に入力する。以上の構
成により、ＬＵＴ用メモリ１１は、画素補間部５から出
力された４本の１２ビット長の画素データの上位１０ビ
ット入力に対するＬＵＴ変換値を各データ出力ポート
（Dout0〜Dout3）から出力することができる。

【００２７】次に、上記ガンマ補正処理部６が輝度ヒス
トグラム演算を行うモードのとき、ＣＰＵ３はレジスタ
１３にＨレベルの制御信号Ｈ_ENを転送し保持させる。こ
れにより、第１セレクタ１４および第２セレクタ１５は
それぞれ、レジスタ１３から伝達する制御信号Ｈ_ENによ
り「１」側端子を選択する。

【００２８】また、ＬＵＴ用メモリ１１は、輝度ヒスト
グラム演算の積算値（度数；画像データの各輝度値の発
生回数）の記憶領域として利用される。よって、先ず、
ＣＰＵ３は、ＬＵＴ用メモリ１１に前記積算値の初期値
（零）を書き込むように制御する。すなわち、ＣＰＵ３
はレジスタ２２，２３にそれぞれＨレベルの制御信号Ｃ
_ACS，Ｃ_Dを転送し保持させる。これにより、セレクタ２
０Ａ，セレクタ２０Ｂはそれぞれレジスタ２２から伝達
するアクセス制御信号Ｃ_ACSにより「１」側端子を選択
し、セレクタ２１Ａ〜２１Ｄはそれぞれ、レジスタ２３
から伝達するデータ切換制御信号Ｃ_Dにより「１」側端
子を選択する。そして、ＣＰＵ３は、出力端子（Adr）
から１０ビット長のアドレス・データを出力し、ビット
幅拡張器２４は伝達したそのアドレス・データを４本の
１０ビット長のデータに拡張してセレクタ２０Ａを介し
てＬＵＴ用メモリ１１に出力する。次いで、セレクタ２
０Ａから出力された４本のアドレス・データは、それぞ
れ、セレクタ２１Ａ〜２１Ｄから出力された上位２ビッ
トの「０ｘ０」，「０ｘ１」，「０ｘ２」，「０ｘ３」
の値と結合され、１２ビット・データとなって各アドレ
ス入力ポート（Adr0〜Adr3）に入力する。また、ＣＰＵ
３は、ＷＥ信号をＬＵＴ用メモリ１１に供給した状態
で、自己の出力端子（Dout）から、４本の８ビット長の
初期値をそれぞれセレクタ２０Ｂを介してＬＵＴ用メモ
リ１１の各データ入力ポート（Din0〜Din3）に伝達させ
る。そして、ＬＵＴ用メモリ１１は入力する初期値
（零）を当該アドレス・データで指定された記憶素子に
書き込む。

【００２９】次に上記初期値の書込みが終了した後、Ｃ
ＰＵ３はレジスタ２２にＬレベルの制御信号Ｃ_ACSを転
送し保持させる。これにより、セレクタ２０Ａ，２０Ｂ
はそれぞれ「０」側端子を選択する。その後、単一画素
処理部４にＤＭＡ転送された画素データは単一画素単位
で処理を施された後にビット幅拡張器２５に出力され
る。ビット幅拡張器２５は、入力する１２ビット・デー
タの有効ビットが下位１０ビットの場合、その下位１０
ビット・データを４本の１０ビット・データに拡張し、
第１セレクタ１４を介してセレクタ２０Ａの「０」側端
子に出力する。尚、上記のようにＡ／Ｄ変換器１７が１
２ビット階調のデータを出力するためその１２ビット・
データの上位１０ビットが有効ビットとされる場合は、
ビット幅拡張器２５は、その上位１０ビットを４本のビ
ット・データに拡張し、第１セレクタ１４を介してセレ
クタ２０Ａの「０」側端子に出力する。

【００３０】セレクタ２０Ａから出力された４本の１０
ビット・データはそれぞれ、セレクタ２１Ａ〜２１Ｄか
ら出力された上位２ビットの「０ｘ０」，「０ｘ１」，
「０ｘ２」，「０ｘ３」の値と結合され、１２ビット・
データとなってＬＵＴ用メモリ１１のアドレス入力ポー
ト（Adr0〜Adr3）に入力する。この時、ＬＵＴ用メモリ
１１は、ＣＰＵ３からＲＥ信号を供給された状態で、入
力する４本の１２ビット・データでアドレス指定される
８ビット長の変換値を読み出し、これらをデータ出力ポ
ート（Dout0〜Dout3）から増分回路２６に出力する。増
分回路２６は、入力する４本の変換値のビット列を結合
した３２ビット長のデータを積算値として扱い、当該積
算値に「１」の値をインクリメントする。その後、増分
回路２６はその積算値を元のビット列に分解してセレク
タ２０Ｂに出力する。増分回路２６から出力された４本
の８ビット・データはそれぞれ、セレクタ２０Ｂを介し
てＬＵＴ用メモリ１１の各データ入力ポート（Adr0〜Ad
r3）に伝達される。この時、ＬＵＴ用メモリ１１はＣＰ
Ｕ３からＷＥ信号を供給され、前記データ入力ポートに
入力する各８ビット・データで前記各変換値を書き換え
る。尚、上記ＲＥ信号およびＷＥ信号は、ＣＰＵ３の代
わりに、専用のタイミング生成回路で生成されてもよ
い。

【００３１】図４は、上記積算値３０のデータ構成を示
す模式図である。図４中、符号３０ａ，３０ｂ，３０
ｃ，３０ｄはそれぞれ、各データ出力ポート（Dout0〜D
out3）から出力される８ビット長のＬＵＴ変換値を示し
ている。上記増分回路２６は、入力する４本の８ビット
・データ３０ａ〜３０ｄを結合したデータを３２ビット
長の積算値３０として扱うため、ＬＵＴ用メモリ１１は
３２ビット長の積算空間として利用される。すなわち、
ＬＵＴ用メモリ１１は、４（＝２²）色成分の各々に対
応する記憶領域を備え、各記憶領域に、１２ビット入力
に対応する１０２４（＝２¹²／４）個の８ビット長のＬ
ＵＴ変換値を格納している。

【００３２】また本実施の形態では、ＬＵＴ用メモリ１
１の記憶領域は４色成分の各々のために４つの記憶領域
に分割されているが、これに限らず、ＬＵＴ用メモリ１
１の全記憶領域を全ての色成分に対して共通にしてもよ
い。上述したように上記Ａ／Ｄ変換器１７が１２ビット
階調のデータを出力し、単一画素処理部４から処理され
出力された１２ビット・データの有効ビットを１２ビッ
トとする場合は、ＬＵＴ用メモリ１１は、各色成分の１
２ビット入力に対応する４０９６（＝１２¹²）レベルの
８ビット長のＬＵＴ変換値を出力できる。

【００３３】今、ＬＵＴ用メモリが、Ｎビット入力
（Ｎ：自然数）に対してＭビット長（Ｍ：自然数）のＬ
ＵＴ変換値を出力するものとし、色成分の個数に基づい
て分割されるＬＵＴ用メモリの記憶領域の個数をＬ
（Ｌ：自然数）で表すとすれば、ＬＵＴ用メモリは、各
色成分の入力ビットに対応する２^N／Ｌレベルの前記変
換値を格納でき、Ｍ×Ｌビットの積算空間を有すること
が可能となる。

【００３４】以上のように単一画素処理部４から、１フ
レームもしくは１フレーム内の特定領域の画素データを
輝度ヒストグラム演算モードにあるガンマ補正処理部６
に出力することで、ＬＵＴ用メモリ１１に各画素データ
の輝度値の積算値（度数）を格納できる。従って、従来
のように輝度ヒストグラム演算用の積算回路や大容量メ
モリを専用で設ける必要は無くなるため、消費電力の低
減、回路構成の小規模化および装置の低廉化が可能とな
る。

【００３５】尚、上記ＬＵＴ用メモリ１１が、上記ＲＥ
信号とＷＥ信号とが独立に入力する２ポートを有する２
ポート・メモリである場合は、１画素クロック周期（１
画素データを処理するための基準クロック周期）の間
に、ＬＵＴ用メモリ１１からの積算値の読出しと、当該
積算値をインクリメントした値のＬＵＴ用メモリ１１へ
の格納とが当該１画素クロック周期内で実行される。他
方、上記ＬＵＴ用メモリ１１が上記ＲＥ信号とＷＥ信号
とを共通ポートで入力する１ポート・メモリである場合
は、１画素クロック周期の前半で前記積算値の読出しを
行い、その後半で読出した積算値をインクリメントした
値のＬＵＴ用メモリ１１への格納を行うのが望ましい。

【００３６】以上の輝度ヒストグラム演算が終了した後
は、ＣＰＵ３はレジスタ２２にＨレベルの制御信号Ｃ
_ACSを転送し保持させる。これによりセレクタ２０Ａ，
２０Ｂは、レジスタ２２から伝達する制御信号Ｃ_ACSに
より「１」側端子を選択する。次いで、ＣＰＵ３は、Ｌ
ＵＴ用メモリ１１にＲＥ信号を供給した状態で、上述し
た通りにアドレス入力ポート（Adr0〜Adr3）にアドレス
・データを出力し、ＬＵＴ用メモリ１１のデータ出力ポ
ート（Dout0〜Dout3）から、各輝度値に対応する積算値
（ヒストグラム・データ）を読出し、当該ＣＰＵ３の入
力端子（Din）に取り込むように制御する。ＣＰＵ３
は、取り込んだヒストグラム・データに基づいて撮像セ
ンサ１６で撮像した画像データの画像特性を解析し、ホ
ワイト・バランスの微調整などを制御できる。

【００３７】ところで、上記ガンマ補正処理部６が輝度
ヒストグラム演算を実行する間、画素補間部５から出力
される画素データは、簡易ガンマ補正回路１２に伝達さ
れ簡易的なガンマ変換を受けた後に第２セレクタ１５を
介して色空間変換・色抑圧処理部７に出力される。これ
により、輝度ヒストグラム演算とガンマ補正処理とを並
行して実行できる。例えば、デジタル・スチル・カメラ
などの撮像デバイスにおいて上記ディスプレイ装置１９
などで被写体をファインダー表示する間は、輝度ヒスト
グラム演算と並行して簡易ガンマ補正回路１２を動作さ
せ、本撮影時にはガンマ補正処理部６をガンマ補正処理
のモードに切り換えるという利用法が可能となる。

【００３８】また、上記した動作例では、上記撮像セン
サ１６は単板式の色フィルタ・アレイを備えるため、単
一画素処理部４からガンマ補正処理部６に入力する画素
データは各画素に対して単色成分しかもたない。図５に
示すように、各画素に対して「Ｘ１」，「Ｘ２」，「Ｘ
３」，「Ｘ４」の単色成分もつ原画像データ３１が図２
に示す主メモリ１８の原画像データバッファ１８ａに格
納されている場合、ＤＭＡコントローラ２７は、Ｘ１，
Ｘ２，Ｘ１，Ｘ２，…，Ｘ３，Ｘ４，Ｘ３，Ｘ４，…の
ように点順次でアドレス指定して画素データを読み出
し、単一画素処理部４に転送できる。かかる場合、ガン
マ補正処理部６における輝度ヒストグラム演算は色成分
の区別無く実行される。他方で、ＤＭＡコントローラ２
７は、図５の矢印に示すように、Ｘ１，Ｘ１，Ｘ１，…
のように同色成分のみを選択的にアドレス指定して画素
データを読出し、単一画素処理部４に転送してもよい。
かかる場合、ガンマ補正処理部６における輝度ヒストグ
ラム演算は、同色成分毎に行うことが可能となる。

【００３９】

【発明の効果】以上の如く、本発明の請求項１に係る画
像処理装置によれば、画像処理装置に組み込まれている
ガンマ補正用のルック・アップ・テーブル用メモリを、
輝度ヒストグラム演算時に算出される積算値を格納する
記憶領域として使用できる。このため、輝度ヒストグラ
ム演算のためだけの積算回路や大規模なメモリをもつ必
要無しに、ハードウェア処理で輝度ヒストグラムを迅速
に算出でき、低い消費電力で小型且つ低廉な画像処理装
置を実現できる。

【００４０】請求項２によれば、上記積算値のビット長
を大幅に拡張することができる。従って、輝度ヒストグ
ラム演算を極めて高精度に行うことが可能となる。

【００４１】請求項３によれば、例えば、上記ルック・
アップ・テーブル用メモリが４本の１２ビット長の画素
データの入力に対して４本の８ビット長の出力値を出力
する場合、各出力値のビット列を結合することで、３２
（＝８×４）ビットの拡張した積算空間を得ることが可
能となる。

【００４２】請求項４によれば、複数色成分のガンマ変
換を行うルック・アップ・テーブル用メモリの記憶領域
を輝度ヒストグラム演算に使用できるため、高精度な輝
度ヒストグラム演算が可能となる。

【００４３】請求項５によれば、輝度ヒストグラム演算
がＬＵＴ用メモリを占有しても、輝度ヒストグラム演算
と画像処理とを並行して行うことが可能となる。

【００４４】請求項６に係る画像処理システムによれ
ば、輝度ヒストグラム演算を同色成分毎に行えるため、
信頼性の高い輝度ヒストグラムを得ることが可能とな
る。

【図面の簡単な説明】

【図１】本発明の実施の形態に係る画像処理装置を示す
機能ブロック図である。

【図２】実施の形態に係る画像処理装置と周辺回路とを
示す機能ブロック図である。

【図３】実施の形態に係るガンマ補正処理部の概略構成
を示す回路図である。

【図４】輝度ヒストグラム演算で算出される積算値のデ
ータ構成を示す模式図である。

【図５】原画像データの色成分配列を示す模式図であ
る。

【符号の説明】

１画像処理装置２データ・バス３ＣＰＵ４単一画素処理部５画素補間部６ガンマ補正処理部１０ＬＵＴ演算回路１１ＬＵＴ用メモリ１２簡易ガンマ補正回路１４，１５セレクタ１６撮像センサ１７Ａ／Ｄ変換器１８主メモリ

フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０４Ｎ 9/64 Ｈ０４Ｎ 1/40 １０１ＥＦターム(参考） 5B057 AA01 CA01 CA08 CA12 CA16 CB01 CB08 CB12 CB16 CC01 CE11 CH01 CH05 CH14 CH20 DB02 DB06 DB09 DC23 5C021 PA38 PA71 PA78 XA34 XB16 5C066 AA01 AA11 CA03 EC03 EC05 EC12 GA01 GA02 KC07 KE01 KE07 KL02 KM05 KP05 5C077 LL04 LL17 PP15 PQ08 PQ12 PQ19 PQ22 PQ23 TT06 TT09

Claims

【特許請求の範囲】

【請求項１】入力する画像データの輝度ヒストグラム
演算とガンマ補正処理とを実行する画像処理装置であっ
て、前記ガンマ補正処理の時に、前記画像データの画素デー
タをアドレス・データとし、該アドレス・データで指定
される記憶データを当該画素データの輝度値に対応する
ガンマ変換値として出力するルック・アップ・テーブル
用メモリを備え、前記輝度ヒストグラム演算の時に、前記ルック・アップ
・テーブル用メモリに前記画素データが入力する度に、
該ルック・アップ・テーブル用メモリに予め書き込まれ
た初期値を起点として該ルック・アップ・テーブル用メ
モリからの出力値をインクリメントして得られる積算値
を該ルック・アップ・テーブル用メモリに出力する増分
回路と、前記輝度ヒストグラム演算の時に、前記ルック・アップ
・テーブル用メモリの記憶領域に格納されている前記出
力値を前記積算値に書き換えるように制御する制御部
と、を備えることを特徴とする画像処理装置。
【請求項２】請求項１記載の画像処理装置であって、前記ルック・アップ・テーブル用メモリは、複数の前記画素データが前記アドレス・データとして並
列に入力する複数個のアドレス入力ポートと、前記各アドレス・データで指定される複数の記憶領域
と、前記各記憶領域から読み出された複数の前記出力値を並
列に出力する複数個のデータ出力ポートと、前記各記憶領域に書き込まれるデータが並列に入力する
複数個のデータ入力ポートと、を備え、前記増分回路は、前記各データ出力ポートから出力され
た前記出力値のビット列を結合した前記積算値に対して
インクリメントを実行した後、該積算値を元のビット列
に分解して前記各データ入力ポートに出力する、画像処
理装置。
【請求項３】請求項２記載の画像処理装置であって、
前記ルック・アップ・テーブル用メモリに入力する前記
画素データのビット長をＮ（Ｎ：自然数）、前記出力値
のビット長をＭ（Ｍ：自然数）、および結合される前記
出力値のビット列の個数をＬ（Ｌ：自然数）で表すと
き、前記ルック・アップ・テーブル用メモリは前記画素
データの各々に対して２^N／Ｌレベルの前記出力値を格
納し、前記積算値はＭ×Ｌビットのデータである、画像
処理装置。
【請求項４】請求項１〜３の何れか１項に記載の画像
処理装置であって、前記ルック・アップ・テーブル用メモリの前記記憶領域
は、前記アドレス入力ポートに各色成分毎に並列に入力
する画素データに対応して複数に分割されている、画像
処理装置。
【請求項５】請求項１〜４の何れか１項に記載の画像
処理装置であって、前記輝度ヒストグラム演算を実行す
る間、前記ガンマ補正処理を簡易に実行する簡易ガンマ
補正回路を備えてなる画像処理装置。
【請求項６】請求項１〜５の何れか１項に記載の画像
処理装置と、画素データをＤＭＡ（ダイレクト・メモリ
・アクセス）転送するＤＭＡコントローラとを備え、前記ＤＭＡコントローラは、単板式の色フィルタ・アレ
イを有する撮像センサで撮像されバッファに格納された
画素データを同色成分毎にアドレス指定して読出し、前
記画像処理装置に転送することを特徴とする画像処理シ
ステム。