JP2002368590A - プログラマブル遅延クロックゲート - Google Patents
プログラマブル遅延クロックゲートInfo
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- JP2002368590A JP2002368590A JP2002071930A JP2002071930A JP2002368590A JP 2002368590 A JP2002368590 A JP 2002368590A JP 2002071930 A JP2002071930 A JP 2002071930A JP 2002071930 A JP2002071930 A JP 2002071930A JP 2002368590 A JP2002368590 A JP 2002368590A
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
- H03K5/151—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with two complementary outputs
- H03K5/1515—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with two complementary outputs non-overlapping
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- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Pulse Circuits (AREA)
Abstract
(57)【要約】
【課題】 クロックゲートにより得られるむだ時間の量
を操作する方法であって該操作のためのコストを削減す
る方法を提供すること。 【解決手段】 完全な再設計及び再作成を行うことなく
調節できるむだ時間を有する非オーバーラップクロック
ジェネレータ。該非オーバーラップクロックジェネレー
タの特定の素子の特定の端子は金属層によってのみ接続
される。これにより、該金属層の作製に使用するマスク
を変更するだけで非オーバーラップクロックジェネレー
タの回路を変更し無駄時間を調節することが可能とな
る。これにより、部分的に作製されたウェハ上の非オー
バーラップクロックジェネレータのむだ時間を元の設計
から変更することが可能となる。
を操作する方法であって該操作のためのコストを削減す
る方法を提供すること。 【解決手段】 完全な再設計及び再作成を行うことなく
調節できるむだ時間を有する非オーバーラップクロック
ジェネレータ。該非オーバーラップクロックジェネレー
タの特定の素子の特定の端子は金属層によってのみ接続
される。これにより、該金属層の作製に使用するマスク
を変更するだけで非オーバーラップクロックジェネレー
タの回路を変更し無駄時間を調節することが可能とな
る。これにより、部分的に作製されたウェハ上の非オー
バーラップクロックジェネレータのむだ時間を元の設計
から変更することが可能となる。
Description
【０００１】
【発明の属する技術分野】本発明は、一般に、VLSI集積
回路に利用されるクロックバッファ回路に関し、特に、
認定された非オーバラップクロックジェネレータ／バッ
ファに関する。
回路に利用されるクロックバッファ回路に関し、特に、
認定された非オーバラップクロックジェネレータ／バッ
ファに関する。
【０００２】
【従来の技術】認定された(qualified)非オーバラップ
(non-overlapping)クロックジェネレータ（クロックゲ
ート(clock gater)としても知られる）は、データがラ
ッチ間で競合してエラーが生じるのを阻止するために利
用することが可能である。クロックゲートにより生成さ
れる非オーバラップクロック信号は、一般に、１つのク
ロック信号の立ち上がりエッジが、もう１つのクロック
信号の立ち下がりエッジの後に生じ、１つのクロック信
号の立ち下がりエッジが、もう１つのクロック信号の立
ち上がりエッジの前に生じる、クロック信号である。か
かるクロック信号は、データが現在のステージを介して
伝搬することが可能になる前に後続のステージを非アク
ティブにすることによりラッチによる競合を阻止する。
(non-overlapping)クロックジェネレータ（クロックゲ
ート(clock gater)としても知られる）は、データがラ
ッチ間で競合してエラーが生じるのを阻止するために利
用することが可能である。クロックゲートにより生成さ
れる非オーバラップクロック信号は、一般に、１つのク
ロック信号の立ち上がりエッジが、もう１つのクロック
信号の立ち下がりエッジの後に生じ、１つのクロック信
号の立ち下がりエッジが、もう１つのクロック信号の立
ち上がりエッジの前に生じる、クロック信号である。か
かるクロック信号は、データが現在のステージを介して
伝搬することが可能になる前に後続のステージを非アク
ティブにすることによりラッチによる競合を阻止する。
【０００３】幾つかの変形態様のクロックゲート、及び
クロック機構全体におけるその利用については、Mason
等に対する米国特許第5,124,572号、Lambに対する米国
特許第5,306,962号、Perezに対する米国特許第5,726,59
6号、Naffzigerに対する米国特許第5,760,610号、及
び、Neudeckに対する米国特許第5,701,335号に提示され
ている。
クロック機構全体におけるその利用については、Mason
等に対する米国特許第5,124,572号、Lambに対する米国
特許第5,306,962号、Perezに対する米国特許第5,726,59
6号、Naffzigerに対する米国特許第5,760,610号、及
び、Neudeckに対する米国特許第5,701,335号に提示され
ている。
【０００４】クロックゲートを使用する際に遭遇する設
計上のトレードオフの１つとして、両方のクロックが非
アクティブ（すなわち非オーバラップ）になる時間が挙
げられる。これはむだ時間(dead time)とも呼ばれる。
むだ時間を短縮させると、少なくとも１つのクロックが
アクティブである際に一層長い評価時間を回路に許容す
ることで集積回路（IC）の動作周波数を高めることが可
能になる。しかし、このむだ時間の短縮は、ICの設計に
おける不測の遅延または競合状態に起因して回路に何ら
かのタイミングエラーが生じる恐れを増大させるもので
もある。また、むだ時間が長くなると、不測の遅延また
は競合状態によりエラーが生じる可能性が低くなる。
計上のトレードオフの１つとして、両方のクロックが非
アクティブ（すなわち非オーバラップ）になる時間が挙
げられる。これはむだ時間(dead time)とも呼ばれる。
むだ時間を短縮させると、少なくとも１つのクロックが
アクティブである際に一層長い評価時間を回路に許容す
ることで集積回路（IC）の動作周波数を高めることが可
能になる。しかし、このむだ時間の短縮は、ICの設計に
おける不測の遅延または競合状態に起因して回路に何ら
かのタイミングエラーが生じる恐れを増大させるもので
もある。また、むだ時間が長くなると、不測の遅延また
は競合状態によりエラーが生じる可能性が低くなる。
【０００５】むだ時間が長くなると、不測の遅延または
競合状態によりエラーが生じる確率が低下する。しか
し、むだ時間が長くなると、クロック相で回路要素が評
価のために利用可能な時間が短くなる。これは、１クロ
ック相につき同一の評価時間を提供するために必要とな
るクロック周波数を一層低下させ、これにより集積回路
の性能を低下させるものとなる。これらのトレードオフ
は、一般に、集積回路の設計時に行われ、従って、一般
に、むだ時間を増減させることにより、それぞれチップ
を適正に機能させ又はチップの性能を向上させるには、
クロックゲートの再設計及びチップ全体の再作製が必要
となる。
競合状態によりエラーが生じる確率が低下する。しか
し、むだ時間が長くなると、クロック相で回路要素が評
価のために利用可能な時間が短くなる。これは、１クロ
ック相につき同一の評価時間を提供するために必要とな
るクロック周波数を一層低下させ、これにより集積回路
の性能を低下させるものとなる。これらのトレードオフ
は、一般に、集積回路の設計時に行われ、従って、一般
に、むだ時間を増減させることにより、それぞれチップ
を適正に機能させ又はチップの性能を向上させるには、
クロックゲートの再設計及びチップ全体の再作製が必要
となる。
【０００６】
【発明が解決しようとする課題】従って、クロックゲー
トにより得られるむだ時間の量を操作する方法であって
該操作のためのコストを削減する方法が求められてい
る。また、クロックゲート毎の再設計やチップ全体の再
作製をゼロから行うことなく、回路毎にむだ時間量を操
作できなければならない。
トにより得られるむだ時間の量を操作する方法であって
該操作のためのコストを削減する方法が求められてい
る。また、クロックゲート毎の再設計やチップ全体の再
作製をゼロから行うことなく、回路毎にむだ時間量を操
作できなければならない。
【０００７】
【課題を解決するための手段】本発明により提供される
非オーバラップクロックジェネレータは、完全な再設計
及び再作製を行うことなくむだ時間が調整できるもので
ある。該非オーバラップクロックジェネレータの特定の
デバイスの特定の端子は、金属層によってのみ接続され
る。これにより、該金属層の作製に用いられるマスクを
変更するだけで、該非オーバラップクロックジェネレー
タの回路を変更し、むだ時間を調整することが可能にな
る。これにより、ウェハ上に部分的に作製された非オー
バラップクロックジェネレータのむだ時間を元の設計か
ら変更することが可能になる。
非オーバラップクロックジェネレータは、完全な再設計
及び再作製を行うことなくむだ時間が調整できるもので
ある。該非オーバラップクロックジェネレータの特定の
デバイスの特定の端子は、金属層によってのみ接続され
る。これにより、該金属層の作製に用いられるマスクを
変更するだけで、該非オーバラップクロックジェネレー
タの回路を変更し、むだ時間を調整することが可能にな
る。これにより、ウェハ上に部分的に作製された非オー
バラップクロックジェネレータのむだ時間を元の設計か
ら変更することが可能になる。
【０００８】本発明の他の態様及び利点については、本
発明の原理を例示した図面に関連して示す下記の詳細な
説明から明らかとなろう。
発明の原理を例示した図面に関連して示す下記の詳細な
説明から明らかとなろう。
【０００９】
【発明の実施の形態】図１は、金属マスクによりむだ時
間を調整することが可能な非オーバラップクロックジェ
ネレータの概要を示す回路図である。ボックス100は、
非オーバラップクロックジェネレータに対する入力イン
バータを取り囲んだものである。該入力インバータ100
は、入力としてオーバラップクロック信号CKを受け取
る。該クロック信号CKは、pチャネル電界効果トランジ
スタ（PFET）102のゲート、及びnチャネル電界効果トラ
ンジスタ（NFET）104,106,108のゲートに接続されてい
る。PFET102のソースは、正の電源電圧に接続されてい
る。PFET102のドレインは、インバータ100の出力ノード
すなわち信号NCに接続されている。NFET104,106,108の
ソースは負の電源電圧に接続されている。NFET104,106,
108のドレインは信号NCに接続されている。
間を調整することが可能な非オーバラップクロックジェ
ネレータの概要を示す回路図である。ボックス100は、
非オーバラップクロックジェネレータに対する入力イン
バータを取り囲んだものである。該入力インバータ100
は、入力としてオーバラップクロック信号CKを受け取
る。該クロック信号CKは、pチャネル電界効果トランジ
スタ（PFET）102のゲート、及びnチャネル電界効果トラ
ンジスタ（NFET）104,106,108のゲートに接続されてい
る。PFET102のソースは、正の電源電圧に接続されてい
る。PFET102のドレインは、インバータ100の出力ノード
すなわち信号NCに接続されている。NFET104,106,108の
ソースは負の電源電圧に接続されている。NFET104,106,
108のドレインは信号NCに接続されている。
【００１０】一実施形態では、PFET102は、幅-長さ比が
23.95である。NFET104は、幅-長さ比が3.6である。NFET
106は、幅-長さ比が1.2である。NFET108は、幅-長さ比
が1.8である。従って、図１に示すインバータ100のＰ／
Ｎ幅比は約3.6である。
23.95である。NFET104は、幅-長さ比が3.6である。NFET
106は、幅-長さ比が1.2である。NFET108は、幅-長さ比
が1.8である。従って、図１に示すインバータ100のＰ／
Ｎ幅比は約3.6である。
【００１１】インバータ100の作製に用いられるマスク
層を慎重にレイアウトすれば、NFET104,106,108は、金
属マスク層のみに変更を加えることにより、図２(a)〜
(c)に示す構成の何れでも接続を行うことが可能とな
る。例えば、これは、NFET104のゲートを少なくとも１
つの金属層におけるNFET106のゲート及び非金属層に確
実に接続し、及びNFET106のゲートを少なくも１つの金
属層におけるNFET108のゲート及び非金属層に確実に接
続し、及び負の電源電圧を金属のみの接続によりNFET10
6及びNFET108のゲートに接続できることを確実にするこ
とにより、達成することが可能である。また、図示して
いないが、NFET104のゲートもまた、NFET106,108に関す
る上記説明と同様にしてその切断及び再接続を行うこと
ができるようにすることが可能である。
層を慎重にレイアウトすれば、NFET104,106,108は、金
属マスク層のみに変更を加えることにより、図２(a)〜
(c)に示す構成の何れでも接続を行うことが可能とな
る。例えば、これは、NFET104のゲートを少なくとも１
つの金属層におけるNFET106のゲート及び非金属層に確
実に接続し、及びNFET106のゲートを少なくも１つの金
属層におけるNFET108のゲート及び非金属層に確実に接
続し、及び負の電源電圧を金属のみの接続によりNFET10
6及びNFET108のゲートに接続できることを確実にするこ
とにより、達成することが可能である。また、図示して
いないが、NFET104のゲートもまた、NFET106,108に関す
る上記説明と同様にしてその切断及び再接続を行うこと
ができるようにすることが可能である。
【００１２】本発明の実施形態において、上記の金属層
は、上部金属層または上部に近い金属層となるよう選択
することが可能である。これにより、該金属層は、製造
後の方法（例えば集束イオンビーム（FIB）装置を用い
る方法）により修正することが可能になる。かかる製造
後の方法は、インバータ100の構成を変更するためにマ
スク層の生産または再設計を行うことを必要としないも
のである。
は、上部金属層または上部に近い金属層となるよう選択
することが可能である。これにより、該金属層は、製造
後の方法（例えば集束イオンビーム（FIB）装置を用い
る方法）により修正することが可能になる。かかる製造
後の方法は、インバータ100の構成を変更するためにマ
スク層の生産または再設計を行うことを必要としないも
のである。
【００１３】上述のNFET104,106,108に関する幅-長さ比
を用いる場合には、図２(a)は、約3.6のＰ／Ｎ幅比を有
するインバータ100の構成を示すものとなる。図２(b)
は、約5.0のＰ／Ｎ幅比を有するインバータ100の構成を
示すものとなる。図２(c)は、約6.7のＰ／Ｎ幅比を有す
るインバータ100の構成を示すものとなる。
を用いる場合には、図２(a)は、約3.6のＰ／Ｎ幅比を有
するインバータ100の構成を示すものとなる。図２(b)
は、約5.0のＰ／Ｎ幅比を有するインバータ100の構成を
示すものとなる。図２(c)は、約6.7のＰ／Ｎ幅比を有す
るインバータ100の構成を示すものとなる。
【００１４】インバータ100の遅延成分は、インバータ1
00のＰ／Ｎ幅比によって決まる。したがって、インバー
タ100の遅延は、図２(a)〜(c)に示す異なる構成でイン
バータ100を配線することにより調整することが可能で
ある。一般に、Ｐ／Ｎ比が大きくなるほど、信号CKの立
ち上がりと信号NCの立ち下がりとの間の遅延が増大する
ことになる。信号NCの立ち下がりは最終的には、非オー
バラップクロックジェネレータの出力CKINを立ち上げる
ものとなる。したがって、インバータ100のＰ／Ｎ比が
大きくなるほど、非オーバラップクロックジェネレータ
によって生じるむだ時間も長くなる。
00のＰ／Ｎ幅比によって決まる。したがって、インバー
タ100の遅延は、図２(a)〜(c)に示す異なる構成でイン
バータ100を配線することにより調整することが可能で
ある。一般に、Ｐ／Ｎ比が大きくなるほど、信号CKの立
ち上がりと信号NCの立ち下がりとの間の遅延が増大する
ことになる。信号NCの立ち下がりは最終的には、非オー
バラップクロックジェネレータの出力CKINを立ち上げる
ものとなる。したがって、インバータ100のＰ／Ｎ比が
大きくなるほど、非オーバラップクロックジェネレータ
によって生じるむだ時間も長くなる。
【００１５】本発明の特定の実施形態について図示し解
説してきたが、本発明は、かかる図示及び解説した部分
の特定の形態または構成に制限されるものではない。本
発明は特許請求の範囲によってのみ制限されるものであ
る。
説してきたが、本発明は、かかる図示及び解説した部分
の特定の形態または構成に制限されるものではない。本
発明は特許請求の範囲によってのみ制限されるものであ
る。
【００１６】以下においては、本発明の種々の構成要件
の組み合わせからなる例示的な実施態様を示す。 １．第１のクロックと第２のクロックとの間のむだ時間
に寄与するインバータ(100)を備えた非オーバラップク
ロックジェネレータを含む装置であって、前記インバー
タが、第１のタイプの１つのスイッチング素子(102)
と、第２のタイプの複数のスイッチング素子(104,106,1
08)とを備えており、該第２のタイプの複数のスイッチ
ング素子(104,106,108)が、複数の制御端子を有してお
り、該制御端子が、少なくとも１つの金属層により接続
されている、装置。 ２．前記非オーバラップクロックジェネレータがゲート
入力を有しており、前記インバータ(100)がインバータ
入力を有しており、該インバータ入力に前記ゲート入力
が接続されている、前項１に記載の装置。 ３．前記少なくとも１つの金属層が、前記複数のスイッ
チング素子のうちの第１のスイッチング素子の前記複数
の制御端子のうちの少なくとも１つを、該複数のスイッ
チング素子のうちの前記第１のスイッチング素子のもう
１つの端子に接続し、これにより該複数のスイッチング
素子のうちの前記第１のスイッチング素子が非導通状態
に保たれる、前項１に記載の装置。 ４．前記少なくとも１つの金属層が、前記複数のスイッ
チング素子のうちの第２のスイッチング素子の前記複数
の制御端子のうちの少なくとも１つを、該複数のスイッ
チング素子のうちの前記第２のスイッチング素子のもう
１つの端子に接続し、これにより該複数のスイッチング
素子のうちの前記第２のスイッチング素子が非導通状態
に保たれる、前項３に記載の装置。 ５．前記複数のスイッチング素子のうちの前記第１のス
イッチング素子を非導通状態に保つことにより、前記第
１のクロックと前記第２のクロックとの間の前記むだ時
間が増大する、前項３に記載の装置。 ６．前記複数のスイッチング素子のうちの前記第２のス
イッチング素子を非導通状態に保つことにより、前記第
１のクロックと前記第２のクロックとの間の前記むだ時
間が増大する、前項４に記載の装置。 ７．第１のクロックと第２のクロックとの間の第１のむ
だ時間を生成する第１の非オーバラップクロックジェネ
レータを第１のウェハ上に作製し、一プロセスステップ
で第２のウェハを保持した後に少なくとも１つのメタラ
イゼーション層を作製し、前記少なくとも１つのメタラ
イゼーション層が前記第１のウェハ及び前記第２のウェ
ハ上に作製された場合に該メタライゼーション層が変化
するため前記第１のクロックと前記第２のクロックとの
間の第２のむだ時間を生成する第２の非オーバラップク
ロックジェネレータを前記第２のウェハ上に作製する、
という各ステップを含む方法。 ８．前記第１の非オーバラップクロックジェネレータの
一部である第１のインバータの一部をなす第１の複数の
スイッチング素子を作製するステップを含み、該第１の
複数のスイッチング素子が第１の複数の制御端子を有し
ており、該第１の複数の制御端子が前記少なくとも１つ
のメタライゼーション層により接続されている、前項７
に記載の方法。 ９．前記第２の非オーバラップクロックジェネレータの
一部である第２のインバータの一部をなす第２の複数の
スイッチング素子を作製するステップを含み、該第２の
複数のスイッチング素子が第２の複数の制御端子を有し
ており、該第２の複数の制御端子の少なくとも１つが前
記少なくとも１つのメタライゼーション層により接続さ
れて、前記第２の複数のスイッチング素子のうちの少な
くとも１つを非導通状態に保つ、前項８に記載の方法。 10．集積回路上に作製される装置であって、非オーバラ
ップクロックジェネレータを備えており、該非オーバラ
ップクロックジェネレータがインバータ(100)を含み、
該インバータが、第１のスイッチング素子(102)、並び
に少なくとも第２のスイッチング素子(106)及び第３の
スイッチング素子(108)を含み、前記第２のスイッチン
グ素子(106)が第２の制御端子を有しており、前記第３
のスイッチング素子(108)が第３の制御端子を有してお
り、パターン形成された金属が、前記第２の制御端子と
前記第３の制御端子とを接続し、前記パターン形成され
た金属のパターンを変更することにより、前記第３のス
イッチング素子(108)を非導通状態に保つノードに前記
第３の制御端子を接続することができ、これにより前記
非オーバラップクロックジェネレータにより生成される
むだ時間を変化することができる、集積回路上に作製さ
れる装置。
の組み合わせからなる例示的な実施態様を示す。 １．第１のクロックと第２のクロックとの間のむだ時間
に寄与するインバータ(100)を備えた非オーバラップク
ロックジェネレータを含む装置であって、前記インバー
タが、第１のタイプの１つのスイッチング素子(102)
と、第２のタイプの複数のスイッチング素子(104,106,1
08)とを備えており、該第２のタイプの複数のスイッチ
ング素子(104,106,108)が、複数の制御端子を有してお
り、該制御端子が、少なくとも１つの金属層により接続
されている、装置。 ２．前記非オーバラップクロックジェネレータがゲート
入力を有しており、前記インバータ(100)がインバータ
入力を有しており、該インバータ入力に前記ゲート入力
が接続されている、前項１に記載の装置。 ３．前記少なくとも１つの金属層が、前記複数のスイッ
チング素子のうちの第１のスイッチング素子の前記複数
の制御端子のうちの少なくとも１つを、該複数のスイッ
チング素子のうちの前記第１のスイッチング素子のもう
１つの端子に接続し、これにより該複数のスイッチング
素子のうちの前記第１のスイッチング素子が非導通状態
に保たれる、前項１に記載の装置。 ４．前記少なくとも１つの金属層が、前記複数のスイッ
チング素子のうちの第２のスイッチング素子の前記複数
の制御端子のうちの少なくとも１つを、該複数のスイッ
チング素子のうちの前記第２のスイッチング素子のもう
１つの端子に接続し、これにより該複数のスイッチング
素子のうちの前記第２のスイッチング素子が非導通状態
に保たれる、前項３に記載の装置。 ５．前記複数のスイッチング素子のうちの前記第１のス
イッチング素子を非導通状態に保つことにより、前記第
１のクロックと前記第２のクロックとの間の前記むだ時
間が増大する、前項３に記載の装置。 ６．前記複数のスイッチング素子のうちの前記第２のス
イッチング素子を非導通状態に保つことにより、前記第
１のクロックと前記第２のクロックとの間の前記むだ時
間が増大する、前項４に記載の装置。 ７．第１のクロックと第２のクロックとの間の第１のむ
だ時間を生成する第１の非オーバラップクロックジェネ
レータを第１のウェハ上に作製し、一プロセスステップ
で第２のウェハを保持した後に少なくとも１つのメタラ
イゼーション層を作製し、前記少なくとも１つのメタラ
イゼーション層が前記第１のウェハ及び前記第２のウェ
ハ上に作製された場合に該メタライゼーション層が変化
するため前記第１のクロックと前記第２のクロックとの
間の第２のむだ時間を生成する第２の非オーバラップク
ロックジェネレータを前記第２のウェハ上に作製する、
という各ステップを含む方法。 ８．前記第１の非オーバラップクロックジェネレータの
一部である第１のインバータの一部をなす第１の複数の
スイッチング素子を作製するステップを含み、該第１の
複数のスイッチング素子が第１の複数の制御端子を有し
ており、該第１の複数の制御端子が前記少なくとも１つ
のメタライゼーション層により接続されている、前項７
に記載の方法。 ９．前記第２の非オーバラップクロックジェネレータの
一部である第２のインバータの一部をなす第２の複数の
スイッチング素子を作製するステップを含み、該第２の
複数のスイッチング素子が第２の複数の制御端子を有し
ており、該第２の複数の制御端子の少なくとも１つが前
記少なくとも１つのメタライゼーション層により接続さ
れて、前記第２の複数のスイッチング素子のうちの少な
くとも１つを非導通状態に保つ、前項８に記載の方法。 10．集積回路上に作製される装置であって、非オーバラ
ップクロックジェネレータを備えており、該非オーバラ
ップクロックジェネレータがインバータ(100)を含み、
該インバータが、第１のスイッチング素子(102)、並び
に少なくとも第２のスイッチング素子(106)及び第３の
スイッチング素子(108)を含み、前記第２のスイッチン
グ素子(106)が第２の制御端子を有しており、前記第３
のスイッチング素子(108)が第３の制御端子を有してお
り、パターン形成された金属が、前記第２の制御端子と
前記第３の制御端子とを接続し、前記パターン形成され
た金属のパターンを変更することにより、前記第３のス
イッチング素子(108)を非導通状態に保つノードに前記
第３の制御端子を接続することができ、これにより前記
非オーバラップクロックジェネレータにより生成される
むだ時間を変化することができる、集積回路上に作製さ
れる装置。
【図１】金属マスクにより調節することが可能なむだ時
間を有する非オーバラップクロックジェネレータの概要
を示す回路図である。
間を有する非オーバラップクロックジェネレータの概要
を示す回路図である。
【図２】(a)〜(c)は、非オーバラップクロックジェネレ
ータの入力インバータで得ることができる３つのＰ／Ｎ
比を示す回路図である。
ータの入力インバータで得ることができる３つのＰ／Ｎ
比を示す回路図である。
100 インバータ 102 スイッチング素子 104 スイッチング素子 106 スイッチング素子 108 スイッチング素子
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジェフェリー・シー・ブラウチ アメリカ合衆国コロラド州80525，フォー トコリンズ，レッドベリー・コート・1421 Ｆターム(参考） 5B079 BC07 CC04 DD06 DD13 5J001 AA04 BB12 CC01 DD04
Claims (1)
- 【請求項１】第１のクロックと第２のクロックとの間の
むだ時間に寄与するインバータ(100)を備えた非オーバ
ラップクロックジェネレータを含む装置であって、 前記インバータが、第１のタイプの１つのスイッチング
素子(102)と、第２のタイプの複数のスイッチング素子
(104,106,108)とを備えており、 該第２のタイプの複数のスイッチング素子(104,106,10
8)が、複数の制御端子を有しており、該制御端子が、少
なくとも１つの金属層により接続されている、装置。
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|---|---|---|---|
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| JP2002368590A5 JP2002368590A5 (ja) | 2005-05-19 |
Family
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| JP (1) | JP2002368590A (ja) |
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