JP2002368588A - パルス信号遷移遅延調節回路及び集積回路 - Google Patents
パルス信号遷移遅延調節回路及び集積回路Info
- Publication number
- JP2002368588A JP2002368588A JP2002034348A JP2002034348A JP2002368588A JP 2002368588 A JP2002368588 A JP 2002368588A JP 2002034348 A JP2002034348 A JP 2002034348A JP 2002034348 A JP2002034348 A JP 2002034348A JP 2002368588 A JP2002368588 A JP 2002368588A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- rising
- delay
- falling
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/08—Shaping pulses by limiting; by thresholding; by slicing, i.e. combined limiting and thresholding
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H11/00—Networks using active elements
- H03H11/02—Multiple-port networks
- H03H11/26—Time-delay networks
- H03H11/265—Time-delay networks with adjustable delay
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
- H03K2005/00019—Variable delay
- H03K2005/00058—Variable delay controlled by a digital setting
- H03K2005/00071—Variable delay controlled by a digital setting by adding capacitance as a load
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Pulse Circuits (AREA)
- Dram (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【課題】集積回路に組み込まれた遅延回路を提供する。
【解決手段】パルス信号遷移遅延調節回路を開示する。
この遅延回路は入力されるパルス信号を受ける入力ノー
ドを有する。バッファは入力信号をフローティングノー
ドに伝送して、検出器はフローティングノードの電圧が
スレショルド電圧未満であれば第１レベルの出力電圧を
出力し、そうでなければ、第２レベルの出力電圧を出力
する。２個の類似な分岐回路が用いられるが、一つは上
昇遷移における遅延を調節するための分岐回路であっ
て、他の一つは下降遷移における遅延を調節するための
分岐回路である。各分岐回路に対して、基準端子はフロ
ーティングノードをバイアスさせる基準電圧を伝送す
る。キャパシタとスイッチは基準端子とフローティング
ノードとの間に連結される。スイッチは出力電圧に応答
して開閉される。スイッチが開かれれば、キャパシタが
切り離される。位相検出器及び遅延コード発生器が基準
電圧を続けて調節するために、フィードバック配列に選
択的に備わることができる。
この遅延回路は入力されるパルス信号を受ける入力ノー
ドを有する。バッファは入力信号をフローティングノー
ドに伝送して、検出器はフローティングノードの電圧が
スレショルド電圧未満であれば第１レベルの出力電圧を
出力し、そうでなければ、第２レベルの出力電圧を出力
する。２個の類似な分岐回路が用いられるが、一つは上
昇遷移における遅延を調節するための分岐回路であっ
て、他の一つは下降遷移における遅延を調節するための
分岐回路である。各分岐回路に対して、基準端子はフロ
ーティングノードをバイアスさせる基準電圧を伝送す
る。キャパシタとスイッチは基準端子とフローティング
ノードとの間に連結される。スイッチは出力電圧に応答
して開閉される。スイッチが開かれれば、キャパシタが
切り離される。位相検出器及び遅延コード発生器が基準
電圧を続けて調節するために、フィードバック配列に選
択的に備わることができる。
Description
【０００１】
【発明の属する技術分野】本発明は集積回路の分野に係
り、特にパルス信号の遅延を調節するための遅延回路に
関する。
り、特にパルス信号の遅延を調節するための遅延回路に
関する。
【０００２】
【従来の技術】集積回路では、信号遅延に対して多様な
機能を提供するために遅延回路を有することが必要であ
る。遅延回路は、ダイナミック・ランダム・アクセス・
メモリ（ＤＲＡＭ）の内部でクロック信号を発生する内
部クロック発生器、及び昇圧電圧（ＰｕｍｐＶｏｌｔａ
ｇｅ）のタイミングを調節するための内部半導体チップ
の電源供給器に用いられうる。
機能を提供するために遅延回路を有することが必要であ
る。遅延回路は、ダイナミック・ランダム・アクセス・
メモリ（ＤＲＡＭ）の内部でクロック信号を発生する内
部クロック発生器、及び昇圧電圧（ＰｕｍｐＶｏｌｔａ
ｇｅ）のタイミングを調節するための内部半導体チップ
の電源供給器に用いられうる。
【０００３】図１にこのような遅延回路１００の例が記
述されている。回路１００は米国特許第５、９２０、２
２１号に初めて開示された。入力電圧はＲＣ回路網１１
に連結されたノード１０を通して入力される。ＲＣ回路
網１１は抵抗１２及び並列連結された結合キャパシタ１
８、１９で構成されている。ＲＣ回路網１１の出力電圧
は信号検出器１４とインバータ１６を通過する。ノード
１７を通して出力された電圧信号はＲＣ回路網１１の結
合キャパシタ１８、１９にフィードバックされる。
述されている。回路１００は米国特許第５、９２０、２
２１号に初めて開示された。入力電圧はＲＣ回路網１１
に連結されたノード１０を通して入力される。ＲＣ回路
網１１は抵抗１２及び並列連結された結合キャパシタ１
８、１９で構成されている。ＲＣ回路網１１の出力電圧
は信号検出器１４とインバータ１６を通過する。ノード
１７を通して出力された電圧信号はＲＣ回路網１１の結
合キャパシタ１８、１９にフィードバックされる。
【０００４】入力信号が上昇、下降するによって、出力
信号もこれに対応して上昇、下降するが若干の遅延があ
る。上昇時の遅延は抵抗１２とキャパシタ１９の値によ
って決定されて、下降時の遅延は抵抗１２とキャパシタ
１８の値によって決定される。
信号もこれに対応して上昇、下降するが若干の遅延があ
る。上昇時の遅延は抵抗１２とキャパシタ１９の値によ
って決定されて、下降時の遅延は抵抗１２とキャパシタ
１８の値によって決定される。
【０００５】回路１００は、上昇及び下降時の遅延を調
節することができなくなる限界を有する。これは上昇、
下降の量を調整する要素が回路の一部分であるためであ
る。
節することができなくなる限界を有する。これは上昇、
下降の量を調整する要素が回路の一部分であるためであ
る。
【０００６】他の限界としてキャパシタンスによる遅延
が常に存在するということである。このような遅延は設
計で避ける必要がある。
が常に存在するということである。このような遅延は設
計で避ける必要がある。
【０００７】また、回路１００のフィードバック構成に
は、カップリングノイズを形成する問題がある。これは
波形に影響を与えて、ひいては全体素子の性能に影響を
与える。
は、カップリングノイズを形成する問題がある。これは
波形に影響を与えて、ひいては全体素子の性能に影響を
与える。
【０００８】
【発明が解決しようとする課題】本発明は、このような
従来技術の問題点及び限界を克服することを目的とす
る。
従来技術の問題点及び限界を克服することを目的とす
る。
【０００９】本発明は、さらに集積回路に組み込まれた
遅延回路を提供することを目的とする。
遅延回路を提供することを目的とする。
【００１０】
【課題を解決するための手段】前記のような目的を達成
するための本発明は、入力ノードは入力信号を受けて、
バッファは入力信号をフローティングノードに伝送す
る。検出器は前記フローティングノードの電圧がスレシ
ョルド電圧未満であれば第１レベルの出力電圧を出力
し、そうでなければ第２レベルの出力電圧を出力ノード
に出力する。それゆえ、出力電圧は入力信号によって形
成されるパルス波形である。
するための本発明は、入力ノードは入力信号を受けて、
バッファは入力信号をフローティングノードに伝送す
る。検出器は前記フローティングノードの電圧がスレシ
ョルド電圧未満であれば第１レベルの出力電圧を出力
し、そうでなければ第２レベルの出力電圧を出力ノード
に出力する。それゆえ、出力電圧は入力信号によって形
成されるパルス波形である。
【００１１】本発明の回路は基準電圧を伝送する基準端
子を含む。キャパシタとスイッチは前記基準端子と前記
フローティングノードとの間に連結される。前記スイッ
チは前記出力電圧に応答して開閉される。前記スイッチ
が開かれれば、キャパシタが切り離される。
子を含む。キャパシタとスイッチは前記基準端子と前記
フローティングノードとの間に連結される。前記スイッ
チは前記出力電圧に応答して開閉される。前記スイッチ
が開かれれば、キャパシタが切り離される。
【００１２】本発明は上昇遷移と下降遷移の遅延を調節
する長所がある。このような調整は基準電圧やキャパシ
タンス、またはこれら全ての値の変化でなされる。さら
に、このような調整は相互独立的に行われる。
する長所がある。このような調整は基準電圧やキャパシ
タンス、またはこれら全ての値の変化でなされる。さら
に、このような調整は相互独立的に行われる。
【００１３】本発明はキャパシタを切り離すことによっ
てキャパシタンスに起因した意図しない遅延を除去する
附加的な長所がある。さらに、キャパシタが切り離され
ると、前記のカップリングノイズが除去される。これは
遅延回路の性能を改善しながら、遅延回路の設計を容易
にする。
てキャパシタンスに起因した意図しない遅延を除去する
附加的な長所がある。さらに、キャパシタが切り離され
ると、前記のカップリングノイズが除去される。これは
遅延回路の性能を改善しながら、遅延回路の設計を容易
にする。
【００１４】選択的な実施例として、回路は位相検出器
及び遅延コード発生器を含む。これらは基準電圧を続け
て調整するフィードバックの配列に存在する。
及び遅延コード発生器を含む。これらは基準電圧を続け
て調整するフィードバックの配列に存在する。
【００１５】
【発明の実施の形態】以下、前記した本発明の目的を実
施するための望ましい実施例に対して添付図面を参照し
て具体的に説明する。
施するための望ましい実施例に対して添付図面を参照し
て具体的に説明する。
【００１６】図２の回路２００は、本発明の望ましい実
施形態の一例である。回路２００は、入力信号ＶＩＮを
入力する入力ノード２０４、フローティングノード２０
６、出力電圧ＶＯを発生する出力ノード２０８を含む。
施形態の一例である。回路２００は、入力信号ＶＩＮを
入力する入力ノード２０４、フローティングノード２０
６、出力電圧ＶＯを発生する出力ノード２０８を含む。
【００１７】バッファ２１０は、入力ノード２０４とフ
ローティングノード２０６との間に連結される。望まし
くは、バッファ２１０はインバータによって構成され
る。
ローティングノード２０６との間に連結される。望まし
くは、バッファ２１０はインバータによって構成され
る。
【００１８】回路２００は、さらに検出器２２０を含
む。検出器２２０は、出力ノード２０８に出力電圧ＶＯ
を出力する。出力電圧ＶＯは、フローティングノード２
０６の電圧ＶＦＮがスレショルド電圧ＶＬＴ以下であれ
ば第１レベル（Ｌｅｖｅｌ）、すなわち、上位レベルを
有する。そうでなければ、出力電圧ＶＯは、第２レベ
ル、すなわち、下位レベルを有する。上位レベルは、例
えばＶＤＤのような電源電圧レベルとすることができ、
下位レベルは、例えば０Ｖのような接地電圧レベルとす
ることができる。
む。検出器２２０は、出力ノード２０８に出力電圧ＶＯ
を出力する。出力電圧ＶＯは、フローティングノード２
０６の電圧ＶＦＮがスレショルド電圧ＶＬＴ以下であれ
ば第１レベル（Ｌｅｖｅｌ）、すなわち、上位レベルを
有する。そうでなければ、出力電圧ＶＯは、第２レベ
ル、すなわち、下位レベルを有する。上位レベルは、例
えばＶＤＤのような電源電圧レベルとすることができ、
下位レベルは、例えば０Ｖのような接地電圧レベルとす
ることができる。
【００１９】それゆえ、出力電圧ＶＯはパルス信号であ
る。これは入力信号ＶＩＮも同様にパルス信号である場
合に回路に優れた効果を提供する。パルスは上昇及び下
降遷移の連続である。出力信号ＶＯの上昇及び下降遷移
タイミングは入力信号ＶＩＮの上昇及び下降遷移タイミ
ングに応じて次のように調節される。
る。これは入力信号ＶＩＮも同様にパルス信号である場
合に回路に優れた効果を提供する。パルスは上昇及び下
降遷移の連続である。出力信号ＶＯの上昇及び下降遷移
タイミングは入力信号ＶＩＮの上昇及び下降遷移タイミ
ングに応じて次のように調節される。
【００２０】回路２００は、基準端子２３０を含む。基
準端子２３０は、第１基準電圧ＶＲ１を伝送する。第１
基準電圧は、本発明に従う限りいかなる電圧であっても
よい。第１基準電圧を第１基準端子２３０に適用する場
合に特に有利な第１基準電圧ＶＲ１の値を以下に説明す
る。
準端子２３０は、第１基準電圧ＶＲ１を伝送する。第１
基準電圧は、本発明に従う限りいかなる電圧であっても
よい。第１基準電圧を第１基準端子２３０に適用する場
合に特に有利な第１基準電圧ＶＲ１の値を以下に説明す
る。
【００２１】回路２００は、さらに第１キャパシタとし
てのキャパシタ２４０を含む。キャパシタ２４０はフロ
ーティングノード２０６と第１基準端子２３０との間に
連結されている。キャパシタ２４０は、この技術分野で
知られたいかなる方法でも構成できる。このような方法
としては、様々な方法が集積回路分野において知られて
いる。
てのキャパシタ２４０を含む。キャパシタ２４０はフロ
ーティングノード２０６と第１基準端子２３０との間に
連結されている。キャパシタ２４０は、この技術分野で
知られたいかなる方法でも構成できる。このような方法
としては、様々な方法が集積回路分野において知られて
いる。
【００２２】回路２００は、第１スイッチとしてのスイ
ッチ２５０をさらに含む。スイッチ２５０は、フローテ
ィングノード２０６と第１キャパシタ２４０との間に連
結されている。スイッチ２５０は、出力電圧ＶＯの第１
及び第２レベルに応答して開閉される。スイッチ２５０
が開かれれば、スイッチ２５０は、フローティングノー
ド２０６から、キャパシタ２４０及び第１基準電圧ＶＲ
１が切り離される。
ッチ２５０をさらに含む。スイッチ２５０は、フローテ
ィングノード２０６と第１キャパシタ２４０との間に連
結されている。スイッチ２５０は、出力電圧ＶＯの第１
及び第２レベルに応答して開閉される。スイッチ２５０
が開かれれば、スイッチ２５０は、フローティングノー
ド２０６から、キャパシタ２４０及び第１基準電圧ＶＲ
１が切り離される。
【００２３】図３Ａの回路３００は、図２のブロック図
を具体化した実施例である。回路３００は、回路２００
と共通要素を備えるのでこれら共通要素に対する説明は
省略する。
を具体化した実施例である。回路３００は、回路２００
と共通要素を備えるのでこれら共通要素に対する説明は
省略する。
【００２４】インバータ３１０は図２のバッファ２１０
の構成例であり、インバータ３２０は図２の検出器２２
０の構成例である。
の構成例であり、インバータ３２０は図２の検出器２２
０の構成例である。
【００２５】図２の第１基準端子２３０に対応する第１
基準端子３３０は、接地電圧と連結されている。言い換
えれば、第１基準電圧ＶＲ１は図３Ａの実施例では０Ｖ
と同一である。
基準端子３３０は、接地電圧と連結されている。言い換
えれば、第１基準電圧ＶＲ１は図３Ａの実施例では０Ｖ
と同一である。
【００２６】キャパシタ３４０は、図２の第１キャパシ
タ２４０の構成例としての電界効果トランジスタであ
る。相補伝送ゲート３５０は、図２のスイッチ２５０の
構成例である。ゲート３５０は、２個の電界効果トラン
ジスタ３５２、３５３により構成されうる。このトラン
ジスタ３５２、３５３は、直列接続されたインバータ３
５６、３５８の対を通して出力電圧ＶＯにより制御され
る。
タ２４０の構成例としての電界効果トランジスタであ
る。相補伝送ゲート３５０は、図２のスイッチ２５０の
構成例である。ゲート３５０は、２個の電界効果トラン
ジスタ３５２、３５３により構成されうる。このトラン
ジスタ３５２、３５３は、直列接続されたインバータ３
５６、３５８の対を通して出力電圧ＶＯにより制御され
る。
【００２７】図３Ｂ及び図３Ｃを参照して、回路３００
の作動を説明する。図３Ｂは、入力電圧ＶＩＮ、フロー
ティングノード電圧ＶＦＮ、出力電圧ＶＯを示してい
る。このような波形における代表的な電圧値は、図３Ｃ
に示されている。
の作動を説明する。図３Ｂは、入力電圧ＶＩＮ、フロー
ティングノード電圧ＶＦＮ、出力電圧ＶＯを示してい
る。このような波形における代表的な電圧値は、図３Ｃ
に示されている。
【００２８】図示したように、入力電圧ＶＩＮはパルス
である。出力電圧ＶＯは、入力電圧ＶＩＮを入力とする
２個のインバータ３１０、３２０の出力であることから
明らかなように、入力電圧ＶＩＮに対応するパルスであ
る。フローティングノード２０６での電圧ＶＦＮは、図
３Ｃの段階２ないし５から分かるように、キャパシタが
切り離される場合には急激に変化して、スイッチ３５０
がオンされる場合は緩やかに変化する。
である。出力電圧ＶＯは、入力電圧ＶＩＮを入力とする
２個のインバータ３１０、３２０の出力であることから
明らかなように、入力電圧ＶＩＮに対応するパルスであ
る。フローティングノード２０６での電圧ＶＦＮは、図
３Ｃの段階２ないし５から分かるように、キャパシタが
切り離される場合には急激に変化して、スイッチ３５０
がオンされる場合は緩やかに変化する。
【００２９】結果的に、回路３００は、上昇遷移は遅延
しないが、下降遷移は遅延した出力電圧ＶＯを発生す
る。このような実施例における遅延の量はキャパシタ３
４０のキャパシタンスによって決定される。
しないが、下降遷移は遅延した出力電圧ＶＯを発生す
る。このような実施例における遅延の量はキャパシタ３
４０のキャパシタンスによって決定される。
【００３０】図４Ａを参照して図２のブロック図を具体
化した他の回路４００を説明する。図２及び図３Ａの構
成要素と類似の構成要素については説明を省略する。
化した他の回路４００を説明する。図２及び図３Ａの構
成要素と類似の構成要素については説明を省略する。
【００３１】図２の第１基準端子２３０と対応する基準
端子４３０は第２基準電圧ＶＲ２を伝送する。端子４３
０は電源電圧と連結されるのでＶＲ２はＶＤＤと同一で
ある。
端子４３０は第２基準電圧ＶＲ２を伝送する。端子４３
０は電源電圧と連結されるのでＶＲ２はＶＤＤと同一で
ある。
【００３２】キャパシタ４４０は、図２の第１キャパシ
タ２４０の構成する電界効果トランジスタである。
タ２４０の構成する電界効果トランジスタである。
【００３３】相補伝送ゲート４５０は、図２のスイッチ
２５０の構成例である。ゲート４５０は、２個の電界効
果トランジスタ４５２、４５３により構成されて、直列
接続されたインバータ対３５６、３５８を通して出力電
圧ＶＯによって調節される。ゲート４５０は、ゲート３
５０とは逆に連結されている。
２５０の構成例である。ゲート４５０は、２個の電界効
果トランジスタ４５２、４５３により構成されて、直列
接続されたインバータ対３５６、３５８を通して出力電
圧ＶＯによって調節される。ゲート４５０は、ゲート３
５０とは逆に連結されている。
【００３４】図４Ｂに回路４００の作動を説明するため
の波形が図示されている。図３Ｂの波形と比較すると、
図４Ｂの電圧ＶＦＮは電圧ＶＬＴ未満である場合にの
み、急な遷移を有するが、これはゲート４５０の連結と
第２基準電圧ＶＲ２の値に従ったことである。
の波形が図示されている。図３Ｂの波形と比較すると、
図４Ｂの電圧ＶＦＮは電圧ＶＬＴ未満である場合にの
み、急な遷移を有するが、これはゲート４５０の連結と
第２基準電圧ＶＲ２の値に従ったことである。
【００３５】それゆえ、回路４００は、下降遷移は遅延
しないが上昇遷移は遅延する出力電圧ＶＯを発生する。
遅延の量はキャパシタ４４０のキャパシタンスによって
決定される。図３Ｂと図４Ｂにおける遅延は異なってこ
れはキャパシタ４４０がキャパシタ３４０と異なる値を
有しているためである。
しないが上昇遷移は遅延する出力電圧ＶＯを発生する。
遅延の量はキャパシタ４４０のキャパシタンスによって
決定される。図３Ｂと図４Ｂにおける遅延は異なってこ
れはキャパシタ４４０がキャパシタ３４０と異なる値を
有しているためである。
【００３６】図５の回路５００は、本発明の更に他の実
施例である。回路５００は、図２の回路２００と共通さ
れる多くの構成要素を有している。
施例である。回路５００は、図２の回路２００と共通さ
れる多くの構成要素を有している。
【００３７】回路２００から回路５００への変更におい
て、“第１”と記載された構成要素はそのまま“第１”
と記載され、“第２”と記載された構成要素が新しく含
まれる。この明細書で“第１”や“第２”のような単語
は単に区別のために用いられるのみ特別な意味はない。
て、“第１”と記載された構成要素はそのまま“第１”
と記載され、“第２”と記載された構成要素が新しく含
まれる。この明細書で“第１”や“第２”のような単語
は単に区別のために用いられるのみ特別な意味はない。
【００３８】さらに詳細には、回路５００は、回路２０
０の構成に第２基準端子５７０、第２キャパシタ５８
０、及び第２スイッチ５９０をさらに備えて構成されて
いる。これら構成要素に対する論議は第１基準端子２３
０と基準端子４３０、第１キャパシタ２４０とキャパシ
タ４４０、及び第１スイッチ２５０とスイッチ３５０各
々に関する論議と同一である。
０の構成に第２基準端子５７０、第２キャパシタ５８
０、及び第２スイッチ５９０をさらに備えて構成されて
いる。これら構成要素に対する論議は第１基準端子２３
０と基準端子４３０、第１キャパシタ２４０とキャパシ
タ４４０、及び第１スイッチ２５０とスイッチ３５０各
々に関する論議と同一である。
【００３９】図５の回路の主要な概念中の一つは、電圧
ＶＦＮを調節するために回路２００で一つの分岐回路を
用いる代わり回路５００は二個の分岐回路を用いるとい
う点である。適切な連結は、この二個の分岐回路が各々
相互独立的に作動するようにする。
ＶＦＮを調節するために回路２００で一つの分岐回路を
用いる代わり回路５００は二個の分岐回路を用いるとい
う点である。適切な連結は、この二個の分岐回路が各々
相互独立的に作動するようにする。
【００４０】第１分岐回路は、第１基準端子２３０、第
１キャパシタ２４０、及び第１スイッチ２５０を含む。
第１分岐回路は図３Ｂで示すように図３Ａの回路３００
により出力電圧ＶＯの下降遷移の遅延を調節できる。
１キャパシタ２４０、及び第１スイッチ２５０を含む。
第１分岐回路は図３Ｂで示すように図３Ａの回路３００
により出力電圧ＶＯの下降遷移の遅延を調節できる。
【００４１】第２分岐回路は、第２基準端子５７０、第
２キャパシタ５８０、及び第２スイッチ５９０を含む。
第２分岐回路は図４Ｂで示すように図４Ｂの回路４００
により出力電圧ＶＯの上昇遷移の遅延を調節できる。
２キャパシタ５８０、及び第２スイッチ５９０を含む。
第２分岐回路は図４Ｂで示すように図４Ｂの回路４００
により出力電圧ＶＯの上昇遷移の遅延を調節できる。
【００４２】図６Ａの回路６００は、ブロック図５００
の実施例を説明するために用いられる。回路６００は、
回路３００、４００の構成要素と類似な構成要素を有す
る。
の実施例を説明するために用いられる。回路６００は、
回路３００、４００の構成要素と類似な構成要素を有す
る。
【００４３】端子４３０、キャパシタ４４０、及び相補
伝送ゲート４５０は、各々図５の端子５７０、キャパシ
タ５８０、及びスイッチ５９０を構成する。また、回路
６００は、第１及び第２プリチャージスイッチ６４８、
６８８を含み、本発明でこのスイッチはインバータ３５
６を通過した出力電圧ＶＯにより調節される。スイッチ
６４８は、第１キャパシタ３４０と第１スイッチ３５０
との間のノード６４７を選択的に接地電圧と短絡させる
ために使用され、スイッチ６８８は、第２キャパシタ４
４０と第２スイッチ４５０との間のノード６８７を選択
的に電源電圧と短絡させるために使用される図６Ｂの波
形は、入力電圧ＶＩＮに関して出力電圧ＶＯの作動を説
明するために示したものである。フローティングノード
２０６の電圧ＶＦＮは、図３Ｂで説明された対応する動
作、すなわち、スレショルド電圧ＶＬＴ未満の電圧ＶＦ
Ｎに対する動作と、図４Ｂに説明された動作、すなわ
ち、スレショルド電圧ＶＬＴ以上の電圧ＶＦＮに対する
動作との合成である。実際に、任意の時間帯でスイッチ
３５０、４５０中のいずれか一つのみが閉じられ、これ
によりキャパシタ３４０、４４０中の対応するキャパシ
タのみその任意の時間帯に動作する。したがって、出力
電圧ＶＯは、上昇遷移時に短い遅延を有する図４Ｂの出
力電圧と下降遷移時に長い遅延を有する図３Ｂの出力電
圧との合成である。
伝送ゲート４５０は、各々図５の端子５７０、キャパシ
タ５８０、及びスイッチ５９０を構成する。また、回路
６００は、第１及び第２プリチャージスイッチ６４８、
６８８を含み、本発明でこのスイッチはインバータ３５
６を通過した出力電圧ＶＯにより調節される。スイッチ
６４８は、第１キャパシタ３４０と第１スイッチ３５０
との間のノード６４７を選択的に接地電圧と短絡させる
ために使用され、スイッチ６８８は、第２キャパシタ４
４０と第２スイッチ４５０との間のノード６８７を選択
的に電源電圧と短絡させるために使用される図６Ｂの波
形は、入力電圧ＶＩＮに関して出力電圧ＶＯの作動を説
明するために示したものである。フローティングノード
２０６の電圧ＶＦＮは、図３Ｂで説明された対応する動
作、すなわち、スレショルド電圧ＶＬＴ未満の電圧ＶＦ
Ｎに対する動作と、図４Ｂに説明された動作、すなわ
ち、スレショルド電圧ＶＬＴ以上の電圧ＶＦＮに対する
動作との合成である。実際に、任意の時間帯でスイッチ
３５０、４５０中のいずれか一つのみが閉じられ、これ
によりキャパシタ３４０、４４０中の対応するキャパシ
タのみその任意の時間帯に動作する。したがって、出力
電圧ＶＯは、上昇遷移時に短い遅延を有する図４Ｂの出
力電圧と下降遷移時に長い遅延を有する図３Ｂの出力電
圧との合成である。
【００４４】図７の回路７００は、図５の更に他の実施
例である。回路７００は、図６と同一の構成要素を有し
ておりこれら構成要素に対する説明を省略する。
例である。回路７００は、図６と同一の構成要素を有し
ておりこれら構成要素に対する説明を省略する。
【００４５】回路７００は、図５の基準端子５７０に対
応する基準端子（上昇信号端子とも呼ぶ）４３０を含
む。図５のキャパシタ５８０に対応するキャパシタ４４
０は、上昇キャパシタと呼ぶこととする。また、回路７
００は、図５の基準端子２３０に対応する基準端子（下
降信号端子とも呼ぶ）３３０を含む。図５のキャパシタ
２４０に対応するキャパシタ３４０は、下降キャパシタ
と呼ぶこととする。
応する基準端子（上昇信号端子とも呼ぶ）４３０を含
む。図５のキャパシタ５８０に対応するキャパシタ４４
０は、上昇キャパシタと呼ぶこととする。また、回路７
００は、図５の基準端子２３０に対応する基準端子（下
降信号端子とも呼ぶ）３３０を含む。図５のキャパシタ
２４０に対応するキャパシタ３４０は、下降キャパシタ
と呼ぶこととする。
【００４６】回路７００で重要な点は、基準端子３３
０、４３０が必ずしも固定電圧に連結されないという点
である。更に、基準電圧ＶＲ２、ＶＲ１は、上昇遅延調
節信号ＲＤＣＸ及び下降遅延調節信号ＦＤＣＸから得ら
れる。信号ＲＤＣＸ、ＦＤＣＸは、アナログ信号でもよ
く、この信号によってフローティングノード２０６の限
界バイアス（Ｕｌｔｉｍａｔｅ Ｂｉａｓ）を変化させ
ることができる。
０、４３０が必ずしも固定電圧に連結されないという点
である。更に、基準電圧ＶＲ２、ＶＲ１は、上昇遅延調
節信号ＲＤＣＸ及び下降遅延調節信号ＦＤＣＸから得ら
れる。信号ＲＤＣＸ、ＦＤＣＸは、アナログ信号でもよ
く、この信号によってフローティングノード２０６の限
界バイアス（Ｕｌｔｉｍａｔｅ Ｂｉａｓ）を変化させ
ることができる。
【００４７】したがって、基準電圧ＶＲ２、ＶＲ１は、
回路７００が動作する際に動的に変化させることがで
き、これはまた各々の上昇遅延及び下降遅延を動的に変
化させる。
回路７００が動作する際に動的に変化させることがで
き、これはまた各々の上昇遅延及び下降遅延を動的に変
化させる。
【００４８】図８の回路８００は、図５の更に他の実施
例である。回路８００は、図６と共通する多くの構成要
素を有する。これら構成要素に対する説明は省略する。
例である。回路８００は、図６と共通する多くの構成要
素を有する。これら構成要素に対する説明は省略する。
【００４９】回路８００は、図５の基準端子２３０に対
応する基準端子８３０、８３２、８３４、８３６を有
し、これらを下降信号端子と呼ぶこととする。回路８０
０は、下降キャパシタととしてのキャパシタ８４０、８
４２、８４４、８４６を有し、これらは各々対応する下
降信号端子８３０、８３２、８３４、８３６とノード６
４７との間に連結される。もしも基準端子８３０、８３
２、８３４、８３６が同一の電圧レベルであれば、下降
キャパシタ８４０、８４２、８４４、８４６のキャパシ
タンスはすべて加算される。
応する基準端子８３０、８３２、８３４、８３６を有
し、これらを下降信号端子と呼ぶこととする。回路８０
０は、下降キャパシタととしてのキャパシタ８４０、８
４２、８４４、８４６を有し、これらは各々対応する下
降信号端子８３０、８３２、８３４、８３６とノード６
４７との間に連結される。もしも基準端子８３０、８３
２、８３４、８３６が同一の電圧レベルであれば、下降
キャパシタ８４０、８４２、８４４、８４６のキャパシ
タンスはすべて加算される。
【００５０】回路８００は、図５の基準端子５７０に対
応する基準端子８７０、８７２、８７４、８７６を含
む。これらを上昇信号端子と呼ぶこととする。回路８０
０は、上昇キャパシタとしてのキャパシタ８８０、８８
２、８８４、８８６を含み、これらの上昇キャパシタ
は、各々対応する基準端子８７０、８７２、８７４、８
７６とノード６８７との間に連結されている。もしも基
準端子８７０、８７２、８７４、８７６が同一な電圧レ
ベルであれば、上昇キャパシタ８８０、８８２、８８
４、８８６のキャパシタンスはすべて加算される。
応する基準端子８７０、８７２、８７４、８７６を含
む。これらを上昇信号端子と呼ぶこととする。回路８０
０は、上昇キャパシタとしてのキャパシタ８８０、８８
２、８８４、８８６を含み、これらの上昇キャパシタ
は、各々対応する基準端子８７０、８７２、８７４、８
７６とノード６８７との間に連結されている。もしも基
準端子８７０、８７２、８７４、８７６が同一な電圧レ
ベルであれば、上昇キャパシタ８８０、８８２、８８
４、８８６のキャパシタンスはすべて加算される。
【００５１】一般に、回路８００において、下降遅延調
節信号ＦＤＣ[０：３]と上昇遅延調節信号ＲＤＣ[０：
３]はデジタル信号である。各々の信号は、ハイ又はロ
ーの値を持ちうるビットを含む。
節信号ＦＤＣ[０：３]と上昇遅延調節信号ＲＤＣ[０：
３]はデジタル信号である。各々の信号は、ハイ又はロ
ーの値を持ちうるビットを含む。
【００５２】回路８００において、下降遅延調節信号Ｆ
ＤＣ[０：３]は、ビットＦＤＣ[０]、ＦＤＣ[１]、ＦＤ
Ｃ[２]、ＦＤＣ[３]で構成され、このビットは下降信号
端子８３０、８３２、８３４、８３６に各々印加され
る。上昇遅延調節信号ＲＤＣ[０：３]は、ビットＲＤＣ
[０]、ＲＤＣ[１]、ＲＤＣ[２]、ＲＤＣ[３]で構成さ
れ、このビットは上昇信号端子８７０、８７２、８７
４、８７６に各々印加される。
ＤＣ[０：３]は、ビットＦＤＣ[０]、ＦＤＣ[１]、ＦＤ
Ｃ[２]、ＦＤＣ[３]で構成され、このビットは下降信号
端子８３０、８３２、８３４、８３６に各々印加され
る。上昇遅延調節信号ＲＤＣ[０：３]は、ビットＲＤＣ
[０]、ＲＤＣ[１]、ＲＤＣ[２]、ＲＤＣ[３]で構成さ
れ、このビットは上昇信号端子８７０、８７２、８７
４、８７６に各々印加される。
【００５３】上昇及び下降キャパシタは、スタガ値（ｓ
ｔａｇｇｅｒｅｄ ｖａｌｕｅ）を有することが望まし
い。このような方法で、下降遅延調節信号ＦＤＣ[０：
３]と上昇遅延調節信号ＲＤＣ[０：３]は、要求される
遅延の量を選択することができる。所望する正確度によ
って、ビットの数を決定することができる。
ｔａｇｇｅｒｅｄ ｖａｌｕｅ）を有することが望まし
い。このような方法で、下降遅延調節信号ＦＤＣ[０：
３]と上昇遅延調節信号ＲＤＣ[０：３]は、要求される
遅延の量を選択することができる。所望する正確度によ
って、ビットの数を決定することができる。
【００５４】図９の回路９００は、本発明の更に他の実
施例の回路図である。図９は、集積回路の一部分９００
を示す。本発明の実施例による回路９１０には、基準電
圧ＶＲＥＦＩを補助としてストローブ信号ＤＱＳによっ
て入力データＤＩＮ０、ＤＩＮ１、ＤＩＮ２、．．．、
ＤＩＮｉを同期化させる。本発明の回路９１０は、フィ
ードバックを用いてもよい。
施例の回路図である。図９は、集積回路の一部分９００
を示す。本発明の実施例による回路９１０には、基準電
圧ＶＲＥＦＩを補助としてストローブ信号ＤＱＳによっ
て入力データＤＩＮ０、ＤＩＮ１、ＤＩＮ２、．．．、
ＤＩＮｉを同期化させる。本発明の回路９１０は、フィ
ードバックを用いてもよい。
【００５５】データＤＩＮ０、ＤＩＮ１、ＤＩＮ
２、．．．、ＤＩＮｉは、まず各々の検出器９２０、９
２１、９２２、．．．、９２７を通過して各々の遅延器
９３０、９３１、９３２、．．．、９３７を経て各々の
ラッチ９４０、９４１、９４２、．．．、９４７に入力
される。
２、．．．、ＤＩＮｉは、まず各々の検出器９２０、９
２１、９２２、．．．、９２７を通過して各々の遅延器
９３０、９３１、９３２、．．．、９３７を経て各々の
ラッチ９４０、９４１、９４２、．．．、９４７に入力
される。
【００５６】ラッチ９４０、９４１、９４２、．．．、
９４７は、本発明が適用された回路９１０から出力され
る信号ＶＯによって制御される。ストローブ信号ＤＱＳ
は、本発明が適用された回路９１０に入力信号ＶＩＮを
提供するために必須ではないが、検出器９２９に入力さ
れることが望ましい。
９４７は、本発明が適用された回路９１０から出力され
る信号ＶＯによって制御される。ストローブ信号ＤＱＳ
は、本発明が適用された回路９１０に入力信号ＶＩＮを
提供するために必須ではないが、検出器９２９に入力さ
れることが望ましい。
【００５７】本発明が適用された回路９１０は、可変遅
延回路９５０を含み、これは図５のブロック図を参照先
に説明したように構成されうる。端子５７０で上昇遅延
調節信号ＲＤＣＸを、端子２３０で下降遅延調節信号Ｆ
ＤＣＸを入力することが適切である。上述したように、
上昇遅延調節信号ＲＤＣＸと下降遅延調節信号ＦＤＣＸ
は、アナログであってもよいし、１ビットまたは多数の
ビットのデジタル信号であってもよい。
延回路９５０を含み、これは図５のブロック図を参照先
に説明したように構成されうる。端子５７０で上昇遅延
調節信号ＲＤＣＸを、端子２３０で下降遅延調節信号Ｆ
ＤＣＸを入力することが適切である。上述したように、
上昇遅延調節信号ＲＤＣＸと下降遅延調節信号ＦＤＣＸ
は、アナログであってもよいし、１ビットまたは多数の
ビットのデジタル信号であってもよい。
【００５８】回路９１０は、さらに位相検出器９６０を
含む。検出器９６０は、上昇感知信号ＲＳを発生するた
めに、出力信号ＶＯの上昇遷移と入力信号ＶＩＮの対応
遷移との間の位相遅延を検出する。また、検出器９６０
は、下降感知信号ＦＳを発生するために、出力信号ＶＯ
の下降遷移と入力信号ＶＩＮの対応遷移との間の位相遅
延を検出する。
含む。検出器９６０は、上昇感知信号ＲＳを発生するた
めに、出力信号ＶＯの上昇遷移と入力信号ＶＩＮの対応
遷移との間の位相遅延を検出する。また、検出器９６０
は、下降感知信号ＦＳを発生するために、出力信号ＶＯ
の下降遷移と入力信号ＶＩＮの対応遷移との間の位相遅
延を検出する。
【００５９】回路９１０は、遅延コード発生器９７０を
さらに含む。発生器９７０は、上昇感知信号ＲＳに応答
して上昇遅延調節信号ＲＤＣＸを発生して、下降感知信
号ＦＳに応答して下降遅延調節信号ＦＤＣＸを発生す
る。
さらに含む。発生器９７０は、上昇感知信号ＲＳに応答
して上昇遅延調節信号ＲＤＣＸを発生して、下降感知信
号ＦＳに応答して下降遅延調節信号ＦＤＣＸを発生す
る。
【００６０】回路９１０は、さらに第２遅延回路９７４
を含む場合もある。この遅延回路９７４は、入力信号Ｖ
ＩＮが位相検出器９６０に到達する前にこの信号ＶＩＮ
を遅延させる。この遅延値は、遅延器９３０、９３１、
９３２、．．．、９３７遅延値に応じて決定される。
を含む場合もある。この遅延回路９７４は、入力信号Ｖ
ＩＮが位相検出器９６０に到達する前にこの信号ＶＩＮ
を遅延させる。この遅延値は、遅延器９３０、９３１、
９３２、．．．、９３７遅延値に応じて決定される。
【００６１】当業者であれば、この明細書に示した全般
的な説明に基づいて本発明を実施することができる。こ
の明細書には、詳細な構成例が本発明をさらに詳細に理
解するために提供されている。他一方、よく知られた特
徴については、本発明を不要にあいまいにしないために
説明しなかった。
的な説明に基づいて本発明を実施することができる。こ
の明細書には、詳細な構成例が本発明をさらに詳細に理
解するために提供されている。他一方、よく知られた特
徴については、本発明を不要にあいまいにしないために
説明しなかった。
【００６２】本発明が具体的な例を通して説明されてい
るが、このような例は本発明を限定することを意図した
ものではない。当業者であれば、本発明の技術的範囲或
いはそれに均等な範囲において上記の具体的な例を多様
な方法で変更できることは明白である。本発明者は、こ
の明細書に開示された様々な要素、特性、機能及び性質
のすべての組合せ又はその一部も発明であると考えてい
る。
るが、このような例は本発明を限定することを意図した
ものではない。当業者であれば、本発明の技術的範囲或
いはそれに均等な範囲において上記の具体的な例を多様
な方法で変更できることは明白である。本発明者は、こ
の明細書に開示された様々な要素、特性、機能及び性質
のすべての組合せ又はその一部も発明であると考えてい
る。
【００６３】
【発明の効果】本発明のパルス信号遷移遅延回路によれ
ば、上昇遷移と下降遷移の遅延を調節することができ
る。
ば、上昇遷移と下降遷移の遅延を調節することができ
る。
【００６４】また、本発明はキャパシタを切り離すこと
によってキャパシタンスによる意図しない遅延及びカッ
プリングノイズを除去することができる。これは遅延回
路の性能を改善して、遅延回路の設計を容易にする。
によってキャパシタンスによる意図しない遅延及びカッ
プリングノイズを除去することができる。これは遅延回
路の性能を改善して、遅延回路の設計を容易にする。
【図１】従来技術による遅延回路図である。
【図２】本発明の典型的な実施例による回路のブロック
図である。
図である。
【図３Ａ】図２のブロック図の具体的な実施例の回路図
である。
である。
【図３Ｂ】図３Ａによる回路図の主要波形に関するタイ
ミング図である。
ミング図である。
【図３Ｃ】図３Ｂによるタイミング図における段階ごと
に特定値の電圧を示す図である。
に特定値の電圧を示す図である。
【図４Ａ】図２のブロック図による他の具体的な実施例
の回路図である。
の回路図である。
【図４Ｂ】図４Ａによる回路図の主要波形に関するタイ
ミング図である。
ミング図である。
【図５】本発明の他の典型的な実施例による回路ブロッ
ク図である。
ク図である。
【図６Ａ】図５のブロック図の具体的な実施例の回路図
である。
である。
【図６Ｂ】図６Ａによる電気回路図の主要波形に関する
タイミング図である。
タイミング図である。
【図７】図５のブロック図による他の具体的な実施例の
回路図である。
回路図である。
【図８】図５のブロック図による更に他の具体的な実施
例の回路図である。
例の回路図である。
【図９】フィードバック回路を備える本発明の更に他の
実施例による回路図である。
実施例による回路図である。
Claims (20)
- 【請求項１】入力信号を入力する入力ノードと、 フローティングノードと、 前記入力ノードと前記フローティングノードとの間に連
結されたバッファと、 前記フローティングノードの電圧がスレショルド電圧未
満であれば第１レベルの出力電圧を出力して、そうでな
ければ第２レベルの出力電圧を出力する検出器と、 第１基準電圧を伝送する第１基準端子と、 前記フローティングノードと前記第１基準端子との間に
連結された第１キャパシタと、 前記フローティングノードと前記第１キャパシタとの間
に連結されて、前記第１及び第２レベルの出力電圧に応
答して開閉する第１スイッチと、 を備えることを特徴とする集積回路。 - 【請求項２】 前記第１キャパシタは、電界効果トラン
ジスタで構成されていることを特徴とする請求項１に記
載の集積回路。 - 【請求項３】 前記バッファは、インバータで構成され
ていることを特徴とする請求項１に記載の集積回路。 - 【請求項４】 前記検出器は、インバータで構成されて
いることを特徴とする請求項１に記載の集積回路。 - 【請求項５】 前記第１スイッチは、前記出力電圧によ
り制御される２個の電界効果トランジスタで構成された
相補伝送ゲートであることを特徴とする請求項１に記載
の集積回路。 - 【請求項６】 前記第１基準電圧は、接地電圧であるこ
とを特徴とする請求項１に記載の集積回路。 - 【請求項７】 前記第１基準電圧は、電源電圧であるこ
とを特徴とする請求項１に記載の集積回路。 - 【請求項８】 前記集積回路は、前記第１スイッチと前
記第１キャパシタとの間のノードを選択的に短絡させる
ために前記出力電圧により調節される第１プリチャージ
スイッチをさらに備えることを特徴とする請求項１に記
載の集積回路。 - 【請求項９】 前記集積回路は、 第２基準電圧を伝送する第２基準端子と、 前記フローティングノードと前記第２基準端子との間に
連結された第２キャパシタと、 をさらに備えることを特徴とする請求項１に記載の集積
回路。 - 【請求項１０】 前記集積回路は、前記フローティング
ノードと前記第２キャパシタとの間に連結されて、前記
第１及び第２レベルの出力電圧に応答して開閉される第
２スイッチをさらに備えることを特徴とする請求項９に
記載の集積回路。 - 【請求項１１】 前記第２スイッチは、前記出力電圧に
よって制御される２個の電界効果トランジスタで構成さ
れた相補伝送ゲートであることを特徴とする請求項１０
に記載の集積回路。 - 【請求項１２】 前記集積回路は、前記第２スイッチと
前記第２キャパシタとの間のノードを選択的に短絡させ
るために前記出力電圧によって制御される第２プリチャ
ージスイッチをさらに備えることを特徴とする請求項１
０に記載の集積回路。 - 【請求項１３】 入力信号を入力する入力ノードと、 フローティングノードと、 前記入力ノードと前記フローティングノードとの間に連
結されたバッファと、 前記フローティングノードの電圧がスレショルド電圧未
満であれば第１レベルの出力電圧を、そうでなければ第
２レベルの出力電圧を出力する検出器と、 入力電圧の対応する上昇遷移に対する前記出力電圧の上
昇遅延にかかわる第１上昇遅延調節信号を入力する第１
上昇信号端子とと、 前記フローティングノードと前記第１上昇信号端子との
間に連結された第１上昇キャパシタと、 前記フローティングノードと前記第１上昇キャパシタと
の間に連結されて、前記第１及び第２レベルの出力電圧
に応答して開閉される上昇スイッチと、 前記入力電圧の対応する下降遷移に対する前記出力電圧
の下降遅延にかかわる第１下降遅延調節信号を入力する
第１下降信号端子と、 フローティングノードと第１下降信号端子との間に連結
された第１下降キャパシタと、 前記フローティングノードと前記第１下降キャパシタと
の間に連結されて前記第１及び第２レベルの出力電圧に
応答して開閉される下降スイッチとを、 備え、入力パルス信号の上昇遅延及び下降遅延を調節す
ることを特徴とするパルス遷移遅延回路。 - 【請求項１４】 前記パルス遷移遅延回路は、 前記上昇遅延にかかわる第２上昇遅延調節信号を入力す
る第２上昇信号端子と、 前記第２上昇信号端子と前記上昇スイッチとの間に連結
された第２上昇キャパシタと、 をさらに備えることを特徴とする請求項１３に記載のパ
ルス遷移遅延回路。 - 【請求項１５】 前記パルス遷移遅延回路は、 前記下降遅延にかかわる第２下降遅延調節信号を入力す
る第２下降信号端子と、 前記第２下降信号端子と前記下降スイッチとの間に連結
された第２下降キャパシタと、 をさらに備えることを特徴とする請求項１３に記載のパ
ルス遷移遅延回路。 - 【請求項１６】 前記パルス遷移遅延回路は、 上昇感知信号を発生するために前記出力信号の上昇遷移
と対応する前記入力信号の遷移との間の位相遅延を感知
し、また、下降感知信号を発生するために前記出力信号
の下降遷移と対応する前記入力信号の遷移との間の位相
遅延を感知する位相検出器と、 前記上昇感知信号に応答して前記上昇遅延調節信号を発
生し、また、前記下降感知信号に応答して前記下降遅延
調節信号を発生する遅延コード発生器と、 をさらに備えることを特徴とする請求項１３に記載のパ
ルス遷移遅延回路。 - 【請求項１７】 上昇感知信号を発生するために出力信
号の上昇遷移と対応する入力信号の遷移との間の位相遅
延を感知し、また、下降感知信号を発生するために前記
出力信号の下降遷移と対応する前記入力信号の遷移との
間の位相遅延を感知する位相検出器と、 前記上昇感知信号に応答して上昇遅延調節信号を発生
し、また、前記下降感知信号に応答して下降感知調節信
号を発生する遅延コード発生器と、 前記入力信号を入力し、前記上昇遅延調節信号及び下降
遅延調節信号に応答して前記出力信号を発生する可変遅
延回路と、 を備え、前記入力信号を入力して前記入力信号にかかわ
った所定の遅延特性を有する出力信号を発生することを
特徴とする回路。 - 【請求項１８】 第２遅延回路をさらに備えることを特
徴とする請求項１７に記載の回路。 - 【請求項１９】 前記第２遅延回路は、前記入力信号が
前記位相検出器に到達する前に前記入力信号を遅延する
ことを特徴とする請求項１８に記載の回路。 - 【請求項２０】 前記可変遅延回路は、 入力信号を入力する入力ノードと、 フローティングノードと、 前記入力ノードと前記フローティングノードとの間に連
結されたバッファと、 前記フローティングノードの電圧がスレショルド電圧未
満であれば第１レベルの出力電圧を出力し、そうでなけ
れば第２レベルの出力電圧を出力する検出器と、 上昇遅延調節信号を入力する第１上昇信号端子と、 前記フローティングノードと前記第１上昇信号端子との
間に連結された第１上昇キャパシタと、 前記フローティングノードと前記第１上昇キャパシタと
の間に連結されて、前記第１及び第２レベルの出力電圧
に応答して開閉される上昇スイッチと、 下降遅延調節信号を入力する第１下降信号端子と、 前記フローティングノードと前記第１下降信号端子との
間に連結された第１下降キャパシタと、 前記フローティングノードと前記第１下降キャパシタと
の間に連結されて、前記第１及び第２レベルの出力電圧
に応答して開閉される下降スイッチと、 を備えることを特徴とする請求項１７に記載の回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/870265 | 2001-05-29 | ||
| US09/870,265 US6614278B2 (en) | 2001-05-29 | 2001-05-29 | Pulsed signal transition delay adjusting circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002368588A true JP2002368588A (ja) | 2002-12-20 |
| JP3768895B2 JP3768895B2 (ja) | 2006-04-19 |
Family
ID=25355046
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002034348A Expired - Fee Related JP3768895B2 (ja) | 2001-05-29 | 2002-02-12 | パルス信号遷移遅延調節回路及び集積回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US6614278B2 (ja) |
| JP (1) | JP3768895B2 (ja) |
| KR (1) | KR100399414B1 (ja) |
| CN (1) | CN1236558C (ja) |
| DE (1) | DE10200875B4 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6614278B2 (en) * | 2001-05-29 | 2003-09-02 | Samsung Electronics Co., Ltd. | Pulsed signal transition delay adjusting circuit |
| KR100424182B1 (ko) * | 2001-12-21 | 2004-03-24 | 주식회사 하이닉스반도체 | 지터 특성을 개선한 지연 고정 루프 회로 |
| KR101022675B1 (ko) * | 2008-06-04 | 2011-03-22 | 주식회사 하이닉스반도체 | 반도체 소자 |
| US8076963B2 (en) * | 2009-09-15 | 2011-12-13 | Qualcomm Incorporated | Delay-locked loop having a delay independent of input signal duty cycle variation |
| JP5948859B2 (ja) * | 2011-12-22 | 2016-07-06 | 日産自動車株式会社 | 車両の加速音発生装置 |
| KR102041471B1 (ko) * | 2012-12-24 | 2019-11-07 | 에스케이하이닉스 주식회사 | 반도체 장치 |
| KR20150018723A (ko) | 2013-08-09 | 2015-02-24 | 에스케이하이닉스 주식회사 | 버퍼 회로 |
| KR20150037034A (ko) | 2013-09-30 | 2015-04-08 | 에스케이하이닉스 주식회사 | 반도체 장치 |
| EP3182589A1 (en) * | 2015-12-17 | 2017-06-21 | IMEC vzw | Delay control circuit |
| KR20180041319A (ko) * | 2016-10-14 | 2018-04-24 | 엘에스산전 주식회사 | 펄스 신호 인식 장치 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60137122A (ja) * | 1983-12-26 | 1985-07-20 | Fujitsu Ltd | 信号遅延回路 |
| JPS62120117A (ja) * | 1985-11-20 | 1987-06-01 | Mitsubishi Electric Corp | 遅延回路 |
| JPH0323710A (ja) * | 1989-06-20 | 1991-01-31 | Mitsubishi Electric Corp | 遅延回路 |
| US5793238A (en) * | 1996-11-01 | 1998-08-11 | Cypress Semiconductor Corp. | RC delay with feedback |
| JP3714762B2 (ja) * | 1997-03-19 | 2005-11-09 | 富士通株式会社 | 遅延回路および半導体記憶装置 |
| US5920221A (en) | 1997-07-14 | 1999-07-06 | Vanguard International Semiconductor Corporation | RC delay circuit for integrated circuits |
| KR100359855B1 (ko) * | 1998-06-30 | 2003-01-15 | 주식회사 하이닉스반도체 | 가변전압발생기를이용한앤티퓨즈의프로그래밍회로 |
| US6150862A (en) * | 1998-10-15 | 2000-11-21 | Intel Corporation | Stable delay buffer |
| US6614278B2 (en) * | 2001-05-29 | 2003-09-02 | Samsung Electronics Co., Ltd. | Pulsed signal transition delay adjusting circuit |
-
2001
- 2001-05-29 US US09/870,265 patent/US6614278B2/en not_active Expired - Fee Related
- 2001-09-04 KR KR10-2001-0054232A patent/KR100399414B1/ko not_active IP Right Cessation
-
2002
- 2002-01-11 DE DE10200875A patent/DE10200875B4/de not_active Expired - Fee Related
- 2002-01-18 CN CNB021024359A patent/CN1236558C/zh not_active Expired - Fee Related
- 2002-02-12 JP JP2002034348A patent/JP3768895B2/ja not_active Expired - Fee Related
-
2003
- 2003-04-28 US US10/425,077 patent/US6812765B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| CN1236558C (zh) | 2006-01-11 |
| DE10200875B4 (de) | 2009-04-02 |
| CN1388648A (zh) | 2003-01-01 |
| US20020180505A1 (en) | 2002-12-05 |
| KR100399414B1 (ko) | 2003-09-26 |
| JP3768895B2 (ja) | 2006-04-19 |
| DE10200875A1 (de) | 2002-12-19 |
| KR20020090834A (ko) | 2002-12-05 |
| US6614278B2 (en) | 2003-09-02 |
| US6812765B2 (en) | 2004-11-02 |
| US20030201810A1 (en) | 2003-10-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6424178B1 (en) | Method and system for controlling the duty cycle of a clock signal | |
| US10924114B2 (en) | Skew compensation circuit and semiconductor apparatus including the same | |
| US5903513A (en) | Semiconductor integrated circuit device with clock frequency invariant voltage step-down circuit | |
| US7379521B2 (en) | Delay circuit with timing adjustment function | |
| US20020105838A1 (en) | Synchronous semiconductor memory device performing data output in synchronization with external clock | |
| JP2001068650A5 (ja) | ||
| JP2006303553A (ja) | デューティ検出回路及びその制御方法 | |
| US8242828B1 (en) | Programmable delay circuit | |
| US20060028253A1 (en) | Power-on reset circuit | |
| JP2002368588A (ja) | パルス信号遷移遅延調節回路及び集積回路 | |
| US20020175708A1 (en) | Input/output interfacing circuit, input/output interface, and semiconductor device having input/out interfacing circuit | |
| JP4590106B2 (ja) | デュアル制御アナログ遅延素子 | |
| KR20010039393A (ko) | 부스팅 커패시터를 구비하는 입력버퍼 회로 | |
| US6657473B1 (en) | Delay circuit having delay time adjustable by current | |
| JP2002152018A (ja) | 同期遅延制御回路 | |
| US10719094B2 (en) | Internal voltage generation circuits | |
| JP2001195149A (ja) | 内部クロック信号発生回路 | |
| KR102081394B1 (ko) | 반도체 장치 | |
| JP2001044812A (ja) | Ｉｃ集積回路 | |
| JP2005354271A (ja) | 半導体装置、クロック位相調整回路、送信回路及び受信回路。 | |
| JP2001051745A (ja) | アナログ同期回路 | |
| TW201515547A (zh) | 半導體裝置 | |
| KR100562649B1 (ko) | 입력 신호 리시버 및 입력 신호 감지 방법 | |
| KR100324017B1 (ko) | 전압강하회로 | |
| TWI292984B (en) | Pulsed signal transition delay adjusting circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050826 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051128 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060110 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060202 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100210 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110210 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120210 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130210 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140210 Year of fee payment: 8 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |