JP2002353817A - センサレンジに対するデルタ・シグマ変換器レンジのマッピング方法 - Google Patents
センサレンジに対するデルタ・シグマ変換器レンジのマッピング方法Info
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- JP2002353817A JP2002353817A JP2002070247A JP2002070247A JP2002353817A JP 2002353817 A JP2002353817 A JP 2002353817A JP 2002070247 A JP2002070247 A JP 2002070247A JP 2002070247 A JP2002070247 A JP 2002070247A JP 2002353817 A JP2002353817 A JP 2002353817A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/458—Analogue/digital converters using delta-sigma modulation as an intermediate step
- H03M3/478—Means for controlling the correspondence between the range of the input signal and the range of signals the converter can handle; Means for out-of-range indication
Abstract
(57)【要約】 （修正有）
【課題】高精度、高分解能をはかったデルタ・シグマ変
換器を提供する。 【解決手段】マッピング回路は、デルタ・シグマ変換器
の積分器回路に接続され、センサのアナログ出力レンジ
に対する積分器のアナログ入力レンジのマッピングをす
る。積分器回路は、コントローラへ積分器出力を供給し
てアナログ入力レンジを表すデジタル出力レンジ内でデ
ジタル出力を発生させる。センサ入力回路は、アナログ
センサ出力レンジを有するセンサを含む。マッピング回
路は、積分器回路に接続され、コントローラからの制御
信号に応答してセンサのアナログ出力レンジに対して積
分器のアナログ入力レンジをマッピングする。
換器を提供する。 【解決手段】マッピング回路は、デルタ・シグマ変換器
の積分器回路に接続され、センサのアナログ出力レンジ
に対する積分器のアナログ入力レンジのマッピングをす
る。積分器回路は、コントローラへ積分器出力を供給し
てアナログ入力レンジを表すデジタル出力レンジ内でデ
ジタル出力を発生させる。センサ入力回路は、アナログ
センサ出力レンジを有するセンサを含む。マッピング回
路は、積分器回路に接続され、コントローラからの制御
信号に応答してセンサのアナログ出力レンジに対して積
分器のアナログ入力レンジをマッピングする。
Description
【０００１】
【発明の属する技術分野】関連出願の引照 本出願は、「パルス幅変調オフセット付きデルタ・シグ
マ回路（Delta-SigmaCircuit With Pulse Width Modula
ted Offset）」についてマイケル・ジェイ・ガブーリ
（Michael J. Gaboury）により１９９８年１２月２１日
に提出され、本出願人と同じ承継人に承継された出願０
９／２１７，８７２号に関係する。
マ回路（Delta-SigmaCircuit With Pulse Width Modula
ted Offset）」についてマイケル・ジェイ・ガブーリ
（Michael J. Gaboury）により１９９８年１２月２１日
に提出され、本出願人と同じ承継人に承継された出願０
９／２１７，８７２号に関係する。
【０００２】発明の分野 本発明は、工業プロセス制御送信機に使用されるアナロ
グ・デジタル変換器に関し、特に、デルタ・シグマ変換
器のアナログ入力レンジをアナログセンサの出力レンジ
にマッピングする技術に関する。
グ・デジタル変換器に関し、特に、デルタ・シグマ変換
器のアナログ入力レンジをアナログセンサの出力レンジ
にマッピングする技術に関する。
【０００３】
【従来の技術】発明の背景 センサのアナログ出力をデジタル出力に変換する種々の
アナログ・デジタル（Ａ／Ｄ）変換器が知られている。
Ａ／Ｄ変換器は、センサ出力をデジタル的に表すデュー
ティサイクル、タイミング、周波数またはパルス数の組
み合わせを生成する。一つの公知のタイプのＡ／Ｄ変換
器は、デルタ・シグマ回路であり、シグマ・デルタ、Δ
Σ、およびΣΔ回路としても知られている。デルタ・シ
グマ変換器は、平衡Ａ／Ｄ変換回路であり、積分器への
平衡電流を予測する点で他の平衡Ａ／Ｄ変換器回路と区
別される。平衡電流の極性は、クロックドコントローラ
によって制御される。デルタ・シグマ回路ではそのアナ
ログ入力レンジ全体にわたって高精度、高分解能のアナ
ログ・デジタル変換が可能である。デルタ・シグマ回路
は、センサからのアナログ信号をデジタル信号に変換す
るために工業プロセス制御送信機にしばしば使われ、そ
れによりプロセス変数に関する情報を送信機から遠く離
れて配置された中央ステーションへ送信することができ
る。
アナログ・デジタル（Ａ／Ｄ）変換器が知られている。
Ａ／Ｄ変換器は、センサ出力をデジタル的に表すデュー
ティサイクル、タイミング、周波数またはパルス数の組
み合わせを生成する。一つの公知のタイプのＡ／Ｄ変換
器は、デルタ・シグマ回路であり、シグマ・デルタ、Δ
Σ、およびΣΔ回路としても知られている。デルタ・シ
グマ変換器は、平衡Ａ／Ｄ変換回路であり、積分器への
平衡電流を予測する点で他の平衡Ａ／Ｄ変換器回路と区
別される。平衡電流の極性は、クロックドコントローラ
によって制御される。デルタ・シグマ回路ではそのアナ
ログ入力レンジ全体にわたって高精度、高分解能のアナ
ログ・デジタル変換が可能である。デルタ・シグマ回路
は、センサからのアナログ信号をデジタル信号に変換す
るために工業プロセス制御送信機にしばしば使われ、そ
れによりプロセス変数に関する情報を送信機から遠く離
れて配置された中央ステーションへ送信することができ
る。
【０００４】
【発明が解決しようとする課題】しかしながら、実際上
では、歪みゲージのようなセンサはしばしば、低レベル
で、かつ変換器のレンジに対してオフセットしている出
力レンジを有する。例えば、歪みゲージは、０ボルトと
ある最大センサ電圧（＋Ｖmax）との間のレンジを有す
る出力を提供するように動作するが、デルタ・シグマ変
換器は、負の最大電圧と正の最大電圧との間のレンジを
有する出力を提供する。センサが変換器に直接、接続さ
れた場合、ミスマッチが生じ、センサ用途ではデルタ・
シグマ変換器の高分解能の半分が失われる。
では、歪みゲージのようなセンサはしばしば、低レベル
で、かつ変換器のレンジに対してオフセットしている出
力レンジを有する。例えば、歪みゲージは、０ボルトと
ある最大センサ電圧（＋Ｖmax）との間のレンジを有す
る出力を提供するように動作するが、デルタ・シグマ変
換器は、負の最大電圧と正の最大電圧との間のレンジを
有する出力を提供する。センサが変換器に直接、接続さ
れた場合、ミスマッチが生じ、センサ用途ではデルタ・
シグマ変換器の高分解能の半分が失われる。
【０００５】この分解能の損失を克服するために、セン
サ出力とデルタ・シグマ変換器入力との間に増幅器およ
びオフセット回路のようなアナログ調整回路を採用する
のが通常である。しかしながら、測定値に付随するノイ
ズや温度ドリフトを伴う調整回路は、センサ用途のデル
タ・シグマ変換器の高精度に悪影響を及ぼす。その上、
工業プロセス制御送信機では制限された量の電力だけを
利用でき、調整回路で消費される電力は、他の目的で送
信機に利用できる電力を減少させる。したがって、アナ
ログ増幅およびオフセット回路の誤差なしにデルタ・シ
グマ変換器のフルレンジを実質的に利用するため、高レ
ベル入力レンジを有するデルタ・シグマ変換器に直接結
合できる低レベルまたは低オフセットアナログ出力を有
するアナログセンサを許容する方法および回路が必要と
される。
サ出力とデルタ・シグマ変換器入力との間に増幅器およ
びオフセット回路のようなアナログ調整回路を採用する
のが通常である。しかしながら、測定値に付随するノイ
ズや温度ドリフトを伴う調整回路は、センサ用途のデル
タ・シグマ変換器の高精度に悪影響を及ぼす。その上、
工業プロセス制御送信機では制限された量の電力だけを
利用でき、調整回路で消費される電力は、他の目的で送
信機に利用できる電力を減少させる。したがって、アナ
ログ増幅およびオフセット回路の誤差なしにデルタ・シ
グマ変換器のフルレンジを実質的に利用するため、高レ
ベル入力レンジを有するデルタ・シグマ変換器に直接結
合できる低レベルまたは低オフセットアナログ出力を有
するアナログセンサを許容する方法および回路が必要と
される。
【０００６】
【課題を解決するための手段】発明の概要 デルタ・シグマ変換器は、積分器回路に接続されて積分
器のアナログ入力レンジをセンサのアナログ出力レンジ
へマッピングするマッピング回路を含む。
器のアナログ入力レンジをセンサのアナログ出力レンジ
へマッピングするマッピング回路を含む。
【０００７】特に、積分器回路は、アナログ入力レンジ
を有し、積分器出力をコントローラへ供給してデジタル
出力を発生させる。デジタル出力は、アナログ入力レン
ジを表すデジタル出力レンジ内にある。センサ入力回路
は、アナログセンサ出力レンジを有するセンサを含む。
マッピング回路は、積分器回路に接続され、コントロー
ラからの制御信号に応答してアナログ入力レンジをアナ
ログセンサレンジにマッピングする。
を有し、積分器出力をコントローラへ供給してデジタル
出力を発生させる。デジタル出力は、アナログ入力レン
ジを表すデジタル出力レンジ内にある。センサ入力回路
は、アナログセンサ出力レンジを有するセンサを含む。
マッピング回路は、積分器回路に接続され、コントロー
ラからの制御信号に応答してアナログ入力レンジをアナ
ログセンサレンジにマッピングする。
【０００８】好ましい実施形態において、積分器回路
は、少なくとも二つの差動配置入力を有する。センサ入
力回路は、センサコンデンサにそれぞれが接続された一
対の電荷パケット発生器を含み、積分器回路入力に逆極
性の電荷を供給する。マッピング入力回路は、それぞれ
がマッピングコンデンサを有し、センサの第１電荷パケ
ット発生器から供給される電荷を変更して積分器アナロ
グ入力レンジのスケールをセンサのアナログ出力レンジ
に調節するように構成された一対の電荷パケット発生器
を含む。他の実施形態では、基準回路が積分器入力のた
めの基準電荷を提供する。
は、少なくとも二つの差動配置入力を有する。センサ入
力回路は、センサコンデンサにそれぞれが接続された一
対の電荷パケット発生器を含み、積分器回路入力に逆極
性の電荷を供給する。マッピング入力回路は、それぞれ
がマッピングコンデンサを有し、センサの第１電荷パケ
ット発生器から供給される電荷を変更して積分器アナロ
グ入力レンジのスケールをセンサのアナログ出力レンジ
に調節するように構成された一対の電荷パケット発生器
を含む。他の実施形態では、基準回路が積分器入力のた
めの基準電荷を提供する。
【０００９】
【発明の実施の形態】好ましい実施形態の詳細な説明 図１は、１又はそれ以上のプロセス変数２２を監視し、
感知されたプロセス変数を表す１又はそれ以上の出力２
６を発生するように構成されたプロセス変数送信機２０
のブロック図である。送信機出力２６は、通信バス２８
を経由する遠距離送信用に形成される。送信機２０は、
化学、パルプ、石油、ガス、薬品、食品その他の流体プ
ロセスプラントのような工業プロセスプラントにおい
て、スラリ、液体、蒸気およびガス等の流体に関連する
プロセス変数２２を監視するように構成されたセンサ２
４を含む。監視される流体のプロセス変数は、圧力、歪
み、温度、流量、レベル、ｐＨ、導電率、濁り、密度、
濃度、化学成分および流体のその他の特性を含む。通信
バス２８は、送信機に電力供給する４−２０ｍＡ電流ル
ープ、またはコントローラ、制御システムもしくは読み
出し装置（図示しない）に接続されるフィールドバス
（FieldBus）結合、ハート（HART）プロトコル通信また
はファイバ光学結合でよい。２線通信ループ２８により
電力供給される送信機では、爆発環境内の安全を提供す
るため、電力は、低レベルに維持されなければならな
い。低電力が採用される場合、デルタ・シグマ回路のよ
うなエネルギを浪費しない回路が特に好ましい。
感知されたプロセス変数を表す１又はそれ以上の出力２
６を発生するように構成されたプロセス変数送信機２０
のブロック図である。送信機出力２６は、通信バス２８
を経由する遠距離送信用に形成される。送信機２０は、
化学、パルプ、石油、ガス、薬品、食品その他の流体プ
ロセスプラントのような工業プロセスプラントにおい
て、スラリ、液体、蒸気およびガス等の流体に関連する
プロセス変数２２を監視するように構成されたセンサ２
４を含む。監視される流体のプロセス変数は、圧力、歪
み、温度、流量、レベル、ｐＨ、導電率、濁り、密度、
濃度、化学成分および流体のその他の特性を含む。通信
バス２８は、送信機に電力供給する４−２０ｍＡ電流ル
ープ、またはコントローラ、制御システムもしくは読み
出し装置（図示しない）に接続されるフィールドバス
（FieldBus）結合、ハート（HART）プロトコル通信また
はファイバ光学結合でよい。２線通信ループ２８により
電力供給される送信機では、爆発環境内の安全を提供す
るため、電力は、低レベルに維持されなければならな
い。低電力が採用される場合、デルタ・シグマ回路のよ
うなエネルギを浪費しない回路が特に好ましい。
【００１０】送信機２０は、デルタ・シグマ回路として
知られているタイプのアナログ・デジタル変換器（Ａ／
Ｄ）変換回路３０を含む。ここで使用されているよう
に、デルタ・シグマ回路は、クロックドコントローラの
制御下で積分器に対する交番極性平衡電流を発生する回
路を意味する。デルタ・シグマＡ／Ｄ回路３０は、監視
されたプロセス変数を表すセンサ２４からのアナログ信
号ＶDCを受信するために接続された積分器入力３６を有
するデルタ・シグマ変調器４８を含む。クロック３４
は、コントローラ３２への周波数ｆsのクロック出力を
発生する。コントローラ３２は、変調器４８に接続さ
れ、アナログ信号ＶDCをデジタル的に表す変換デジタル
出力３８を発生する。ある構成では、コントローラ３２
の出力３８は、感知されたプロセス変数を数値Ｎ１（Ｎ
１＋Ｎ２）で表すような二つのパルス計数値Ｎ１および
Ｎ２を発生する。デルタ・シグマＡ／Ｄ変換器回路３０
の出力３８は、デジタル信号を処理して通信バス２８に
適合する形式に整え、出力２６から送信用信号を出力す
るデジタルプロセッサ４６に接続される。ある適用にお
いては、オフセット回路４０および基準回路５２が変調
器４８に接続され、センサ２４からの信号のベースバン
ドからノイズ周波数をオフセットする。このようなオフ
セット回路および基準は、上述したガブーリ（Gabour
y）の出願中に十分記述されている。
知られているタイプのアナログ・デジタル変換器（Ａ／
Ｄ）変換回路３０を含む。ここで使用されているよう
に、デルタ・シグマ回路は、クロックドコントローラの
制御下で積分器に対する交番極性平衡電流を発生する回
路を意味する。デルタ・シグマＡ／Ｄ回路３０は、監視
されたプロセス変数を表すセンサ２４からのアナログ信
号ＶDCを受信するために接続された積分器入力３６を有
するデルタ・シグマ変調器４８を含む。クロック３４
は、コントローラ３２への周波数ｆsのクロック出力を
発生する。コントローラ３２は、変調器４８に接続さ
れ、アナログ信号ＶDCをデジタル的に表す変換デジタル
出力３８を発生する。ある構成では、コントローラ３２
の出力３８は、感知されたプロセス変数を数値Ｎ１（Ｎ
１＋Ｎ２）で表すような二つのパルス計数値Ｎ１および
Ｎ２を発生する。デルタ・シグマＡ／Ｄ変換器回路３０
の出力３８は、デジタル信号を処理して通信バス２８に
適合する形式に整え、出力２６から送信用信号を出力す
るデジタルプロセッサ４６に接続される。ある適用にお
いては、オフセット回路４０および基準回路５２が変調
器４８に接続され、センサ２４からの信号のベースバン
ドからノイズ周波数をオフセットする。このようなオフ
セット回路および基準は、上述したガブーリ（Gabour
y）の出願中に十分記述されている。
【００１１】図２は、上述したガブーリの出願中に記述
されているデルタ・シグマ変調器の部分図である。変調
器４８は、積分器８０と電荷パケット発生器８２とから
なる。上述のガブーリの出願で説明されているように、
デルタ・シグマ変調器４８は、複数の変調器段を含むこ
とができ、各段は、積分器８０および１ないしそれ以上
の電荷パケット発生器８２を含んでいる。各電荷パケッ
ト回路８２は、モジュラー差動増幅器８６の差動入力８
４に接続され、差動出力８８が導出される。増幅器８６
の入力および出力は、相補的タイプの信号である。
されているデルタ・シグマ変調器の部分図である。変調
器４８は、積分器８０と電荷パケット発生器８２とから
なる。上述のガブーリの出願で説明されているように、
デルタ・シグマ変調器４８は、複数の変調器段を含むこ
とができ、各段は、積分器８０および１ないしそれ以上
の電荷パケット発生器８２を含んでいる。各電荷パケッ
ト回路８２は、モジュラー差動増幅器８６の差動入力８
４に接続され、差動出力８８が導出される。増幅器８６
の入力および出力は、相補的タイプの信号である。
【００１２】図２に示すように、電荷パケット発生器９
０および９１は、センサ２４のセンサコンデンサ９４お
よび９６を充放電する。センサコンデンサ９４および９
６は、それぞれプロセス変数に応答して、プロセスプラ
ントの各位置でのプロセス変数を表す電荷を第１フェー
ズΦ1の間蓄積する。センサコンデンサは、例えばプラ
ント内の２つの位置間のプロセス変数の差を測定するよ
う配置された差動コンデンサである。スイッチ９８およ
び１０２は、第１フェーズΦ1の間、センサコンデンサ
９４を正に充電し、センサコンデンサ９６を負に充電す
るように動作する。スイッチ１００および１０４は、第
２フェーズΦ2の間、コンデンサ９４および９６の電荷
を、積分器段８０のそれぞれの入力に移送するように動
作する。さらに、第２フェーズΦ2の間、コンデンサ９
４は、電位ＶPに充電され、コンデンサ９６は、電位ＶN
に充電される。その結果、次サイクルの第１フェーズΦ
1の間（コンデンサ９４および９６がそれぞれＶNおよび
ＶPに充電されている間）、コンデンサ９４および９６
は、各積分コンデンサ１０６および１０８並びに増幅器
８６の負および正の入力に電荷を移送する。特に、図３
に示すように、フェーズΦ1およびΦ2は、充電サイクル
６０の相互排他的部分である。好ましくは、各フェーズ
Φ1およびΦ2は、次のフェーズが始まる前に終わる。
０および９１は、センサ２４のセンサコンデンサ９４お
よび９６を充放電する。センサコンデンサ９４および９
６は、それぞれプロセス変数に応答して、プロセスプラ
ントの各位置でのプロセス変数を表す電荷を第１フェー
ズΦ1の間蓄積する。センサコンデンサは、例えばプラ
ント内の２つの位置間のプロセス変数の差を測定するよ
う配置された差動コンデンサである。スイッチ９８およ
び１０２は、第１フェーズΦ1の間、センサコンデンサ
９４を正に充電し、センサコンデンサ９６を負に充電す
るように動作する。スイッチ１００および１０４は、第
２フェーズΦ2の間、コンデンサ９４および９６の電荷
を、積分器段８０のそれぞれの入力に移送するように動
作する。さらに、第２フェーズΦ2の間、コンデンサ９
４は、電位ＶPに充電され、コンデンサ９６は、電位ＶN
に充電される。その結果、次サイクルの第１フェーズΦ
1の間（コンデンサ９４および９６がそれぞれＶNおよび
ＶPに充電されている間）、コンデンサ９４および９６
は、各積分コンデンサ１０６および１０８並びに増幅器
８６の負および正の入力に電荷を移送する。特に、図３
に示すように、フェーズΦ1およびΦ2は、充電サイクル
６０の相互排他的部分である。好ましくは、各フェーズ
Φ1およびΦ2は、次のフェーズが始まる前に終わる。
【００１３】電荷パケット発生器９２は、スイッチ１２
４を介して基準電源１３２の正基準電圧ＶRPに結合され
るとともにスイッチ１２６を介して電源１３２の負基準
電圧ＶRNに結合された基準コンデンサ１２０を含む。同
様に、電荷パケット発生器９３は、スイッチ１２８を介
して正基準電圧ＶRPに結合されるとともに、スイッチ１
３０を介して負基準電圧ＶRNに結合された基準コンデン
サ１２２を含む。スイッチ１２４および１２８は、各サ
イクルの一方のフェーズの間導通するように動作され、
スイッチ１２６および１３０は、各サイクルの他方のフ
ェーズの間導通するように動作される。そして、これら
対のスイッチの動作は、前サイクルの間の出力８８にお
ける前出力ｙの正または負値に依存する。例えば、出力
ｙが負の場合（ｙ2）、スイッチ１２４および１２８
は、第１フェーズΦ1の間導通し、スイッチ１２６およ
び１３０は、第２フェーズΦ2の間導通する。逆に、出
力ｙが正の場合（ｙ1）、スイッチ１２４および１２８
は、第２フェーズΦ2の間導通し、スイッチ１２６およ
び１３０は第１フェーズΦ1の間導通する。コントロー
ラ３２（図１）は、増幅器８６の出力によって動作して
制御信号Φ1，Φ2，ｙ1Φ1，ｙ1Φ2 ，ｙ2Φ1，ｙ2Φ2
を提供するスイッチコントローラ５６を含む。
４を介して基準電源１３２の正基準電圧ＶRPに結合され
るとともにスイッチ１２６を介して電源１３２の負基準
電圧ＶRNに結合された基準コンデンサ１２０を含む。同
様に、電荷パケット発生器９３は、スイッチ１２８を介
して正基準電圧ＶRPに結合されるとともに、スイッチ１
３０を介して負基準電圧ＶRNに結合された基準コンデン
サ１２２を含む。スイッチ１２４および１２８は、各サ
イクルの一方のフェーズの間導通するように動作され、
スイッチ１２６および１３０は、各サイクルの他方のフ
ェーズの間導通するように動作される。そして、これら
対のスイッチの動作は、前サイクルの間の出力８８にお
ける前出力ｙの正または負値に依存する。例えば、出力
ｙが負の場合（ｙ2）、スイッチ１２４および１２８
は、第１フェーズΦ1の間導通し、スイッチ１２６およ
び１３０は、第２フェーズΦ2の間導通する。逆に、出
力ｙが正の場合（ｙ1）、スイッチ１２４および１２８
は、第２フェーズΦ2の間導通し、スイッチ１２６およ
び１３０は第１フェーズΦ1の間導通する。コントロー
ラ３２（図１）は、増幅器８６の出力によって動作して
制御信号Φ1，Φ2，ｙ1Φ1，ｙ1Φ2 ，ｙ2Φ1，ｙ2Φ2
を提供するスイッチコントローラ５６を含む。
【００１４】したがって、第１フェーズΦ1の間、積分
器８０に移送される電荷は、ＱΦ1＝（ＶP−ＶN）ＣIN
±(ＶRP−ＶRN）ＣREFであり、第２フェーズΦ1の間、
積分器８０に移送される電荷は、ＱΦ2＝（ＶN−ＶP）
ＣIN±(ＶRN−ＶRP）ＣREFである。
器８０に移送される電荷は、ＱΦ1＝（ＶP−ＶN）ＣIN
±(ＶRP−ＶRN）ＣREFであり、第２フェーズΦ1の間、
積分器８０に移送される電荷は、ＱΦ2＝（ＶN−ＶP）
ＣIN±(ＶRN−ＶRP）ＣREFである。
【００１５】移送される全電荷は、ＱΦ1およびＱΦ2の
差を表す平衡電荷であり、ＱOUT＝ＱΦ1−ＱΦ2＝２
（ＶP−ＶN）ＣIN±２（ＶRP−ＶRn）ＣREFで表され
る。ここで、ＣIN＝Ｃ94＝Ｃ96であり、ＣREF＝Ｃ120＝
Ｃ122である。
差を表す平衡電荷であり、ＱOUT＝ＱΦ1−ＱΦ2＝２
（ＶP−ＶN）ＣIN±２（ＶRP−ＶRn）ＣREFで表され
る。ここで、ＣIN＝Ｃ94＝Ｃ96であり、ＣREF＝Ｃ120＝
Ｃ122である。
【００１６】したがって、センサコンデンサ９４および
９６によって移送される電荷の最大レンジが０と（ＶRP
−ＶRN）ＣREFとの間にある場合、デルタ・シグマ変換
器の出力は、０とＶRPボルトの間に広がり、それは、変
換器のフルレンジの半分にすぎない。図４に示された本
発明は、電荷移送レンジを変換器のフルレンジまで広げ
る。
９６によって移送される電荷の最大レンジが０と（ＶRP
−ＶRN）ＣREFとの間にある場合、デルタ・シグマ変換
器の出力は、０とＶRPボルトの間に広がり、それは、変
換器のフルレンジの半分にすぎない。図４に示された本
発明は、電荷移送レンジを変換器のフルレンジまで広げ
る。
【００１７】図４に示すように、入力回路５０は、コン
デンサ９０および９２からなるセンサ２４に接続され、
積分器８０の入力を提供する。電荷パケット発生器９２
および９３並びにこれらに付随する基準コンデンサ１２
０および１２２からなる基準回路５２は、積分器８０に
接続される。マッピング回路５８は、積分器８０に対す
る入力を積分器８０のフルレンジにマッピングする。積
分器８０の出力８８は、制御信号Φ1，Φ2，ｙ1Φ1，ｙ
1Φ2 ，ｙ2Φ1，ｙ2Φ2を入力回路５０、基準回路５
２、マッピング回路５８および積分器８０に供給するス
イッチコントローラ５６を含むデルタ・シグマコントロ
ーラ３２に供給する。
デンサ９０および９２からなるセンサ２４に接続され、
積分器８０の入力を提供する。電荷パケット発生器９２
および９３並びにこれらに付随する基準コンデンサ１２
０および１２２からなる基準回路５２は、積分器８０に
接続される。マッピング回路５８は、積分器８０に対す
る入力を積分器８０のフルレンジにマッピングする。積
分器８０の出力８８は、制御信号Φ1，Φ2，ｙ1Φ1，ｙ
1Φ2 ，ｙ2Φ1，ｙ2Φ2を入力回路５０、基準回路５
２、マッピング回路５８および積分器８０に供給するス
イッチコントローラ５６を含むデルタ・シグマコントロ
ーラ３２に供給する。
【００１８】図５は、図４のデルタ・シグマ変換器をよ
り詳細に示す。図５に示されるように、マッピング回路
５８は、マッピングコンデンサ１３４および１３６並び
にそれらを付随した電荷パケット発生器１３８および１
３９を含む。電荷パケット発生器１３８は、マッピング
コンデンサ１３４を、基準電圧源１３２の負基準電圧Ｖ
RNおよび正基準電圧ＶRPにそれぞれ接続するスイッチ１
４０および１４２を含む。同様に、電荷パケット発生器
１３９は、マッピングコンデンサ１３６を電圧ＶRNおよ
びＶRPにそれぞれ接続するスイッチ１４４および１４６
を含む。スイッチ１４２および１４６は、各サイクルの
フェーズΦ1の間、導通するように、また、スイッチ１
４０および１４４は、各サイクルのフェーズΦ2の間、
導通するように動作する。このように、電荷が増幅器８
６の出力８８の信号の極性に依存する基準コンデンサ１
２０および１２２とは違い、マッピングコンデンサ１３
４および１３６は、各コンデンサ９４および９６とそれ
ぞれ反対に充電され、それによって各コンデンサ９４お
よび９６の電荷が差し引かれる。結果的に、積分器８０
に移送される電荷は、ＱOUT＝２（ＶP−ＶN）ＣIN±２
（ＶRP−ＶRN）ＣREF−２（ＶRP−ＶRN）ＣOSで表され
る。ここで、ＣIN＝Ｃ94＝Ｃ96、ＣREF＝Ｃ120＝Ｃ122
であり、ＣMAP＝Ｃ134＝Ｃ136である。
り詳細に示す。図５に示されるように、マッピング回路
５８は、マッピングコンデンサ１３４および１３６並び
にそれらを付随した電荷パケット発生器１３８および１
３９を含む。電荷パケット発生器１３８は、マッピング
コンデンサ１３４を、基準電圧源１３２の負基準電圧Ｖ
RNおよび正基準電圧ＶRPにそれぞれ接続するスイッチ１
４０および１４２を含む。同様に、電荷パケット発生器
１３９は、マッピングコンデンサ１３６を電圧ＶRNおよ
びＶRPにそれぞれ接続するスイッチ１４４および１４６
を含む。スイッチ１４２および１４６は、各サイクルの
フェーズΦ1の間、導通するように、また、スイッチ１
４０および１４４は、各サイクルのフェーズΦ2の間、
導通するように動作する。このように、電荷が増幅器８
６の出力８８の信号の極性に依存する基準コンデンサ１
２０および１２２とは違い、マッピングコンデンサ１３
４および１３６は、各コンデンサ９４および９６とそれ
ぞれ反対に充電され、それによって各コンデンサ９４お
よび９６の電荷が差し引かれる。結果的に、積分器８０
に移送される電荷は、ＱOUT＝２（ＶP−ＶN）ＣIN±２
（ＶRP−ＶRN）ＣREF−２（ＶRP−ＶRN）ＣOSで表され
る。ここで、ＣIN＝Ｃ94＝Ｃ96、ＣREF＝Ｃ120＝Ｃ122
であり、ＣMAP＝Ｃ134＝Ｃ136である。
【００１９】基準コンデンサ１２０および１２２の容量
値、マッピングコンデンサ１３４および１３６の容量
値、並びに電圧源１１８および１３２の電圧値は、各コ
ンデンサ１２０および１２２並びにマッピングコンデン
サ１３４および１３６によって差動増幅器８６に移送さ
れる電荷が、センサコンデンサ９４および９６のそれぞ
れによって移送される電荷の半分になるように選択され
る。都合のよいことに、これは、電圧源１１８を電圧源
１３２と等しくし、基準コンデンサ１２０および１２２
並びにマッピングコンデンサ１３４および１３６の容量
を、各センサコンデンサ９４および９６の公称容量値の
おおよそ半分に設定することにより実現される。こうし
て、各基準コンデンサおよびマッピングコンデンサは、
各センサコンデンサの、期待容量値の半分の容量を備え
る。したがって、ＶRP＝ＶPであり、ＶRN＝ＶNであり、
ＶRP＝ＶP＝−ＶRN＝−ＶNであり、ＣMAP＝ＣREF＝ＣIN
／２である。ＣMAPおよびＣREFの両方がＣIN／２と等し
いので、電荷パケット発生器レンジの中間点は、デルタ
・シグマ変換器の積分器段のために０ボルトに設定さ
れ、センサのレンジが−（ＶRP−ＶRN）と（ＶRP−
ＶRN）との間で変換器フルレンジ全体に広がるように位
置する。したがって、マッピング回路５８は、積分器の
アナログ出力レンジをセンサ４０のアナログ出力レンジ
にスケールを合わせるように、入力回路５０から積分器
回路８０への電荷の流れを調節する。さらに、電荷パケ
ット発生器１３８および１３９は、センサ電荷パケット
発生器９０および９１から供給される電荷とは極性が反
対で電荷の値が半分である電荷を供給し、センサのため
の積分器８０のアナログ入力レンジを変更する。結果的
に、本発明は、アナログ増幅およびオフセット回路の使
用や誤差を伴うことなく、デルタ・シグマ変換器のフル
レンジを使用する。
値、マッピングコンデンサ１３４および１３６の容量
値、並びに電圧源１１８および１３２の電圧値は、各コ
ンデンサ１２０および１２２並びにマッピングコンデン
サ１３４および１３６によって差動増幅器８６に移送さ
れる電荷が、センサコンデンサ９４および９６のそれぞ
れによって移送される電荷の半分になるように選択され
る。都合のよいことに、これは、電圧源１１８を電圧源
１３２と等しくし、基準コンデンサ１２０および１２２
並びにマッピングコンデンサ１３４および１３６の容量
を、各センサコンデンサ９４および９６の公称容量値の
おおよそ半分に設定することにより実現される。こうし
て、各基準コンデンサおよびマッピングコンデンサは、
各センサコンデンサの、期待容量値の半分の容量を備え
る。したがって、ＶRP＝ＶPであり、ＶRN＝ＶNであり、
ＶRP＝ＶP＝−ＶRN＝−ＶNであり、ＣMAP＝ＣREF＝ＣIN
／２である。ＣMAPおよびＣREFの両方がＣIN／２と等し
いので、電荷パケット発生器レンジの中間点は、デルタ
・シグマ変換器の積分器段のために０ボルトに設定さ
れ、センサのレンジが−（ＶRP−ＶRN）と（ＶRP−
ＶRN）との間で変換器フルレンジ全体に広がるように位
置する。したがって、マッピング回路５８は、積分器の
アナログ出力レンジをセンサ４０のアナログ出力レンジ
にスケールを合わせるように、入力回路５０から積分器
回路８０への電荷の流れを調節する。さらに、電荷パケ
ット発生器１３８および１３９は、センサ電荷パケット
発生器９０および９１から供給される電荷とは極性が反
対で電荷の値が半分である電荷を供給し、センサのため
の積分器８０のアナログ入力レンジを変更する。結果的
に、本発明は、アナログ増幅およびオフセット回路の使
用や誤差を伴うことなく、デルタ・シグマ変換器のフル
レンジを使用する。
【００２０】本発明を好ましい実施形態を参照して説明
したが、当業者は本発明の精神や範囲を逸脱することな
く形や詳細を変形できることを認識できるであろう。
したが、当業者は本発明の精神や範囲を逸脱することな
く形や詳細を変形できることを認識できるであろう。
【図１】本発明のデルタ・シグマ変換器を使用した工業
プロセス制御送信機のブロック図である。
プロセス制御送信機のブロック図である。
【図２】上述したガブーリの出願中に記載されたデルタ
・シグマ変換器の部分回路図である。
・シグマ変換器の部分回路図である。
【図３】デルタ・シグマ変換器内のスイッチ動作を示す
タイミング図である。
タイミング図である。
【図４】本発明のセンサおよびデルタ・シグマ変換器の
ブロック図である。
ブロック図である。
【図５】図４に示したセンサおよびデルタ・シグマ変換
器の部分回路図である。
器の部分回路図である。
２４……センサ、３０……デルタ・シグマＡ／Ｄ変換
器、３２……デルタ・シグマコントローラ、３４……ク
ロック、３８……デジタル出力、５０……入力回路、５
２……基準回路、５８……マッピング回路、８０……積
分器
器、３２……デルタ・シグマコントローラ、３４……ク
ロック、３８……デジタル出力、５０……入力回路、５
２……基準回路、５８……マッピング回路、８０……積
分器
───────────────────────────────────────────────────── フロントページの続き (72)発明者 マイケル ジェイ．ガブーリ アメリカ合衆国 55337 ミネソタ州、バ ーンズビル、アップトン アベニュー サ ウス 13221 Ｆターム(参考） 5J022 AA07 BA03 CB01 CF02 CF03 5J064 AA01 BA03 BB14 BC00 BC06 BC10 BC13 BC19 BC29 BD02
Claims (20)
- 【請求項１】 プロセス変数を表すデジタル信号を提供
するデルタ・シグマ変換器において、 アナログ入力レンジを有し、積分器出力を提供する積分
器回路と、 前記積分器回路の出力に応答してデジタル出力レンジ内
でデジタル出力を発生するコントローラであって、前記
デジタル出力レンジがアナログ入力レンジを表し、該コ
ントローラが制御信号を供給し、前記積分器回路が前記
制御信号に応答して該コントローラに積分器出力を提供
するよう構成されたコントローラと、 前記積分器回路に接続され、アナログセンサレンジを有
するセンサを含むセンサ入力回路であって、該センサ入
力回路が前記制御信号に応答して前記アナログセンサレ
ンジ内で平衡アナログセンサ信号を積分器回路に供給
し、前記平衡アナログセンサ信号がプロセス変数を表す
ように構成されたセンサ入力回路と、前記積分器回路に
接続され、前記制御信号に応答して前記アナログ入力レ
ンジをアナログセンサレンジにマッピングするマッピン
グ回路とを具備したデルタ・シグマ変換器。 - 【請求項２】 前記マッピング回路が、前記入力回路か
ら積分器回路への電荷の流れを調節してアナログ入力レ
ンジのスケールを合わせる請求項１記載のデルタ・シグ
マ変換器。 - 【請求項３】 前記マッピング回路がアナログ入力レン
ジを変更する請求項２記載のデルタ・シグマ変換器。 - 【請求項４】 前記積分器回路に接続され、前記制御信
号に応答して平衡基準信号を提供する基準回路をさらに
含む請求項１記載のデルタ・シグマ変換器。 - 【請求項５】 前記積分器回路が少なくとも二つの差動
配置入力を有するとともに、前記センサがプロセス変数
に応答する少なくとも二つのセンサコンデンサからな
り、 前記センサ入力回路が、前記積分器回路入力の各一つに
逆極性の電荷を供給するように構成された各センサコン
デンサに接続された第１電荷パケット発生器を含み、 前記マッピング入力回路が少なくとも二つのマッピング
コンデンサおよび該マッピングコンデンサの各々に接続
された第２電荷パケット発生器を含み、前記第２電荷パ
ケット発生器が第１電荷パケット発生器に関して、該第
１電荷パケット発生器によって前記各積分回路入力に供
給された電荷を低減するよう構成された請求項１記載の
デルタ・シグマ変換器。 - 【請求項６】 各第２電荷パケット発生器が、各第１電
荷パケット発生器によって供給される電荷とは逆極性で
そのおおよそ半分である電荷を各積分器入力へ供給する
ように構成された請求項５記載のデルタ・シグマ変換
器。 - 【請求項７】 前記第１および第２電荷パケット発生器
が一つの供給電圧によって動作され、各マッピングコン
デンサが各センサコンデンサの公称容量値の半分の容量
を有している請求項５記載のデルタ・シグマ変換器。 - 【請求項８】 前記積分器回路に接続され、前記制御信
号に応答して平衡基準信号を供給する基準回路をさらに
含む請求項５記載のデルタ・シグマ変換器。 - 【請求項９】 前記基準回路が少なくとも二つの基準コ
ンデンサおよび該各基準コンデンサに接続された第３電
荷パケット発生器を含み、該第３電荷パケット発生器が
第１電荷パケット発生器に関し、前記第１電荷パケット
発生器によって前記各積分器回路入力に供給された電荷
を変更するように構成された請求項８記載のデルタ・シ
グマ変換器。 - 【請求項１０】 前記コントローラが、前記第１電荷パ
ケット発生器によって前記積分器回路入力に供給される
電荷を前記積分器出力に基づいて選択的に増減させるよ
うに前記第３電荷パケット発生器を動作させるための電
荷パケット発生器コントローラをさらに含む請求項９記
載のデルタ・シグマ変換器。 - 【請求項１１】 各第２電荷パケット発生器が、前記第
１電荷パケット発生器によって供給される電荷とは逆極
性でそのおおよそ半分の電荷をそれぞれの積分器入力へ
供給するように構成され、かつ各第３電荷パケット発生
器が、各第１電荷パケット発生器によって供給される電
荷のおおよそ半分の電荷を各積分器入力へ供給するよう
に構成された請求項１０記載のデルタ・シグマ変換器。 - 【請求項１２】 前記第１、第２および第３電荷パケッ
ト発生器が一１つの供給電圧で動作され、各マッピング
コンデンサおよび各基準コンデンサが各センサコンデン
サの公称容量値の半分の容量を有している請求項１０記
載のデルタ・シグマ変換器。 - 【請求項１３】 ２線通信リンクによって中央ステーシ
ョンに接続されるよう構成された工業プロセス制御送信
機において、 制御信号に応答してアナログセンサレンジ内でプロセス
変数を表す平衡アナログセンサ信号を提供するセンサを
含むセンサ入力回路と、 前記センサ入力回路に接続され、前記制御信号に応答し
てアナログ入力レンジ内でプロセス変数を表す積分器出
力を提供する積分器回路と、 前記積分器出力に応答してデジタル出力レンジ内でデジ
タル出力を発生するコントローラであって、前記デジタ
ル出力レンジがアナログ入力レンジを表し、該コントロ
ーラが制御信号を提供するよう構成されたコントローラ
と、 前記積分器回路に接続され、前記制御信号に応答してア
ナログ入力レンジをアナログセンサレンジにマッピング
するマッピング回路と、 プロセッサおよび通信リンクに接続され、該プロセッサ
から中央ステーションに情報を送信するトランシーバと
を具備した工業プロセス制御送信機。 - 【請求項１４】 前記マッピング回路が、前記入力回路
から積分器回路への電荷の流れを調節してアナログ入力
レンジのスケールを合わせる請求項１３記載の工業プロ
セス制御送信機。 - 【請求項１５】 前記積分器回路に接続され、前記制御
信号に応答して平衡基準信号を提供する基準回路をさら
に含む請求項１３記載の工業プロセス制御送信機。 - 【請求項１６】 前記積分器回路が少なくとも二つの差
動配置入力を有するとともに、前記センサがプロセス変
数に応答する少なくとも二つのセンサコンデンサからな
り、 前記センサ入力回路が、前記積分器回路入力の各一つに
逆極性の電荷を供給するように構成された各コンデンサ
に接続された第１電荷パケット発生器を含み、 前記マッピング入力回路が、少なくとも二つのマッピン
グコンデンサおよび該マッピングコンデンサの各々に接
続された第２電荷パケット発生器を含み、該第２電荷パ
ケット発生器が前記第１電荷パケット発生器に関して、
該第１電荷パケット発生器によって前記各積分器回路入
力へ供給された電荷を低減するように構成された請求項
１３記載の工業プロセス制御送信機。 - 【請求項１７】 第２電荷パケット発生器の各々が、前
記各第１電荷パケット発生器によって供給される電荷と
逆極性でそのおおよそ半分の電荷を各積分器入力へ供給
するように構成された請求項１６記載の工業プロセス制
御送信機。 - 【請求項１８】 前記第１および第２電荷パケット発生
器が一つの供給電圧で動作され、各マッピングコンデン
サが各センサコンデンサの公称容量値の半分の容量を有
している請求項１６記載の工業プロセス制御送信機。 - 【請求項１９】 前記積分器回路に接続され、前記制御
信号に応答して平衡基準信号を供給する基準回路をさら
に含む請求項１６記載の工業プロセス制御送信機。 - 【請求項２０】 前記基準回路が少なくとも二つの基準
コンデンサおよび各基準コンデンサに接続された第３電
荷パケット発生器を含み、該第３電荷パケット発生器が
第１電荷パケット発生器に関し、前記第１電荷パケット
発生器によって前記各積分器回路入力に供給された電荷
を変更するように構成された請求項１９記載の工業プロ
セス制御送信機。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/808516 | 2001-03-14 | ||
| US09/808,516 US6452521B1 (en) | 2001-03-14 | 2001-03-14 | Mapping a delta-sigma converter range to a sensor range |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002353817A true JP2002353817A (ja) | 2002-12-06 |
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Family
ID=25199005
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002070247A Expired - Fee Related JP3917441B2 (ja) | 2001-03-14 | 2002-03-14 | センサレンジに対するデルタ・シグマ変換器レンジのマッピング方法 |
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| Country | Link |
|---|---|
| US (1) | US6452521B1 (ja) |
| JP (1) | JP3917441B2 (ja) |
| DE (1) | DE10211374B4 (ja) |
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