JP4664297B2 - 同期したシグマ−デルタ変換器を用いたマルチ相計測システム - Google Patents

Description

本発明は計測システムに関する。より詳細には、本発明は、センサによるアナログ計測をデジタル出力に変換するための、多数のセンサ素子および多数のシグマ−デルタモジュレータを有する計測回路に関する。

フィールドトランスミッタは、産業プロセスの動作を監視するために使用されるデバイスである。フィールドトランスミッタはセンサ素子を用いて計測されたプロセス変量に対応し、変量を計測変量の関数である平準化された送信信号に変換する、トランスデューサを含む。「プロセス変量」という言葉は、エネルギーの物理的または化学的物質状態、あるいは変換を意味する。プロセス変量の例は、圧力、温度、流量、伝導率、およびｐＨを含む。

一つのそのようなトランスミッタは、Ｒｏｇｅｒ Ｌ． ＦｒｉｃｋおよびＤａｖｉｄ Ａ． Ｂｒｏｄｅｎによる、「ＰＲＥＳＳＵＲＥ ＳＥＮＳＯＲ ＦＯＲ Ａ ＰＲＥＳＳＵＲＥ ＴＲＡＮＳＭＩＴＴＥＲ」と題された、米国特許番号第６，２９５，８７５号、に記載されている。このトランスミッタは、偏向可能センサダイアフラム、およびそのダイアフラムを用いて別個の容量型センサ素子を形成する三つ以上のコンデンサ電極を有する容量性のセンサを用いる。二つのコンデンサ素子は、異なるように配置された第１のセンサコンデンサであり、第１のセンサコンデンサの容量はプロセス変量とは反比例して充電される。第３および第４のコンデンサ素子は、第１のコンデンサと関連するオフセットエラーおよびヒステリシスを表す信号を提供する補償コンデンサである。圧力が、ダイアグラフの片側または両側に加えられると、そのダイアフラフは偏向される。ダイアグラフの偏向は、その偏向に関連する電気的容量のレシオにおける変化を計測することによって検出され得る。この容量レシオは、アナログ−デジタル変換器を用いて、デジタルフォーマットに変換される。

別のタイプのトランスミッタは、Ｒｏｇｅｒ Ｌ． Ｆｒｉｃｋ、Ｂｅｎｎｅｔｔ Ｌ． ＬｏｕｗａｇｉｅとＡｄｒｉａｎ Ｃ． Ｔｏｙによる、「ＣＡＰＡＣＩＴＩＶＥ ＰＲＥＳＳＵＲＥ ＳＥＮＳＯＲ ＦＯＲ Ａ ＰＲＥＳＳＵＲＥ ＴＲＡＮＳＭＩＴＴＥＲ ＷＨＥＲＥ ＥＬＥＣＴＲＩＣ ＦＩＥＬＤ ＥＭＡＮＡＴＥＳ ＳＵＢＳＴＡＮＴＩＡＬＬＹ ＦＲＯＭ ＢＡＣＫ ＳＩＤＥＳ ＯＦ ＰＬＡＴＥＳ」と題された、米国特許番号第５，６３７，８０２号、ならびに、Ｒｏｇｅｒ Ｌ． Ｆｒｉｃｋ、Ｂｅｎｎｅｔｔ Ｌ． ＬｏｕｗａｇｉｅとＡｄｒｉａｎ Ｃ． Ｔｏｙによる、「ＥＬＯＮＧＡＴＥＤ ＰＲＥＳＳＵＲＥ ＳＥＮＳＯＲ ＦＯＲ Ａ ＰＲＥＳＳＵＲＥ ＴＲＡＮＳＭＩＴＴＥＲ」と題された、米国特許番号第６，０８９，０９７号に記載されている。これら二つの特許に記載されたトランスミッタは、異なる圧力計測における高分解能を用いて、異なる圧力および二つの絶対圧力を計測するために、二つの絶対圧力センサを使用する。

アナログ−デジタル変換器の一つの特定の利点形式は、シグマ−デルタ変調器を用いることである。トランスミッタにおけるシグマ−デルタ変調器の使用は、Ｒｏｇｅｒ Ｌ．ＦｒｉｃｋとＪｏｈｎ Ｐ． Ｓｃｈｕｌｔｅによる、「ＣＨＡＲＧＥＤ ＢＡＬＡＮＣＥＤ ＦＥＥＤＢＡＣＫ ＭＥＡＳＵＲＥＭＥＮＴ ＣＩＲＣＵＩＴ」と題された、米国特許番号第５，０８３，０９１号に記載されている。トランスミッタにおけるシグマ−デルタ変調器の使用の他の例は、Ｍｉｃｈａｅｌ Ｇａｂｏｕｒｙによる、「ＤＥＬＴＡ ＳＩＧＭＡ ＣＩＲＣＵＩＴ ＷＩＴＨ ＰＵＬＳＥ ＷＩＤＴＨ ＭＯＤＵＬＡＴＥＤ ＯＦＦＳＥＴ」と題された、米国特許番号第６，１４０，９５２号、 Ｒｏｎｇｔａｉ Ｗａｎｇによる、「ＥＸＣＩＴＡＴＩＯＮ ＣＩＲＣＵＩＴ ＦＯＲ ＣＯＭＰＥＮＳＡＴＥＤ ＣＡＰＡＣＩＴＯＲ ＩＮＤＵＳＴＲＩＡＬ ＰＲＯＣＥＳＳ ＣＯＮＴＲＯＬ ＴＲＡＮＳＭＩＴＴＥＲＳ」と題された、米国特許番号６，５０９，７４６号、Ｒｏｎｇｔａｉ Ｗａｎｇによる、「ＳＩＧＭＡ−ＤＥＬＴＡ ＡＮＡＬＯＧ ＴＯ ＤＩＧＩＴＡＬ ＣＯＮＶＥＲＴＥＲ ＦＯＲ ＣＡＰＡＣＩＴＩＶＥ ＰＲＥＳＳＵＲＥ ＳＥＮＳＯＲ ＡＮＤ ＰＲＯＣＥＳＳ ＴＲＡＮＳＭＩＴＴＥＲ」と題された、米国特許番号６，５１６，６７２号、に記載されている。上記の特許の全ては、Ｒｏｓｅｍｏｕｎｔ Ｉｎｃ．である、本発明出願の出願人に譲渡されている。

容量をデジタル化する変換器のように動作する、シグマ−デルタ変調器を有するトランスミッタにおいて、励振（ｅｘｃｉｔａｔｉｏｎ）回路は、チャージパケットを、容量型センサ素子に提供する。センサ素子は、その容量型素子の容量値に基づいた量によってチャージされる。チャージは、容量レシオの関数である１ビットバイナリ出力を生成するためのシグマ−デルタ変調器の積分器／増幅器に転送される。

トランスミッタは、アナログまたはデジタルフォーマットのいずれかにおいて、中央制御ルームと通信し得る。アナログ通信を用いたトランスミッタは、しばしば、２線ループにおいて接続され、感知された第１のプロセス変量は、例えば、４ミリアンペアおよび２０ミリアンペアの間のループ電流を変調することによって制御ルームに転送される。アナログおよびデジタル通信両方が可能なトランスミッタは、同じ２線ループを介して、デジタル形式における第２の変量を転送し得る。

フィールドトランスミッタのデジタルネットワークの開発とともに、単一のトランスミッタから一つ以上の第１の変量計測を提供する可能性がある。例えば、絶対圧力および異なる圧力のデジタル出力を提供する圧力トランスミッタは有利である。

本発明は、多数の計測素子および多数のシグマ−デルタ変調器を用いたマルチ相計測回路である。計測素子は、二つ以上のセンサ素子および共有素子（それは、基準素子またはセンサ素子のいずれかであり得る）を含む。それぞれの変調器は、センサ素子および共有素子のうちの一つ以上のレシオを表す出力を提供する。センサ素子および共有素子は、スイッチングネットワークを介してシグマ−デルタ変調器に接続され、共有の励振回路によって稼動される。スイッチングロジックは、スイッチングネットワークを制御し、共有素子は、その変調器に割り当てられた相の間のみ、特定のシグマ−デルタ変調器に接続され得る。結果として、シグマ−デルタ変調器は共有素子を時分割で使用する。

図１は計測回路１０の回路図であり、それは複数の検出素子および複数のデジタルレシオ計測値を生成する共有素子を使用する。計測回路１０は容量検出素子Ｃ１，容量検出素子Ｃ２および共有コンデンサＣＲ、第１のシグマ−デルタ変調器１２Ａ，第２のシグマ−デルタ変調器１２Ｂ，デジタル信号プロセッサ１４、スイッチ制御ロジック１６、およびスイッチ１８、２０、２２、２４、２６、２８、３０、３２、および３４によって形成されるスイッチング回路を含む。スイッチ１８および２０は入力スイッチであり、スイッチ２２、２６、３０および３２はパケット送達スイッチであり、スイッチ２４／２８および３４は接地スイッチである。

シグマ−デルタ変調器１２Ａは出力ｙＡを生成し、それは容量Ｃ１およびＣＲのレシオを表す１ビットのデジタル信号である。好適な実施形態においては、シグマ−デルタ変調器１２Ａおよび１２Ｂは２次のシグマ−デルタ変調器である。スイッチ制御ロジック１６はスイッチ制御信号φＡ１，φＡ２，ｙＡおよび反転ｙＡを提供し、これらはシグマ−デルタ変調器１２Ａにチャージパケットの送達を制御するためにスイッチ１８、２０、２２、２４、２６および２８を制御する。負および正のチャージパケットは、正および負のチャージパケットの間の長期間のバランスを維持するために、シグマ−デルタ変調器１２Ａの入力にスイッチを経由して送達される。

シグマ−デルタ変調器１２Ｂは出力ｙＢを生成し、それは容量Ｃ２およびＣＲのレシオを表す１ビットのデジタル信号である。スイッチ制御ロジック１６は第２の相のスイッチ制御信号φＢ１およびφＢ２，ｙＢおよび反転ｙＢを生成し、これらはシグマ−デルタ変調器１２Ｂの入力にチャージパケットを送達するために、スイッチ１８、２０、２８、３０、３２および３４を制御する。

デジタル信号プロセッサ１４はシグマ−デルタ変調器１２Ａおよび１２Ｂからの出力ｙＡおよびｙＢを受信し、これらの信号を検出コンデンサＣ１およびＣ２によって計測されたパラメータを表すデジタル出力に変換する。例えば、Ｃ１およびＣ２が圧力検出用のコンデンサ素子である場合には、デジタル信号プロセッサ１４の出力は、Ｃ１によって検出された第１の絶対圧力、Ｃ２によって検出された第２の絶対圧力および２つの絶対圧力の間の差を表す差圧を表し得る。３個のデジタル出力は全てｙＡおよびｙＢによって表される２つのデジタルレシオ計測値から導かれ得る。

計測回路１０は３つの電圧レベルＶＰ，ＶＭＩＤおよびＶＮを使用する。ＶＰは正の電圧であり、ＶＮは負の電圧であり、ＶＭＩＤはＶＰとＶＮとの間の中間（一般的には接地）の電圧である。共有基準コンデンサＣＲの使用、および分離したシグマ−デルタ変調器１２Ａおよび１２Ｂは、計測回路１０によって複数デジタル計測値が提供されることを可能とする。これを可能とするために、スイッチ制御ロジック１６はスイッチを制御し、シグマ−デルタ変調器１２Ａに対して送達されるチャージパケットに対しては相Ａが使用され、シグマ−デルタ変調器１２Ｂに対してチャージパケットを送達するためには相Ｂが使用される、マルチ相オペレ−ションを定義する。このような方法で、両方のシグマ−デルタ変調器１２Ａおよび１２Ｂが基準コンデンサＣＲから同時にチャージパケットを要求することから発生する対立は、解消される。

各々のシグマ−デルタ変調器１２Ａ，１２Ｂに対して、規定された更新頻度（ｕｐｄａｔｅ ｒａｔｅ）または計測サイクルがあり、それは一定値であることが好ましい。該回路は本質的にデジタルであるために、それはサンプリング周波数に関連する動的な応答を有する、サンプルされたデータのシステムである。サンプリング周波数（デジタル更新周波数）が一定値でない場合には、システムの応答時間または周波数応答は一定値でなくなる。これはプロセス制御ループの中で予測困難な挙動を招く。センサの中の検出素子が異なる時間および／または周波数でサンプルされる場合には、エイリアシング（ａｌｉａｓｉｎｇ）が問題となる。計測されたパラメータが変動するときには、平均化された出力は平均化された入力に対応しない。

一定値の更新頻度を実現するために、そのサイクルの間の正および負のパルスの数は検出素子Ｃ１またはＣ２の容量に基づいて変化するものの、計測サイクルの間にシグマ−デルタ変調器１２Ａおよび１２Ｂに送達されるチャージパケットの合計数は一定値に保たれる。これは、シグマ−デルタ変調器へのチャージパケット送達頻度がまた一定値であることを意味する。スイッチロジック制御１６はこの一定値のパケット送達頻度で、ある容量（または容量のセット）を表す正のチャージか、または別の容量（または容量のセット）を表す負のチャージか、の何れを送達するかを決定する必要がある。

共有コンデンサＣＲはスイッチ２６、２８、および３０を経由して、一時にただ１つのチャージパケットを送達し得る。１つのチャージパケットを２つの競合するシグマ−デルタ変調器の間で正確に分割することは実際的ではない。シグマ−デルタ変調器１２Ａおよび１２Ｂが同期して、厳密に同相で動作する場合には、両方の変調器１２Ａおよび１２Ｂが共有コンデンサＣＲからのチャージパケットの送達を要求する時があり得る。変調器１２Ａおよび１２Ｂが同じ符号の連続するパルスを要求する時もまたあり得る。

本発明に関しては、シグマ−デルタ変調器１２Ａおよび１２Ｂ、および変調器１２Ａおよび１２Ｂにチャージパルスを供給するために使用されるスイッチング回路は、交替する相ＡおよびＢの、同期されたマルチ相サイクルの中で動作する。相Ａの間は、チャージパケットはセンサＣ１または共有コンデンサＣＲの何れかからシグマ−デルタ変調器１２Ａに送達される。相Ｂの間は、チャージパケットはセンサＣ２または共有コンデンサＣＲの何れかからシグマ−デルタ変調器１２Ｂに送達される。共有コンデンサＣＲはスイッチ２６を経由してシグマ−デルタ変調器１２Ａの入力に、またスイッチ３０を経由してシグマ−デルタ変調器１２Ｂの入力に結合される。スイッチ２８は２つの相の時間のチャージパケット送達の間に、ＣＲをディスチャージするために、ＣＲをＶＭＩＤ（または接地）に接続することを可能とする。これによりＣＲは、交替する相の上で変調器１２Ａおよび１２Ｂによって要求される符号のパケットを送達すること、または送達しないことが可能となる。

図１に示された特定の実施形態においては、シグマ−デルタ変調器１２Ａは負のチャージをＣ１から、正のチャージをＣＲから受け取る。シグマ−デルタ変調器１２Ｂは負のチャージをＣ２から、正のチャージをＣＲから受け取る。第１のシグマ−デルタ変調器１２Ａが動作する相Ａの間は、スイッチロジック信号φＡ１，φＡ２，ｙＡおよび反転ｙＡ（ｙＡバー）がシグマ−デルタ変調器１２Ａへのチャージパケットの送達を制御する。シグマ−デルタ変調器１２Ａの出力がロー（すなわち、反転ｙＡがハイ）である場合には、スイッチ１８は相信号φＡ１の間は接続し（すなわち、ＯＮである）、φＡ２の間は接続しない（すなわち、ＯＦＦである）。スイッチ１８が接続するときには、正の電圧ＶＰがＣ１およびＣＲ（およびＣ２にも）の入力側に印加される。Ｃ１の出力側は、反転ｙＡおよびφＡ１がハイのときにはスイッチ２４がＯＮであるために、スイッチ２４を経由してＶＭＩＤに接続される。残りのすべてのスイッチ２２、２６、２８、３０、３２、および３４はＯＦＦである。

反転ｙＡがハイで、φＡ２がハイになるときには、スイッチ１８はＯＦＦであり、一方スイッチ２０はＯＮであり電圧ＶＮをＣ１，ＣＲ、およびＣ２の入力側に接続する。Ｃ１の入力側のＶＮに関連して、コンデンサＣ１の容量値を表す負のチャージがスイッチ２２および２４の入力に伝達される。スイッチ２４は今はＯＦＦであり、しかしスイッチ２２はＯＮである。その結果、スイッチ２２はコンデンサＣ１を表す負のチャージをシグマ−デルタ変調器１２Ａの入力に移送し、それは、負の入力がＶＭＩＤと比較される信号の中に正の変化を生成するように、積分される。積分された信号がＶＭＩＤを超えるときには、シグマ−デルタ変調器１２Ａの出力は、ｙＡがハイで反転ｙＡがローとなるように、状態を変更する。このチャージの積分は、Ｃ１からの単一のチャージパケット、またはｙＡをロー値からハイ値へと変化するための時間の間にわたる複数のチャージパケットを要求し得る。

相Ａが完了した後に、相Ｂが次いで動作する。シグマ−デルタ変調器１２Ｂの出力がロー（すなわち、反転ｙＢがハイ）場合には、Ｃ２からの負のチャージパケットがシグマ−デルタ変調器１２Ｂに、Ｃ１からの負のチャージパケットがシグマ−デルタ変調器１２Ａに送達されたのと同様の方法で、送達される。言い換えれば、φＢ１の間は、スイッチ１８およびスイッチ３４はＯＮであり、一方では残りの全てのスイッチはＯＦＦである。φＢ２の間は、スイッチ２０およびスイッチ３２はＯＮであり、残りの全てのスイッチはＯＦＦである。その結果、コンデンサＣ２の作用である負のチャージパケットがスイッチ３２を経由してシグマ−デルタ変調器１２Ｂの入力に供給される。

２つのシグマ−デルタ変調器１２Ａおよび１２Ｂのうちの１つの出力が状態を変更するまで、相Ａの間はＣ１から、相Ｂの間はＣ２からの負のチャージパケットが送達される、このパターンが継続する。この事例の目的に対して、シグマ−デルタ変調器１２Ａが状態を変更し、その結果ｙＡがハイになる場合を想定する。次の相Ａの発生の間、スイッチ２０および２８はφＡ１の間はＯＮであり、一方では他の全てのスイッチはＯＦＦである。φＡ２の間はスイッチ１８およびスイッチ２６はＯＮであり、一方では残りの全てのスイッチはＯＦＦである。その結果、ＣＲからの正のチャージパケットがシグマ−デルタ変調器１２Ａの入力に送達される。

相ＡおよびＢが交替し、ある時点でシグマ−デルタ変調器１２Ｂの出力が状態を変更し、その結果、ｙＢがハイになる。ハイのｙＢと共に、スイッチ２０および２８はφＢ１の間はＯＮとなり、その結果、ＣＲの入力はＶＮと接続され、一方では出力はＶＭＩＤと接続される。ｙＢがハイのときφＢ１の間は他の全てのスイッチはＯＦＦである。

ハイのｙＢの、φＢ２の間、スイッチ１８はＯＮでありＶＰを共有コンデンサＣＲの入力に接続し、スイッチ３０はＯＮでありＣＲの出力をシグマ−デルタ変調器１２Ｂの入力に接続する。

シグマ−デルタ変調器１２Ａおよび１２Ｂの動作は同期されており、その結果、両者が同じ計測または更新のサイクルを有する。これはデジタル信号プロセッサ１４が、両方の計測値に対するデジタルレシオを同じ更新頻度で生成することを可能とし、しかも計測値は共有コンデンサＣＲに対する要求において相互に対立しない。

これまでの記載事項の中で、様々なコンデンサによって送達されるチャージパケットの特定の極性は例示として選択されたものであって、他の配置が同等に適用可能である。例えば、シグマ−デルタ変調器１２Ｂはそれぞれの相Ｂの間、Ｃ２からの正のパルスおよびＣＲからの負のパルスを受け取ることが可能である。これは単に、スイッチ１８、２０、２８、３０、３２および３４を制御するために必要な、スイッチ制御信号のロジック状態を変更することによって達成される。

より一層複雑なチャージバランスのスキームにおいては、共有コンデンサＣＲによって送達されるチャージパケットの符号を、シグマ−デルタ変調器１２Ａおよび１２Ｂおよびスイッチロジック１６の積分器／ロジックの要求に応じて、変更することが望ましい。これはまた、スイッチ１８および２０を経由して共有コンデンサＣＲの入力に供給される駆動電圧の、上昇または下降のエッジのそれぞれにおいて、接地スイッチ２８を動作することによってなされ得る。これは、コンデンサＣＲを、次のサイクルで積分器に適切な符号を送達するために必要な値に、プリチャージする。この種類の動作は一般的には、シグマ−デルタ変調器が積分の前に減算されるコンデンサのセットからチャージされるモードにおいて動作し、その結果得られる符号が不明であるときに、必要とされる。

図２は、３個の相の計測システムである、計測システム４０を示す。システム４０は、容量型圧力センサ４２（検出素子Ｃ１，Ｃ２，Ｃ３，およびＣ４を有する）、共有基準コンデンサＣＲ，シグマ−デルタ変調器４４Ａ，４４Ｂ，および４４Ｃ、スイッチ制御ロジック４６、デジタル信号プロセッサ４８、および入力スイッチ５０および５２、パケット送達スイッチ５４、５６、５８、６０、６２、６４、および６６、および接地スイッチ６８、７０、７２、７４、および７６によって形成されるスイッチング回路を含む。

容量型センサ４２は好ましくは、Ｆｒｉｃｋ他の米国特許第６、２９５、８７５号に記載された種類の、差圧センサである。それは４個の容量型検出素子Ｃ１，Ｃ２，Ｃ３およびＣ４を有する。これらの容量型検出素子の少なくとも３個は、系統の圧力誤差に対するゼロ点較正をするためと、系統の圧力を計測するためと、差圧出力をヒステリシス型の誤差に対して補正するためと、の能力を提供するために必要とされる。

図２に示される実施形態においては、３つの容量レシオが計測される。シグマ−デルタ変調器４４Ａは容量型検出素子Ｃ１およびＣ４から、および共有コンデンサＣＲからチャージパケット入力を受け取り、（Ｃ１−Ｃ４）／ＣＲを表す出力を生成する。

シグマ−デルタ変調器４４Ｂは検出素子Ｃ２および共有コンデンサＣＲからチャージパケット入力を受け取る。それはレシオＣ２／ＣＲを表す出力を提供する。

シグマ−デルタ変調器４４Ｃは検出素子Ｃ３および共有コンデンサＣＲからチャージパケット入力を受け取る。それはＣ３／ＣＲを表す出力を提供する。

スイッチ制御ロジック４６は、３つの相Ａ，Ｂ，およびＣを生成するスイッチ５０〜７６にスイッチ制御信号を提供する。どの相が動作するか、およびその特定の相と関連する変調器の出力状態に応じて、特定のスイッチが動作する。その結果として、３個のシグマ−デルタ変調器４４Ａ，４４Ｂ、および４４Ｃは、共通の基準コンデンサＣＲを時間分割により使用する。これは、各々のシグマ−デルタ変調器４４Ａ〜４４Ｃが、ＣＲの関数であるレシオを生成することを許容する。また一方で、それはデジタル信号プロセッサ４８が、個別のシグマ−デルタ変調器の出力と関連するデジタル出力を生成することを許容する。全ての出力は同じ頻度で更新されるが、しかし、同期された連続する３つの相のパターンで生成される。共有コンデンサＣＲの使用から生じる対立は、本発明のマルチ相オペレーションによって解消される。

図１および図２は、本発明のマルチ相の計測システムの２つの事例を示す。同じ原則が、セットとして相互に接続される（図２におけるコンデンサＣ１およびＣ４によって形成されるセットのような）、または個別の異なる数の検出素子を有する、他のシステムに対しても適用され得る。使用されるシグマ−デルタ変調器の数は、スイッチ制御ロジックによって生成される相の数が共有コンデンサＣＲのような共通の基準素子を分割使用するシグマ−デルタ変調器の数とマッチッグする限りにおいては、所望の異なるレシオの数に応じて増加され得る。共通のまたは共有の素子は、固定されたまたは既知の値を有する基準素子（図１および図２におけるコンデンサＣＲのような）であり得、または変数または未知の値を有する検出素子でもあり得る。

本発明が、好適な実施形態を参照して記載されてきたが、該発明の趣旨および範囲から逸脱することなく、その形式および詳細において変更がなされ得ることを、同業者は理解する。

二つの容量型センサ素子、共有コンデンサ、および二つの同期シグマ−デルタ変調器を有する計測回路の回路図である。 四つの容量型センサ素子、共有コンデンサ、および三つの同期シグマ−デルタ変調器を有する容量型圧力センサの計測回路の略図である。

Claims (32)

1. 計測回路であって、
   複数の計測素子と、
   それぞれのシグマ−デルタ変調器が関連する計測相を有する、同期マルチ相サイクルにおいて交替して動作し、互いに独立して動作する複数のシグマ−デルタ変調器であって、それぞれのシグマ−デルタ変調器は、その関連する計測相の間、該計測素子の異なるサブセットから受け取ったチャージパケットの関数としてのデジタル出力を生成し、それぞれの異なるサブセットが、該サブセットによって共有される該計測素子の一つを含む、複数のシグマ−デルタ変調器と、
   前記計測素子の関数としてのチャージパケットを、前記複数のシグマ−デルタ変調器に送達するための、複数のスイッチを有するスイッチング回路と、
   該計測相と、その計測相に関連するシグマ−デルタ変調器の前記デジタル出力との関数として、スイッチング回路を制御するスイッチロジック制御と
   を備え、
   前記スイッチロジック制御は、前記共有される計測素子の関数としてのチャージパケットを、前記同期マルチ相サイクルにおいて割り当てられた計測相に関連するシグマ−デルタ変調器に送達するように前記スイッチング回路を制御する
   ことを特徴とする計測回路。
2. 前記スイッチング回路が、
   前記計測素子を、正の電圧および負の電圧に選択的に接続するための入力スイッチと、
   該計測素子を、前記シグマ−デルタ変調器に選択的に接続するためのチャージパケット送達スイッチと、
   該計測素子を、接地電位に選択的に接続するための接地スイッチと
   を備える、請求項１に記載の計測回路。
3. 前記計測素子が、容量型センサを含む、請求項１に記載の計測素子。
4. 共有された前記計測素子が、基準コンデンサである、請求項３に記載の計測回路。
5. 第１の計測素子と、
   第２の計測素子と、
   第３の計測素子と、
   受け取られたチャージパケットのレシオの関数として、第１の出力を生成する第１のチャージパケット積分変換器と、
   受け取られたチャージパケットのレシオの関数として、第２の出力を生成する第２のチャージパケット積分変換器と、
   ドライブ信号を、該第１、該第２、および該第３の計測素子に提供するためのドライブ信号源と、
   該第１の計測素子および該第３の計測素子から、該第１のチャージパケット積分変換器へ、チャージパケットを選択的に供給し、該第２の計測素子および該第３の計測素子から、該第２のチャージパケットの積分変換器へ、チャージパケットを選択的に供給するスイッチング回路と、
   該第１のチャージパケット積分変換器が、第１の相の間、該第１の計測素子および該第３の計測素子からチャージパケットを受け取り、該第２のチャージパケット積分変換器が、第２の相の間、該第２の計測素子および該第３の計測素子からチャージパケットを受け取るように、該スイッチング回路を制御する、スイッチ制御ロジックと
   を備える、計測回路。
6. 前記スイッチ制御ロジックが、前記第１の相の間、前記第１の出力の関数として、および、前記第２の相の間、前記第２の出力の関数として、前記スイッチング回路を制御する、請求項５に記載の計測回路。
7. 前記スイッチング回路が、
   前記変換器へのチャージパケットの送達を制御するチャージパケット送達スイッチと、
   前記第１、前記第２、前記第３の計測素子を接地電位に選択的に接続する接地スイッチと
   を備える、請求項５に記載の計測回路。
8. 前記第１および前記第２の計測素子が容量型センサ素子である、請求項５に記載の計測回路。
9. 前記第１および前記第２の計測素子が絶対圧力センサ素子である、請求項５に記載の計測回路。
10. 前記第３の計測素子がコンデンサである、請求項５に記載の計測回路。
11. 前記第１および前記第２の出力の関数として、複数のデジタル出力を生成するデジタル信号プロセッサをさらに備える、請求項５に記載の計測回路。
12. 前記第１および前記第２のチャージパケット積分変換器がシグマ−デルタ変調器を備える、請求項５に記載の計測回路。
13. 前記シグマ−デルタ変調器が２次シグマ−デルタ変調器である、請求項１２に記載の計測回路。
14. 前記第３の計測素子が固定値を有する、請求項５に記載の計測回路。
15. 前記第３の計測素子が可変値を有する、請求項５に記載の計測回路。
16. 計測回路であって、
    複数のセンサ素子と、
    共有素子と、
    それぞれのシグマ−デルタ変調器が関連する計測相を有する、同期マルチ相サイクルにおいて交替して動作し、互いに独立して動作する複数のシグマ−デルタ変調器であって、それぞれのシグマ−デルタ変調器は、その関連する計測相の間、該センサ素子および該共有素子から受け取ったチャージパケットの関数としてのデジタル出力を生成する、複数のシグマ−デルタ変換器と、
    前記計測素子および該共有素子の関数としてのチャージパケットを、前記複数のシグマ−デルタ変調器に送達するための、複数のスイッチを有するスイッチング回路と、
    該計測相と、その計測相に関連するシグマ−デルタ変調器の前記デジタル出力との関数として、スイッチング回路を制御するスイッチロジック制御と
    を備え、
    前記スイッチロジック制御は、前記共有される計測素子の関数としてのチャージパケットを、前記同期マルチ相サイクルにおいて割り当てられた計測相に関連するシグマ−デルタ変調器に送達するように前記スイッチング回路を制御する
    ことを特徴とする計測回路。
17. 前記スイッチング回路が、
    前記センサ素子および前記基準素子を、正の電圧および負の電圧に選択的に接続する入力スイッチと、
    該センサ素子および該基準素子を、前記シグマ−デルタ変調器に選択的に接続するチャージパケット送達スイッチと、
    該センサ素子および該基準素子を、接地電位に選択的に接続する接地スイッチと
    を備える、請求項１６に記載の計測回路。
18. 前記センサ素子が容量型センサ素子である、請求項１６に記載の計測回路。
19. 前記共有素子が基準コンデンサである、請求項１８に記載の計測回路。
20. 前記共有素子が、可変値を有するセンサである、請求項１６に記載の計測回路。
21. 前記共有素子が、固定値を有する基準素子である、請求項１６に記載の計測回路。
22. 第１のセンサ素子と、
    第２のセンサ素子と、
    受け取られたパケットレシオの関数として、第１の出力を生成する第１のチャージパケットの積分変換器と、
    受け取られたパケットレシオの関数として、第２の出力を生成する第２のチャージパケットの積分変換器と、
    共有素子と、
    ドライバ信号を、該第１および該第２のセンサ素子、ならびに該共有素子に提供するドライバ信号源と、
    該第１のセンサ素子および該共有素子から、該第１のチャージパケット積分変換器へ、チャージパケットを選択的に供給し、該第２のセンサ素子および該共有素子から、該第２のチャージパケット積分変換器へ、チャージパケットを選択的に供給するためのスイッチング回路と、
    該第１のチャージパケット積分変換器が、第１の相の間、該第１のセンサ素子および該共有素子からチャージパケットを受け取り、該第２のチャージパケット積分変換器が、第２の相の間、該第２のセンサ素子および該共有素子からチャージパケットを受け取るように、該スイッチング回路を制御するスイッチ制御ロジックと
    を備える、計測回路。
23. 前記スイッチ制御ロジックが、前記第１の相の間、前記第１の出力の関数として、および、前記第２の相の間、前記第２の出力の関数として、前記スイッチング回路を制御する、請求項２２に記載の計測回路。
24. 前記スイッチング回路が、
    前記変換器へのパケットの送達を制御するチャージパケット送達スイッチと、
    前記第１および前記第２のセンサ素子、ならびに、前記共有素子を接地電位に選択的に接続するための接地スイッチと
    を備える、請求項２２に記載の計測回路。
25. 前記第１および前記第２のセンサ素子が容量型センサ素子である、請求項２２に記載の計測回路。
26. 前記第１および前記第２のセンサ素子が絶対圧力センサである、請求項２２に記載の計測回路。
27. 前記共有素子がコンデンサである、請求項２２に記載の計測回路。
28. 前記第１および前記第２の出力の関数として、複数のデジタル出力を生成するデジタル信号プロセッサをさらに備える、請求項２２に記載の計測回路。
29. 前記第１および前記第２のチャージパケット積分変換器がシグマ−デルタ変調器を備える、請求項２２に記載の計測回路。
30. 前記シグマ−デルタ変調器が２次シグマ−デルタ変調器である、請求項２９に記載の計測回路。
31. 前記共有素子が固定値を有する、請求項２２に記載の計測回路。
32. 前記共有素子が可変値を有する、請求項２２に記載の計測回路。

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