JP3917441B2 - センサレンジに対するデルタ・シグマ変換器レンジのマッピング方法 - Google Patents
センサレンジに対するデルタ・シグマ変換器レンジのマッピング方法 Download PDFInfo
- Publication number
- JP3917441B2 JP3917441B2 JP2002070247A JP2002070247A JP3917441B2 JP 3917441 B2 JP3917441 B2 JP 3917441B2 JP 2002070247 A JP2002070247 A JP 2002070247A JP 2002070247 A JP2002070247 A JP 2002070247A JP 3917441 B2 JP3917441 B2 JP 3917441B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- sensor
- charge
- packet generator
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/458—Analogue/digital converters using delta-sigma modulation as an intermediate step
- H03M3/478—Means for controlling the correspondence between the range of the input signal and the range of signals the converter can handle; Means for out-of-range indication
Description
【発明の属する技術分野】
関連出願の引照
本出願は、「パルス幅変調オフセット付きデルタ・シグマ回路(Delta-Sigma Circuit With Pulse Width Modulated Offset)」についてマイケル・ジェイ・ガブーリ(Michael J. Gaboury)により1998年12月21日に提出され、本出願人と同じ承継人に承継された出願09/217,872号に関係する。
【0002】
発明の分野
本発明は、工業プロセス制御送信機に使用されるアナログ・デジタル変換器に関し、特に、デルタ・シグマ変換器のアナログ入力レンジをアナログセンサの出力レンジにマッピングする技術に関する。
【0003】
【従来の技術】
発明の背景
センサのアナログ出力をデジタル出力に変換する種々のアナログ・デジタル(A/D)変換器が知られている。A/D変換器は、センサ出力をデジタル的に表すデューティサイクル、タイミング、周波数またはパルス数の組み合わせを生成する。一つの公知のタイプのA/D変換器は、デルタ・シグマ回路であり、シグマ・デルタ、ΔΣ、およびΣΔ回路としても知られている。デルタ・シグマ変換器は、平衡A/D変換回路であり、積分器への平衡電流を予測する点で他の平衡A/D変換器回路と区別される。平衡電流の極性は、クロックドコントローラによって制御される。デルタ・シグマ回路ではそのアナログ入力レンジ全体にわたって高精度、高分解能のアナログ・デジタル変換が可能である。デルタ・シグマ回路は、センサからのアナログ信号をデジタル信号に変換するために工業プロセス制御送信機にしばしば使われ、それによりプロセス変数に関する情報を送信機から遠く離れて配置された中央ステーションへ送信することができる。
【0004】
【発明が解決しようとする課題】
しかしながら、実際上では、歪みゲージのようなセンサはしばしば、低レベルで、かつ変換器のレンジに対してオフセットしている出力レンジを有する。例えば、歪みゲージは、0ボルトとある最大センサ電圧(+Vmax)との間のレンジを有する出力を提供するように動作するが、デルタ・シグマ変換器は、負の最大電圧と正の最大電圧との間のレンジを有する出力を提供する。センサが変換器に直接、接続された場合、ミスマッチが生じ、センサ用途ではデルタ・シグマ変換器の高分解能の半分が失われる。
【0005】
この分解能の損失を克服するために、センサ出力とデルタ・シグマ変換器入力との間に増幅器およびオフセット回路のようなアナログ調整回路を採用するのが通常である。しかしながら、測定値に付随するノイズや温度ドリフトを伴う調整回路は、センサ用途のデルタ・シグマ変換器の高精度に悪影響を及ぼす。その上、工業プロセス制御送信機では制限された量の電力だけを利用でき、調整回路で消費される電力は、他の目的で送信機に利用できる電力を減少させる。したがって、アナログ増幅およびオフセット回路の誤差なしにデルタ・シグマ変換器のフルレンジを実質的に利用するため、高レベル入力レンジを有するデルタ・シグマ変換器に直接結合できる低レベルまたは低オフセットアナログ出力を有するアナログセンサを許容する方法および回路が必要とされる。
【0006】
【課題を解決するための手段】
発明の概要
デルタ・シグマ変換器は、積分器回路に接続されて積分器のアナログ入力レンジをセンサのアナログ出力レンジへマッピングするマッピング回路を含む。
【0007】
特に、積分器回路は、アナログ入力レンジを有し、積分器出力をコントローラへ供給してデジタル出力を発生させる。デジタル出力は、アナログ入力レンジを表すデジタル出力レンジ内にある。センサ入力回路は、アナログセンサ出力レンジを有するセンサを含む。マッピング回路は、積分器回路に接続され、コントローラからの制御信号に応答してアナログ入力レンジをアナログセンサレンジにマッピングする。
【0008】
好ましい実施形態において、積分器回路は、少なくとも二つの差動配置入力を有する。センサ入力回路は、センサコンデンサにそれぞれが接続された一対の電荷パケット発生器を含み、積分器回路入力に逆極性の電荷を供給する。マッピング入力回路は、それぞれがマッピングコンデンサを有し、センサの第1電荷パケット発生器から供給される電荷を変更して積分器アナログ入力レンジのスケールをセンサのアナログ出力レンジに調節するように構成された一対の電荷パケット発生器を含む。
他の実施形態では、基準回路が積分器入力のための基準電荷を提供する。
【0009】
【発明の実施の形態】
好ましい実施形態の詳細な説明
図1は、1又はそれ以上のプロセス変数22を監視し、感知されたプロセス変数を表す1又はそれ以上の出力26を発生するように構成されたプロセス変数送信機20のブロック図である。送信機出力26は、通信バス28を経由する遠距離送信用に形成される。送信機20は、化学、パルプ、石油、ガス、薬品、食品その他の流体プロセスプラントのような工業プロセスプラントにおいて、スラリ、液体、蒸気およびガス等の流体に関連するプロセス変数22を監視するように構成されたセンサ24を含む。監視される流体のプロセス変数は、圧力、歪み、温度、流量、レベル、pH、導電率、濁り、密度、濃度、化学成分および流体のその他の特性を含む。通信バス28は、送信機に電力供給する4−20mA電流ループ、またはコントローラ、制御システムもしくは読み出し装置(図示しない)に接続されるフィールドバス(FieldBus)結合、ハート(HART)プロトコル通信またはファイバ光学結合でよい。2線通信ループ28により電力供給される送信機では、爆発環境内の安全を提供するため、電力は、低レベルに維持されなければならない。低電力が採用される場合、デルタ・シグマ回路のようなエネルギを浪費しない回路が特に好ましい。
【0010】
送信機20は、デルタ・シグマ回路として知られているタイプのアナログ・デジタル変換器(A/D)変換回路30を含む。ここで使用されているように、デルタ・シグマ回路は、クロックドコントローラの制御下で積分器に対する交番極性平衡電流を発生する回路を意味する。デルタ・シグマA/D回路30は、監視されたプロセス変数を表すセンサ24からのアナログ信号VDCを受信するために接続された積分器入力36を有するデルタ・シグマ変調器48を含む。クロック34は、コントローラ32への周波数fsのクロック出力を発生する。コントローラ32は、変調器48に接続され、アナログ信号VDCをデジタル的に表す変換デジタル出力38を発生する。ある構成では、コントローラ32の出力38は、感知されたプロセス変数を数値N1(N1+N2)で表すような二つのパルス計数値N1およびN2を発生する。デルタ・シグマA/D変換器回路30の出力38は、デジタル信号を処理して通信バス28に適合する形式に整え、出力26から送信用信号を出力するデジタルプロセッサ46に接続される。ある適用においては、オフセット回路40および基準回路52が変調器48に接続され、センサ24からの信号のベースバンドからノイズ周波数をオフセットする。このようなオフセット回路および基準は、上述したガブーリ(Gaboury)の出願中に十分記述されている。
【0011】
図2は、上述したガブーリの出願中に記述されているデルタ・シグマ変調器の部分図である。変調器48は、積分器80と電荷パケット発生器82とからなる。上述のガブーリの出願で説明されているように、デルタ・シグマ変調器48は、複数の変調器段を含むことができ、各段は、積分器80および1ないしそれ以上の電荷パケット発生器82を含んでいる。各電荷パケット回路82は、モジュラー差動増幅器86の差動入力84に接続され、差動出力88が導出される。増幅器86の入力および出力は、相補的タイプの信号である。
【0012】
図2に示すように、電荷パケット発生器90および91は、センサ24のセンサコンデンサ94および96を充放電する。センサコンデンサ94および96は、それぞれプロセス変数に応答して、プロセスプラントの各位置でのプロセス変数を表す電荷を第1フェーズΦ1の間蓄積する。センサコンデンサは、例えばプラント内の2つの位置間のプロセス変数の差を測定するよう配置された差動コンデンサである。スイッチ98および102は、第1フェーズΦ1の間、センサコンデンサ94を正に充電し、センサコンデンサ96を負に充電するように動作する。スイッチ100および104は、第2フェーズΦ2の間、コンデンサ94および96の電荷を、積分器段80のそれぞれの入力に移送するように動作する。さらに、第2フェーズΦ2の間、コンデンサ94は、電位VPに充電され、コンデンサ96は、電位VNに充電される。その結果、次サイクルの第1フェーズΦ1の間(コンデンサ94および96がそれぞれVNおよびVPに充電されている間)、コンデンサ94および96は、各積分コンデンサ106および108並びに増幅器86の負および正の入力に電荷を移送する。特に、図3に示すように、フェーズΦ1およびΦ2は、充電サイクル60の相互排他的部分である。好ましくは、各フェーズΦ1およびΦ2は、次のフェーズが始まる前に終わる。
【0013】
電荷パケット発生器92は、スイッチ124を介して基準電源132の正基準電圧VRPに結合されるとともにスイッチ126を介して電源132の負基準電圧VRNに結合された基準コンデンサ120を含む。同様に、電荷パケット発生器93は、スイッチ128を介して正基準電圧VRPに結合されるとともに、スイッチ130を介して負基準電圧VRNに結合された基準コンデンサ122を含む。スイッチ124および128は、各サイクルの一方のフェーズの間導通するように動作され、スイッチ126および130は、各サイクルの他方のフェーズの間導通するように動作される。そして、これら対のスイッチの動作は、前サイクルの間の出力88における前出力yの正または負値に依存する。例えば、出力yが負の場合(y2)、スイッチ124および128は、第1フェーズΦ1の間導通し、スイッチ126および130は、第2フェーズΦ2の間導通する。逆に、出力yが正の場合(y1)、スイッチ124および128は、第2フェーズΦ2の間導通し、スイッチ126および130は第1フェーズΦ1の間導通する。コントローラ32(図1)は、増幅器86の出力によって動作して制御信号Φ1,Φ2,y1Φ1,y1Φ2 ,y2Φ1,y2Φ2を提供するスイッチコントローラ56を含む。
【0014】
したがって、第1フェーズΦ1の間、積分器80に移送される電荷は、QΦ 1=(VP−VN)CIN±(VRP−VRN)CREFであり、第2フェーズΦ1の間、積分器80に移送される電荷は、QΦ 2=(VN−VP)CIN±(VRN−VRP)CREFである。
【0015】
移送される全電荷は、QΦ 1およびQΦ 2の差を表す平衡電荷であり、QOUT=QΦ 1−QΦ 2=2(VP−VN)CIN±2(VRP−VRn)CREFで表される。ここで、CIN=C94=C96であり、CREF=C120=C122である。
【0016】
したがって、センサコンデンサ94および96によって移送される電荷の最大レンジが0と(VRP−VRN)CREFとの間にある場合、デルタ・シグマ変換器の出力は、0とVRPボルトの間に広がり、それは、変換器のフルレンジの半分にすぎない。図4に示された本発明は、電荷移送レンジを変換器のフルレンジまで広げる。
【0017】
図4に示すように、入力回路50は、コンデンサ90および92からなるセンサ24に接続され、積分器80の入力を提供する。電荷パケット発生器92および93並びにこれらに付随する基準コンデンサ120および122からなる基準回路52は、積分器80に接続される。マッピング回路58は、積分器80に対する入力を積分器80のフルレンジにマッピングする。積分器80の出力88は、制御信号Φ1,Φ2,y1Φ1,y1Φ2 ,y2Φ1,y2Φ2を入力回路50、基準回路52、マッピング回路58および積分器80に供給するスイッチコントローラ56を含むデルタ・シグマコントローラ32に供給する。
【0018】
図5は、図4のデルタ・シグマ変換器をより詳細に示す。図5に示されるように、マッピング回路58は、マッピングコンデンサ134および136並びにそれらを付随した電荷パケット発生器138および139を含む。電荷パケット発生器138は、マッピングコンデンサ134を、基準電圧源132の負基準電圧VRNおよび正基準電圧VRPにそれぞれ接続するスイッチ140および142を含む。同様に、電荷パケット発生器139は、マッピングコンデンサ136を電圧VRNおよびVRPにそれぞれ接続するスイッチ144および146を含む。スイッチ142および146は、各サイクルのフェーズΦ1の間、導通するように、また、スイッチ140および144は、各サイクルのフェーズΦ2の間、導通するように動作する。このように、電荷が増幅器86の出力88の信号の極性に依存する基準コンデンサ120および122とは違い、マッピングコンデンサ134および136は、各コンデンサ94および96とそれぞれ反対に充電され、それによって各コンデンサ94および96の電荷が差し引かれる。結果的に、積分器80に移送される電荷は、QOUT=2(VP−VN)CIN±2(VRP−VRN)CREF−2(VRP−VRN)COSで表される。ここで、CIN=C94=C96、CREF=C120=C122であり、CMAP=C134=C136である。
【0019】
基準コンデンサ120および122の容量値、マッピングコンデンサ134および136の容量値、並びに電圧源118および132の電圧値は、各コンデンサ120および122並びにマッピングコンデンサ134および136によって差動増幅器86に移送される電荷が、センサコンデンサ94および96のそれぞれによって移送される電荷の半分になるように選択される。都合のよいことに、これは、電圧源118を電圧源132と等しくし、基準コンデンサ120および122並びにマッピングコンデンサ134および136の容量を、各センサコンデンサ94および96の公称容量値のおおよそ半分に設定することにより実現される。こうして、各基準コンデンサおよびマッピングコンデンサは、各センサコンデンサの、期待容量値の半分の容量を備える。したがって、VRP=VPであり、VRN=VNであり、VRP=VP=−VRN=−VNであり、CMAP=CREF=CIN/2である。CMAPおよびCREFの両方がCIN/2と等しいので、電荷パケット発生器レンジの中間点は、デルタ・シグマ変換器の積分器段のために0ボルトに設定され、センサのレンジが−(VRP−VRN)と(VRP−VRN)との間で変換器フルレンジ全体に広がるように位置する。したがって、マッピング回路58は、積分器のアナログ出力レンジをセンサ40のアナログ出力レンジにスケールを合わせるように、入力回路50から積分器回路80への電荷の流れを調節する。さらに、電荷パケット発生器138および139は、センサ電荷パケット発生器90および91から供給される電荷とは極性が反対で電荷の値が半分である電荷を供給し、センサのための積分器80のアナログ入力レンジを変更する。結果的に、本発明は、アナログ増幅およびオフセット回路の使用や誤差を伴うことなく、デルタ・シグマ変換器のフルレンジを使用する。
【0020】
本発明を好ましい実施形態を参照して説明したが、当業者は本発明の精神や範囲を逸脱することなく形や詳細を変形できることを認識できるであろう。
【図面の簡単な説明】
【図1】本発明のデルタ・シグマ変換器を使用した工業プロセス制御送信機のブロック図である。
【図2】上述したガブーリの出願中に記載されたデルタ・シグマ変換器の部分回路図である。
【図3】デルタ・シグマ変換器内のスイッチ動作を示すタイミング図である。
【図4】本発明のセンサおよびデルタ・シグマ変換器のブロック図である。
【図5】図4に示したセンサおよびデルタ・シグマ変換器の部分回路図である。
【符号の説明】
24……センサ、30……デルタ・シグマA/D変換器、32……デルタ・シグマコントローラ、34……クロック、38……デジタル出力、50……入力回路、52……基準回路、58……マッピング回路、80……積分器
Claims (18)
- プロセス変数を表すデジタル信号を提供するデルタ・シグマ変換器において、
アナログ入力に対する入力レンジを有し、アナログ入力の積分出力を提供する積分器回路と、
前記積分器回路の積分出力に応答して出力レンジ内でデジタル出力を発生するコントローラであって、該コントローラは制御信号を供給し、前記積分器回路が前記制御信号に応答して該コントローラに積分出力を提供するよう構成されたコントローラと、
前記積分器回路に接続され、センサ出力レンジ内でアナログセンサ信号を出力するセンサを含むセンサ入力回路であって、該センサ入力回路は前記制御信号に応答して前記センサ出力レンジ内で平衡アナログセンサ信号を前記積分器回路に供給し、前記平衡アナログセンサ信号がプロセス変数を表すように構成されたセンサ入力回路と、
前記積分器回路に接続され、前記制御信号に応答し、前記センサ入力回路から積分器回路への電荷の流れを調節して前記積分器回路の前記入力レンジを前記センサ出力レンジにスケールを合わせるマッピング回路とを具備したデルタ・シグマ変換器。 - 前記マッピング回路が前記積分器回路の前記入力レンジを変更する請求項1記載のデルタ・シグマ変換器。
- 前記積分器回路に接続され、前記制御信号に応答して平衡基準信号を提供する基準回路をさらに含む請求項1記載のデルタ・シグマ変換器。
- 前記積分器回路が少なくとも二つの差動配置入力を有するとともに、前記センサがプロセス変数に応答する少なくとも二つのセンサコンデンサからなり、前記センサ入力回路が、前記積分器回路入力の各一つに逆極性の電荷を供給するように構成された各センサコンデンサに接続された第1電荷パケット発生器を含み、前記マッピング入力回路が少なくとも二つのマッピングコンデンサおよび該マッピングコンデンサの各々に接続された第2電荷パケット発生器を含み、前記第2電荷パケット発生器が第1電荷パケット発生器に関して、該第1電荷パケット発生器によって前記各積分回路入力に供給された電荷を低減するよう構成された請求項1記載のデルタ・シグマ変換器。
- 各第2電荷パケット発生器が、各第1電荷パケット発生器によって供給される電荷とは逆極性でそのおおよそ半分である電荷を各積分器入力へ供給するように構成された請求項4記載のデルタ・シグマ変換器。
- 前記第1および第2電荷パケット発生器が一つの供給電圧によって動作され、各マッピングコンデンサが各センサコンデンサの公称容量値の半分の容量を有している請求項4記載のデルタ・シグマ変換器。
- 前記積分器回路に接続され、前記制御信号に応答して平衡基準信号を供給する基準回路をさらに含む請求項4記載のデルタ・シグマ変換器。
- 前記基準回路が少なくとも二つの基準コンデンサおよび該各基準コンデンサに接続された第3電荷パケット発生器を含み、該第3電荷パケット発生器が第1電荷パケット発生器に関し、前記第1電荷パケット発生器によって前記各積分器回路入力に供給された電荷を変更するように構成された請求項7記載のデルタ・シグマ変換器。
- 前記コントローラが、前記第1電荷パケット発生器によって前記積分器回路入力に供給される電荷を前記積分器出力に基づいて選択的に増減させるように前記第3電荷パケット発生器を動作させるための電荷パケット発生器コントローラをさらに含む請求項8記載のデルタ・シグマ変換器。
- 各第2電荷パケット発生器が、前記第1電荷パケット発生器によって供給される電荷とは逆極性でそのおおよそ半分の電荷をそれぞれの積分器入力へ供給するように構成され、かつ各第3電荷パケット発生器が、各第1電荷パケット発生器によって供給される電荷のおおよそ半分の電荷を各積分器入力へ供給するように構成された請求項9記載のデルタ・シグマ変換器。
- 前記第1、第2および第3電荷パケット発生器が一1つの供給電圧で動作され、各マッピングコンデンサおよび各基準コンデンサが各センサコンデンサの公称容量値の半分の容量を有している請求項9記載のデルタ・シグマ変換器。
- 2線通信リンクによって中央ステーションに接続されるよう構成された工業プロセス制御送信機において、
制御信号に応答してセンサ出力レンジ内でプロセス変数を表す平衡アナログセンサ信号を提供するセンサを含むセンサ入力回路と、
アナログ信号に対する入力レンジを有し、前記センサ入力回路に接続され、前記制御信号に応答してプロセス変数を表す積分出力を提供する積分器回路と、
前記積分器の積分出力に応答して出力レンジ内でデジタル信号を出力するコントローラであって、該コントローラは制御信号を提供するよう構成されたコントローラと、
前記積分器回路に接続され、前記制御信号に応答し、前記センサ入力回路から積分器回路への電荷の流れを調節して前記積分器回路の前記入力レンジを前記センサ出力レンジにスケールを合わせるようにマッピングするマッピング回路と、
プロセッサおよび通信リンクに接続され、該プロセッサから中央ステーションに情報を送信するトランシーバとを具備した工業プロセス制御送信機。 - 前記積分器回路に接続され、前記制御信号に応答して平衡基準信号を提供する基準回路をさらに含む請求項12記載の工業プロセス制御送信機。
- 前記積分器回路が少なくとも二つの差動配置入力を有するとともに、前記センサがプロセス変数に応答する少なくとも二つのセンサコンデンサからなり、前記センサ入力回路が、前記積分器回路入力の各一つに逆極性の電荷を供給するように構成された各コンデンサに接続された第1電荷パケット発生器を含み、前記マッピング入力回路が、少なくとも二つのマッピングコンデンサおよび該マッピングコンデンサの各々に接続された第2電荷パケット発生器を含み、該第2電荷パケット発生器が前記第1電荷パケット発生器に関して、該第1電荷パケット発生器によって前記各積分器回路入力へ供給された電荷を低減するように構成された請求項12記載の工業プロセス制御送信機。
- 第2電荷パケット発生器の各々が、前記各第1電荷パケット発生器によって供給される電荷と逆極性でそのおおよそ半分の電荷を各積分器入力へ供給するように構成された請求項14記載の工業プロセス制御送信機。
- 前記第1および第2電荷パケット発生器が一つの供給電圧で動作され、各マッピングコンデンサが各センサコンデンサの公称容量値の半分の容量を有している請求項14記載の工業プロセス制御送信機。
- 前記積分器回路に接続され、前記制御信号に応答して平衡基準信号を供給する基準回路をさらに含む請求項14記載の工業プロセス制御送信機。
- 前記基準回路が少なくとも二つの基準コンデンサおよび各基準コンデンサに接続された第3電荷パケット発生器を含み、該第3電荷パケット発生器が第1電荷パケット発生器に関し、前記第1電荷パケット発生器によって前記各積分器回路入力に供給された電荷を変更するように構成された請求項17記載の工業プロセス制御送信機。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US09/808,516 US6452521B1 (en) | 2001-03-14 | 2001-03-14 | Mapping a delta-sigma converter range to a sensor range |
US09/808516 | 2001-03-14 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002353817A JP2002353817A (ja) | 2002-12-06 |
JP3917441B2 true JP3917441B2 (ja) | 2007-05-23 |
Family
ID=25199005
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002070247A Expired - Fee Related JP3917441B2 (ja) | 2001-03-14 | 2002-03-14 | センサレンジに対するデルタ・シグマ変換器レンジのマッピング方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US6452521B1 (ja) |
JP (1) | JP3917441B2 (ja) |
DE (1) | DE10211374B4 (ja) |
Families Citing this family (49)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2003055195A2 (en) * | 2001-12-18 | 2003-07-03 | Globespan Virata Incorporated | System and method for rate enhanced shdsl |
US7038607B2 (en) * | 2003-08-19 | 2006-05-02 | Broadcom Corporation | Modulation circuit having improved performance in the audio band |
US6873277B1 (en) * | 2003-09-19 | 2005-03-29 | Rosemount, Inc. | Multi-phase measurement system with synchronized sigma delta converters |
US7593483B2 (en) * | 2004-05-07 | 2009-09-22 | Broadcom Corporation | Nonlinear mapping in digital-to-analog and analog-to-digital converters |
US6970126B1 (en) * | 2004-06-25 | 2005-11-29 | Analog Devices, Inc. | Variable capacitance switched capacitor input system and method |
DE102005038875A1 (de) * | 2005-05-25 | 2006-11-30 | Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. | Kapazitätsmessschaltung |
US7319421B2 (en) * | 2006-01-26 | 2008-01-15 | Emerson Process Management | Foldback free capacitance-to-digital modulator |
US8076920B1 (en) | 2007-03-12 | 2011-12-13 | Cirrus Logic, Inc. | Switching power converter and control system |
US7667408B2 (en) * | 2007-03-12 | 2010-02-23 | Cirrus Logic, Inc. | Lighting system with lighting dimmer output mapping |
US8018171B1 (en) | 2007-03-12 | 2011-09-13 | Cirrus Logic, Inc. | Multi-function duty cycle modifier |
US8174204B2 (en) | 2007-03-12 | 2012-05-08 | Cirrus Logic, Inc. | Lighting system with power factor correction control data determined from a phase modulated signal |
US7554473B2 (en) * | 2007-05-02 | 2009-06-30 | Cirrus Logic, Inc. | Control system using a nonlinear delta-sigma modulator with nonlinear process modeling |
US8102127B2 (en) | 2007-06-24 | 2012-01-24 | Cirrus Logic, Inc. | Hybrid gas discharge lamp-LED lighting system |
US7804697B2 (en) * | 2007-12-11 | 2010-09-28 | Cirrus Logic, Inc. | History-independent noise-immune modulated transformer-coupled gate control signaling method and apparatus |
US8576589B2 (en) | 2008-01-30 | 2013-11-05 | Cirrus Logic, Inc. | Switch state controller with a sense current generated operating voltage |
US8008898B2 (en) | 2008-01-30 | 2011-08-30 | Cirrus Logic, Inc. | Switching regulator with boosted auxiliary winding supply |
US7755525B2 (en) * | 2008-01-30 | 2010-07-13 | Cirrus Logic, Inc. | Delta sigma modulator with unavailable output values |
US8022683B2 (en) | 2008-01-30 | 2011-09-20 | Cirrus Logic, Inc. | Powering a power supply integrated circuit with sense current |
US7759881B1 (en) | 2008-03-31 | 2010-07-20 | Cirrus Logic, Inc. | LED lighting system with a multiple mode current control dimming strategy |
US8008902B2 (en) | 2008-06-25 | 2011-08-30 | Cirrus Logic, Inc. | Hysteretic buck converter having dynamic thresholds |
US8212491B2 (en) | 2008-07-25 | 2012-07-03 | Cirrus Logic, Inc. | Switching power converter control with triac-based leading edge dimmer compatibility |
US8344707B2 (en) | 2008-07-25 | 2013-01-01 | Cirrus Logic, Inc. | Current sensing in a switching power converter |
US8330434B2 (en) | 2008-07-25 | 2012-12-11 | Cirrus Logic, Inc. | Power supply that determines energy consumption and outputs a signal indicative of energy consumption |
US8487546B2 (en) * | 2008-08-29 | 2013-07-16 | Cirrus Logic, Inc. | LED lighting system with accurate current control |
US8179110B2 (en) | 2008-09-30 | 2012-05-15 | Cirrus Logic Inc. | Adjustable constant current source with continuous conduction mode (“CCM”) and discontinuous conduction mode (“DCM”) operation |
US8222872B1 (en) | 2008-09-30 | 2012-07-17 | Cirrus Logic, Inc. | Switching power converter with selectable mode auxiliary power supply |
TWI381173B (zh) * | 2008-10-29 | 2013-01-01 | Raydium Semiconductor Corp | 電容量測電路及其電容量測方法 |
US8288954B2 (en) * | 2008-12-07 | 2012-10-16 | Cirrus Logic, Inc. | Primary-side based control of secondary-side current for a transformer |
US8299722B2 (en) | 2008-12-12 | 2012-10-30 | Cirrus Logic, Inc. | Time division light output sensing and brightness adjustment for different spectra of light emitting diodes |
US8362707B2 (en) * | 2008-12-12 | 2013-01-29 | Cirrus Logic, Inc. | Light emitting diode based lighting system with time division ambient light feedback response |
US7994863B2 (en) * | 2008-12-31 | 2011-08-09 | Cirrus Logic, Inc. | Electronic system having common mode voltage range enhancement |
WO2010081136A1 (en) * | 2009-01-12 | 2010-07-15 | Zentrum Mikroelektronik Dresden Ag | Wide range charge balancing capacitive-to-digital converter |
US7821437B1 (en) * | 2009-04-08 | 2010-10-26 | Rosemount Inc. | Line noise analysis and detection and measurement error reduction |
US8482223B2 (en) | 2009-04-30 | 2013-07-09 | Cirrus Logic, Inc. | Calibration of lamps |
US8212493B2 (en) | 2009-06-30 | 2012-07-03 | Cirrus Logic, Inc. | Low energy transfer mode for auxiliary power supply operation in a cascaded switching power converter |
US8198874B2 (en) | 2009-06-30 | 2012-06-12 | Cirrus Logic, Inc. | Switching power converter with current sensing transformer auxiliary power supply |
US8963535B1 (en) | 2009-06-30 | 2015-02-24 | Cirrus Logic, Inc. | Switch controlled current sensing using a hall effect sensor |
US8248145B2 (en) | 2009-06-30 | 2012-08-21 | Cirrus Logic, Inc. | Cascode configured switching using at least one low breakdown voltage internal, integrated circuit switch to control at least one high breakdown voltage external switch |
US9155174B2 (en) | 2009-09-30 | 2015-10-06 | Cirrus Logic, Inc. | Phase control dimming compatible lighting systems |
US8654483B2 (en) * | 2009-11-09 | 2014-02-18 | Cirrus Logic, Inc. | Power system having voltage-based monitoring for over current protection |
DE102010039272B3 (de) * | 2010-08-12 | 2011-12-08 | Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. | Kapazitätsmessschaltung, Sensorsystem und Verfahren zum Messen einer Kapazität unter Verwendung eines sinusförmigen Spannungssignals |
US8378872B2 (en) | 2011-03-31 | 2013-02-19 | Rosemount Inc. | Dynamically adjusted A/D resolution |
JP5836020B2 (ja) * | 2011-09-02 | 2015-12-24 | スパンション エルエルシー | A/d変換器 |
US9329722B2 (en) * | 2012-03-06 | 2016-05-03 | Egalax—Empia Technology Inc. | Capacitive touch system and method with auto-calibration |
US20130331961A1 (en) * | 2012-06-11 | 2013-12-12 | General Electric Company | Data exchange system providing flexible and robust handling of units of measure |
US9628104B2 (en) * | 2015-03-13 | 2017-04-18 | Rosemount Inc. | High resolution sigma delta modulator for capacitance sensor terminal displacement measurement |
US9859887B2 (en) | 2015-12-04 | 2018-01-02 | National Chiao Tung University | Impedance-to-digital converter, impedance-to-digital converting device, and method for adjustment of impedance-to-digital converting device |
CN106840216A (zh) | 2015-12-04 | 2017-06-13 | 财团法人交大思源基金会 | 阻抗至数字转换器、阻抗至数字转换装置及方法 |
CN110411987B (zh) * | 2019-08-30 | 2022-03-04 | 北京智芯微电子科技有限公司 | Sf6气体传感器的信号处理系统及信号处理方法 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0631395B1 (fr) * | 1993-06-28 | 1999-03-24 | CSEM Centre Suisse d'Electronique et de Microtechnique SA | Circuit de traitement de signaux comportant un étage d'entrée à gain variable |
US6140952A (en) | 1997-12-26 | 2000-10-31 | Rosemount Inc. | Delta sigma circuit with pulse width modulated offset |
US6111529A (en) * | 1998-09-30 | 2000-08-29 | Cirrus Logic, Inc. | Accurate gain calibration of analog to digital converters |
DE10190655D2 (de) * | 2000-02-25 | 2003-01-30 | Sensirion Ag Zuerich | Sensor und Sigma-Delta-Konverter |
-
2001
- 2001-03-14 US US09/808,516 patent/US6452521B1/en not_active Expired - Lifetime
-
2002
- 2002-03-14 JP JP2002070247A patent/JP3917441B2/ja not_active Expired - Fee Related
- 2002-03-14 DE DE10211374.2A patent/DE10211374B4/de not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2002353817A (ja) | 2002-12-06 |
DE10211374A1 (de) | 2002-09-26 |
US6452521B1 (en) | 2002-09-17 |
DE10211374B4 (de) | 2015-02-12 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3917441B2 (ja) | センサレンジに対するデルタ・シグマ変換器レンジのマッピング方法 | |
JP4679820B2 (ja) | ブリッジ・コンデンサ・センサ測定回路 | |
US7236113B1 (en) | Capacitance-to-digital modulator with sensor failure-mode detection | |
US6140952A (en) | Delta sigma circuit with pulse width modulated offset | |
US6516672B2 (en) | Sigma-delta analog to digital converter for capacitive pressure sensor and process transmitter | |
JP5173115B2 (ja) | 診断自己検査モードを有するフィールド送信機 | |
JP4392059B2 (ja) | プロセス制御伝送器 | |
US6005500A (en) | Transmitter with improved analog to digital converter | |
US6509746B1 (en) | Excitation circuit for compensated capacitor industrial process control transmitters | |
US20070171107A1 (en) | Capacitance-to-digital interface circuit for differential pressure sensor | |
EP1307792A2 (en) | Multiple die industrial process control transmitter | |
US6684711B2 (en) | Three-phase excitation circuit for compensated capacitor industrial process control transmitters | |
US7319421B2 (en) | Foldback free capacitance-to-digital modulator | |
EP2972109B1 (en) | Process measurement system with variable amplitude sensor excitation | |
JP4664297B2 (ja) | 同期したシグマ−デルタ変換器を用いたマルチ相計測システム | |
WO2013180846A1 (en) | Process variable transmitter system with analog communication | |
SU1278621A1 (ru) | Цифровой измеритель температуры | |
JPH0627159A (ja) | 電子式消費電力カウンタ |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050201 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060912 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060920 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061213 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070117 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070208 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 3917441 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100216 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110216 Year of fee payment: 4 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120216 Year of fee payment: 5 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130216 Year of fee payment: 6 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130216 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140216 Year of fee payment: 7 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |