JP2002343876A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】 【課題】 半導体集積回路において電流変化により発生
する不要輻射等を低減できるとともに、商品コストの抑
制を可能とする。 【解決手段】 遅延バッファ１５−１〜１５−３におい
て、発振セル１２から送られてきた基本動作クロックに
もとづき、この基本動作クロックより微少な時間遅延し
た遅延クロックが生成され、クロック出力端子１６−１
〜１６−３へ送られる。外部接続されたＥＭＩ対策部品
２０を介してクロック入力端子１７−１〜１７−３で入
力されたクロックと、内部から送られてきた遅延クロッ
クとのいずれか一方がセレクタ１８−１〜１８−３で選
択され、機能ブロック１９−１〜１９−３へ供給され
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、基本動作クロック
又は外部クロックを供給して、複数の機能ブロックにお
ける動作処理の同期をとる半導体集積回路に関する。

【０００２】

【従来の技術】半導体集積回路の有する複数の機能ブロ
ックは、この半導体集積回路の内部で生成されたクロッ
ク（基本動作クロック）又は外部から入力されたクロッ
ク（外部クロック）の供給を受けることで、各機能ブロ
ックの動作の同期が図られている。この複数の機能ブロ
ックに対して基本動作クロックを供給するための半導体
集積回路内部の構成を図５に示す。

【０００３】同図に示すように、半導体集積回路１００
においては、振動子・発振器等１１０及び発振セル１２
０で生成された基本動作クロックが、クロックドライバ
１３０を介して各機能ブロック１４０−１〜１４０−ｎ
へ供給される。そして、クロックドライバ１３０と各機
能ブロック１４０−１〜１４０−ｎとの間には、各機能
ブロック１４０−１〜１４０−ｎ間で同期化を図るため
の同期バッファ１５０−１〜１５０−ｎが、各機能ブロ
ック１４０−１〜１４０−ｎごとに設けられている。

【０００４】ところで、半導体集積回路は、用途にもと
づき、汎用ＩＣと特定用途向けＩＣ（ＡＳＩＣ）とに分
類される。そして、近年のＡＳＩＣ（Ａｐｐｌｉｃａｔ
ｉｏｎ Ｓｐｅｃｉｆｉｃ ＩＣ）の開発においては、
Ｖｅｒｉｌｏｇ−ＨＤＬ（Ｖｅｒｉｌｏｇ−Ｈａｒｄｗ
ｅｒｅ Ｄｅｓｃｒｉｐｔｉｏｎ Ｌａｎｇｕａｇｅ）
に代表されるハードウェア記述言語を用いて回路を記述
し、それをコンパイルして実際の回路に変換するといっ
た処理が行われている。

【０００５】このハードウェア記述言語を用いた回路記
述は、同期回路で設計することが基本思想である。した
がって、たとえば、ＡＳＩＣ内のフリップフロップで構
成される回路のすべてについては、内部で生成された基
本動作クロックにもとづいて同期をとりながら動作を行
うことになる。

【０００６】

【発明が解決しようとする課題】しかしながら、従来の
半導体集積回路、たとえばＡＳＩＣにおいては、大部分
のセルが、基本動作クロックにもとづき同時にスイッチ
ングを行うため、この動作にもとづくＡＳＩＣ内の消費
電流が、急峻な電流パルスとして、基本動作クロックで
定義される時間間隔で発生していた。

【０００７】そして、この電流パルスの急峻な変化が、
チップからの不要輻射（放射ノイズ）、あるいは基板の
配線パターンやケーブル等からのコモンモードノイズな
どを引き起こしていた。すなわち、半導体集積回路内の
電流の変化を原因として、ＥＭＩ（Ｅｌｅｃｔｒｏｍａ
ｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ）が生じてい
た。

【０００８】このＥＭＩに対する従来の対策手法として
は、ケーブルへのフェライトコアの装着、及び信号ライ
ンへのフェライトビーズの追加等がある。ところが、こ
れらを半導体集積回路に接続することにより、商品コス
トが高くなっていた。本発明は、上記の問題を解決すべ
くなされたものであり、電流変化により発生する不要輻
射等を低減できるとともに、商品コストの抑制を可能と
する半導体集積回路の提供を目的とする。

【０００９】

【課題を解決するための手段】この目的を達成するた
め、本発明の請求項１記載の半導体集積回路は、基本動
作クロック及び／又は外部クロックにより同期をとる複
数の機能ブロックを有する半導体集積回路であって、基
本動作クロックを入力し、この基本動作クロックより微
少な時間だけ遅延した遅延クロックを生成して、機能ブ
ロックへ供給する遅延クロック生成部を複数有した構成
としてある。

【００１０】半導体集積回路をこのような構成とする
と、遅延クロック生成部、たとえば遅延バッファを用い
て、ＡＳＩＣ内で使用する基本動作クロックに対し時間
をわずかにずらしたクロックが複数用意されるため、こ
の半導体集積回路が動作する際の急峻な電流パルスが分
散される。そして、この分散された電流パルスの電流値
は、分散されない電流パルスの電流値に比べて非常に低
くなる。したがって、不要輻射の低減を図ることができ
る。

【００１１】さらに、従来のＥＭＩ対策部品を使用せず
とも、不要輻射等の低減を図ることができるため、半導
体集積回路を用いた商品のコストを抑えることができ
る。なお、本発明の遅延クロック生成部を設けた半導体
集積回路において、従来の不要輻射防止対策、たとえば
ＥＭＩ対策部品の使用及び基板のパターン長の調整によ
る遅延量の調整を講ずることは可能である。

【００１２】また、請求項２記載の半導体集積回路は、
遅延クロック又は外部クロックのいずれか一方を選択
し、この選択した遅延クロック又は外部クロックを入力
して機能ブロックへ供給する選択制御部を有した構成と
してある。半導体集積回路をこのような構成とすれば、
機能ブロックに対し、適したクロックを選択して供給す
ることができる。

【００１３】さらに、セレクタがクロックの選択機能を
有することにより、たとえば、各機能ブロックに対して
遅延クロックをソースとした場合において、機器の構
造、アース等の環境変化により、十分な効果が得られな
いときには、再入力された遅延クロックをソースとして
選択することができる。したがって、この選択により、
ＥＭＩ対策部品が挿入された経路を経て遅延クロックが
再入力されるため、ＥＭＩ対策を図ることができる。

【００１４】また、請求項３記載の半導体集積回路は、
選択制御部が、動作しない機能ブロックに対しては遅延
クロック及び外部クロックの供給を停止するとともに、
動作する機能ブロックに対し外部クロックを選択して供
給するときは、遅延クロックの供給を停止する構成とし
てある。半導体集積回路をこのような構成とすると、必
要最小限のクロックを効率的に供給できるため、使用さ
れないクロックにもとづく不要輻射の発生をなくすこと
ができる。

【００１５】また、請求項４記載の半導体集積回路は、
遅延クロックを外部へ出力するクロック出力部を有し、
選択制御部が、複数の機能ブロックのすべてに対して、
基本動作クロック又は遅延クロックを供給するときに、
出力部における遅延クロックの出力を停止させる構成と
してある。

【００１６】半導体集積回路をこのような構成とすれ
ば、機能ブロックへのクロックの供給は確保しながら、
出力部から外部出力されたクロックにもとづく不要輻射
の発生をなくすことができる。さらに、出力部における
遅延クロックの出力・停止を制御可能とする構成とする
ことで、出力部から出力され再度チップ内に入力された
遅延クロックと、基本動作クロックとを自由に選択・調
整することができる。

【００１７】

【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照して説明する。まず、本発明の半導体集
積回路の実施形態について、図１を参照して説明する。
同図は、本実施形態の半導体集積回路の内部構成を示す
構成図である。

【００１８】同図に示すように、半導体集積回路１０
は、振動子・発振器等１１と、発振セル１２と、クロッ
クドライバ１３と、ＭＰＵ Ｉ／Ｆ１４と、遅延バッフ
ァ１５−１〜１５−３と、遅延クロック出力端子１６−
１〜１６−３と、クロック入力端子１７−１〜１７−３
と、セレクタ１８−１〜１８−３と、機能ブロック１９
−１〜１９−３とを有している。

【００１９】ここで、振動子・発振器等１１は、半導体
集積回路１０の外部に設けられ、発振セル１２へ発振パ
ルスのクロック源を供給する。発振セル１２は、発振器
・振動子等１１からのクロック源にもとづき基本動作ク
ロック（システムクロック）を生成する。クロックドラ
イバ１３は、発振セル１２からの基本動作クロックをＭ
ＰＵ Ｉ／Ｆ１４及び遅延バッファ１５−１〜１５−３
へ供給する。

【００２０】ＭＰＵ Ｉ／Ｆ１４は、図示しないＭＰＵ
（Ｍｉｃｒｏ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ）に接
続されているインタフェースである。このＭＰＵ Ｉ／
Ｆ１４は、クロックドライバ１３からの基本動作クロッ
クを入力する。

【００２１】このＭＰＵ Ｉ／Ｆ１４が、遅延クロック
ではなく、遅延の含まれない基本動作クロックを入力す
るのは、ＭＰＵ Ｉ／Ｆ１４等がシステムの根幹をなす
部分であること、及び、ＭＰＵ Ｉ／Ｆに限っては、タ
イミングマージンおよび静的タイミング解析ツール（Ｓ
ＴＡ）を用いて検証を行うため、そのタイミングマージ
ンを十分にとる必要があることをその理由とする。な
お、その他の機能ブロック等においては、動作の指示の
みを与えるものに関し、タイミング的にマージンをとる
か、あるいは意識する必要がないため、ＭＰＵ Ｉ／Ｆ
１４とは別系統のクロックを入力する。

【００２２】遅延バッファ１５−１〜１５−３（遅延ク
ロック生成部）は、基本動作クロックを微少な時間だけ
遅延させて遅延クロック（遅延付き内部クロック）を生
成する。この遅延バッファ１５−１〜１５−３は、複数
設けられる。このため、各機能ブロック１９−１〜１９
−３ごとに異なった時間のずれを有する遅延クロックを
供給できる。そして、基本動作クロックにもとづき微少
時間ずれた遅延クロックが複数生成されるため、半導体
集積回路１０における電流変化のスペクトラムが拡散さ
れる。さらに、遅延クロックの電流値は、基本動作クロ
ックの電流値よりも小さくなる。したがって、遅延クロ
ックにもとづき発生する不要輻射を軽減できる。

【００２３】クロック出力端子１６−１〜１６−３（ク
ロック出力部）は、遅延バッファ１５−１〜１５−３で
生成された遅延クロックを必要に応じて外部出力する。
また、クロック入力端子１７−１〜１７−３は、外部か
ら供給されるクロック（外部クロック）を入力する。

【００２４】なお、クロック出力端子１６−１〜１６−
３とクロック入力端子１７−１〜１７−３とは、図２に
示すように、抵抗やフェライトビーズ等に代表されるＥ
ＭＩ対策部品２０を介して接続することができる。この
場合、クロック入力端子１７−１〜１７−３には、クロ
ック出力端子１６−１〜１６−３からの遅延クロックの
中から最適な遅延を有する遅延クロックが選択され入力
される。

【００２５】クロック出力端子１６−１〜１６−３とク
ロック入力端子１７−１〜１７−３とを、ＥＭＩ対策部
品２０を介して接続することにより、遅延クロックにも
とづく不要輻射を低減でき、かつ、再入力されたクロッ
クを機能ブロックへ供給して動作の同期を図ることがで
きる。

【００２６】セレクタ１８−１〜１８−３（選択制御
部）は、クロック入力端子１７−１〜１７−３からの外
部クロック又は遅延バッファ１５−１〜１５−３からの
遅延クロックのいずれか一方を選択して機能ブロック１
９−１〜１９−３へ供給する。このような選択をセレク
タ１８−１〜１８−３に行わせることで、機能ブロック
１９−１〜１９−３に対し、適したクロックを選択して
供給することができる。

【００２７】また、セレクタ１８−１〜１８−３がクロ
ックの選択機能を有することにより、たとえば、各機能
ブロックに対して遅延クロックをソースとした場合にお
いて、機器の構造、アース等の環境変化により、十分な
効果が得られないときには、再入力された遅延クロック
をソースとして選択することができる。したがって、こ
の選択により、ＥＭＩ対策部品が挿入された経路を経て
遅延クロックが再入力されるため、ＥＭＩ対策を図るこ
とができる。なお、この場合、必要とする遅延量に応じ
てＥＭＩ対策部品を選定できる。

【００２８】さらに、セレクタ１８−１〜１８−３は、
動作しない機能ブロックに対しては遅延クロック及び外
部クロックの供給を停止するとともに、動作する機能ブ
ロックに対し外部クロックを選択して供給するときは、
遅延クロックの供給を停止することができる。このセレ
クタ１８−１〜１８−３がクロックの供給停止機能を有
することで、必要最小限のクロックが効率的に供給され
るため、使用されないクロックにもとづく不要輻射の発
生をなくすことができる。

【００２９】また、セレクタ１８−１〜１８−３は、複
数の機能ブロックのすべてに対して、基本動作クロック
又は遅延クロックを供給するときに、クロック出力端子
１６−１〜１６−３における遅延クロックの出力を停止
させることができる。このような出力停止機能をセレク
タ１８−１〜１８−３が有することで、機能ブロックへ
のクロックの供給は確保しながら、クロック出力端子１
６−１〜１６−３から外部出力されたクロックにもとづ
く不要輻射の発生をなくすことができる。

【００３０】そして、クロック出力端子１６−１〜１６
−３における遅延クロックの出力・停止を制御可能な構
成とすることで、セレクタ１８−１〜１８−３は、クロ
ック出力端子１６−１〜１６−３から出力され再度チッ
プ内に入力された遅延クロックと、基本動作クロックと
を自由に選択・調整することができる。なお、各セレク
タ１８−１〜１８−３は、機能ブロック１９−１〜１９
−３の動作内容に応じて、それぞれ異なるクロックを選
択することもできる。

【００３１】機能ブロック１９−１〜１９−３は、半導
体集積回路１０の有する各機能を示す。機能ブロック１
９−１〜１９−３へ供給されるクロックは、コンパイラ
によって、適宜バッファが挿入される。このため、各機
能ブロック１９−１〜１９−３に入力されるクロックの
タイミングは、半導体集積回路１０内の配線遅延も含め
て同期が図られている。

【００３２】なお、遅延バッファ１５−１〜１５−３、
クロック出力端子１６−１〜１６−３、クロック入力端
子１７−１〜１７−３、セレクタ１８−１〜１８−３及
び機能ブロック１９−１〜１９−３は、図１において
は、それぞれ三つずつ設けてあるが、三つに限るもので
はなく、二つ又は四つ以上設けることもできる。

【００３３】次に、本発明の半導体集積回路において機
能ブロックへ遅延クロックを供給する動作について、図
１を参照して説明する。振動子・発振器等１１からのク
ロック源にもとづき発振セル１２で生成された基本動作
クロックが、クロックドライバ１３を介して、ＭＰＵ
Ｉ／Ｆ１４及び遅延バッファ１５−１〜１５−３へ送ら
れる。

【００３４】遅延バッファ１５−１〜１５−３におい
て、入力された基本動作クロックより微少な時間遅延し
た遅延クロックが生成され、クロック出力端子１６−１
〜１６−３及びセレクタ１８−１〜１８−３へ送られ
る。クロック入力端子１７−１〜１７−３において、ク
ロック出力端子１６−１〜１６−３に接続されている場
合は、このクロック出力端子１６−１〜１６−３から遅
延クロックが、またクロック出力端子１６−１〜１６−
３に接続されていない場合は、外部クロックが入力され
る。

【００３５】セレクタ１８−１〜１８−３において、遅
延バッファ１５−１〜１５−３からの遅延クロックと、
クロック入力端子１７−１〜１７−３からのクロック
（外部クロック又は外部のＥＭＩ対策部品２０を通過し
た遅延クロック）とのいずれかが選択され、機能ブロッ
ク１９−１〜１９−３へ供給される。

【００３６】また、セレクタ１８−１〜１８−３におい
て、各機能ブロックに入力されるクロックのタイミング
が、半導体集積回路内の配線遅延も含めて図られる。機
能ブロック１９−１〜１９−３において、セレクタ１８
−１〜１８−３から供給された遅延クロック又は外部ク
ロックにもとづき、動作処理の同期が図られる。

【００３７】次に、半導体集積回路内における消費電流
の変化について、図３及び図４を参照して説明する。図
３は、従来の半導体集積回路において、図４は本発明の
半導体集積回路においてそれぞれの消費電流の変化を示
すグラフである。

【００３８】従来の半導体集積回路においては、各機能
ブロックが、すべて同一のクロック（基本動作クロッ
ク）によって動作している。このため、図３に示すよう
に、半導体集積回路の消費電流は、その基本動作クロッ
クの周期により急峻な電流パルスが発生することにな
る。

【００３９】一方、本発明の半導体集積回路において
は、各機能ブロックには遅延クロックが供給される。そ
して、各セレクタ１８−１〜１８−３において、接続さ
れた機能ブロックに必要な遅延クロックが選択される。
このため、電流パルスは、図４に示すように、そのクロ
ックの系統数だけ現れる。

【００４０】なお、各クロック系における動作素子数
は、チップ全体の数分の一という規模となる。したがっ
て、その電流パルスそのものの絶対値は非常に低くな
る。また、機能ブロックとしては、たとえば、プリンタ
の場合、ポリゴンモータクロック等のカウンタが考えら
れる。

【００４１】

【発明の効果】以上のように、本発明によれば、複数の
遅延クロック生成部において、基本動作クロックから微
少な時間だけ遅延した遅延クロックが複数生成され、各
機能ブロックへ供給されるため、遅延クロックにもとづ
く電流変化のスペクトラムが拡散され、かつ、拡散され
た電流パルスの電流値が、基本動作クロックにもとづく
電流パルスの電流値に比べて非常に低くなることから、
半導体集積回路における不要輻射の低減を図ることがで
きる。

【００４２】また、従来のＥＭＩ対策部品を使用せずと
も、不要輻射等の低減を図ることができるため、半導体
集積回路を用いた商品のコストを抑えることができる。
さらに、選択制御部を設けて、遅延クロック及び外部ク
ロックのいずれか一方を選択して機能ブロックへ供給す
る構成とすることで、機能ブロックに対し、適したクロ
ックを選択して供給することができる。

【００４３】また、セレクタがクロックの選択機能を有
することにより、たとえば、各機能ブロックに対して遅
延クロックをソースとした場合において、機器の構造、
アース等の環境変化により、十分な効果が得られないと
きには、再入力された遅延クロックをソースとして選択
することができる。したがって、この選択により、ＥＭ
Ｉ対策部品が挿入された経路を経て遅延クロックが再入
力されるため、ＥＭＩ対策を図ることができる。

【００４４】さらに、選択制御部が、動作しない機能ブ
ロックに対しては遅延クロック及び外部クロックの供給
を停止するとともに、動作する機能ブロックに対し外部
クロックを選択して供給するときは、遅延クロックの供
給を停止する機能を有することにより、必要最小限のク
ロックを効率的に供給できるため、使用されないクロッ
クにもとづく不要輻射の発生をなくすことができる。

【００４５】また、選択制御部が、複数の機能ブロック
のすべてに対して、基本動作クロック又は遅延クロック
を供給するときに、出力部における遅延クロックの出力
を停止させる機能を有することにより、機能ブロックへ
のクロックの供給は確保しながら、出力部から外部出力
されたクロックにもとづく不要輻射の発生をなくすこと
ができる。そして、出力部における遅延クロックの出力
・停止を制御可能とする構成とすることで、出力部から
出力され再度チップ内に入力された遅延クロックと、基
本動作クロックとを自由に選択・調整することができ
る。

【図面の簡単な説明】

【図１】本発明の半導体集積回路において遅延クロック
を供給するための構成を示すブロック図である。

【図２】本発明の半導体集積回路にＥＭＩ対策部品を接
続した状態を示す図である。

【図３】従来の半導体集積回路における電流消費量を示
すグラフである。

【図４】本発明の半導体集積回路における電流消費量を
示すグラフである。

【図５】従来の半導体集積回路において基本動作クロッ
クを供給するための構成を示すブロック図である。

【符号の説明】

１０ 半導体集積回路 １１ 振動子・発振器等 １２ 発振セル １３ クロックドライバ １４ ＭＰＵ Ｉ／Ｆ １５−１〜１５−３ 遅延バッファ １６−１〜１６−３ クロック出力端子 １７−１〜１７−３ クロック入力端子 １８−１〜１８−３ セレクタ １９−１〜１９−３ 機能ブロック ２０ ＥＭＩ対策部品 １００ 半導体集積回路 １１０ 振動子・発振器等 １２０ 発振セル １３０ クロックドライバ １４０−１〜１４０−ｎ 機能ブロック １５０−１〜１５０−ｎ 同期バッファ

Claims (4)

【特許請求の範囲】
1. 【請求項１】 基本動作クロック及び／又は外部クロッ
   クにより同期をとる複数の機能ブロックを有する半導体
   集積回路であって、 前記基本動作クロックを入力し、この基本動作クロック
   より微少な時間だけ遅延した遅延クロックを生成して、
   前記機能ブロックへ供給する遅延クロック生成部を複数
   有したことを特徴とする半導体集積回路。
2. 【請求項２】 前記遅延クロック又は前記外部クロック
   のいずれか一方を選択し、この選択した遅延クロック又
   は外部クロックを入力して前記機能ブロックへ供給する
   選択制御部を有したことを特徴とする請求項１記載の半
   導体集積回路。
3. 【請求項３】 前記選択制御部が、 動作しない機能ブロックに対しては前記遅延クロック及
   び前記外部クロックの供給を停止するとともに、動作す
   る機能ブロックに対し前記外部クロックを選択して供給
   するときは、前記遅延クロックの供給を停止することを
   特徴とする請求項１又は２記載の半導体集積回路。
4. 【請求項４】 前記遅延クロックを外部へ出力するクロ
   ック出力部を有し、前記選択制御部が、 前記複数の機能ブロックのすべてに対して、前記基本動
   作クロック又は前記遅延クロックを供給するときに、前
   記出力部における前記遅延クロックの出力を停止させる
   ことを特徴とする請求項１，２又は３記載の半導体集積
   回路。