JP2002343867A - 半導体集積回路装置、および階層レイアウト設計装置とその方法 - Google Patents
半導体集積回路装置、および階層レイアウト設計装置とその方法Info
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- JP2002343867A JP2002343867A JP2001151764A JP2001151764A JP2002343867A JP 2002343867 A JP2002343867 A JP 2002343867A JP 2001151764 A JP2001151764 A JP 2001151764A JP 2001151764 A JP2001151764 A JP 2001151764A JP 2002343867 A JP2002343867 A JP 2002343867A
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Abstract
(57)【要約】
【課題】 ＬＳＩの階層レイアウトを行う場合に、ハー
ドマクロに接続される配線の配線領域と内部機能ブロッ
クの基幹電源幹線の配線領域を効率的に確保し、ＬＳＩ
のチップサイズを縮小することを目的とする。 【解決手段】 ハードマクロ１０４を内蔵する内部機能
ブロック１０１を有するＬＳＩ１００を階層レイアウト
する際に、ハードマクロ１０４の配線領域１０５上に異
なる配線層で内部機能ブロックの内部機能ブロック内電
源幹線１０６を設け、ＬＳＩチップの基幹電源幹線１０
３を内部機能ブロック内電源幹線１０６を流用して設置
する。そのために、配線領域１０５の面積程度だけチッ
プの面積を削減することができ、ＬＳＩ１００のチップ
サイズを縮小することができる。
ドマクロに接続される配線の配線領域と内部機能ブロッ
クの基幹電源幹線の配線領域を効率的に確保し、ＬＳＩ
のチップサイズを縮小することを目的とする。 【解決手段】 ハードマクロ１０４を内蔵する内部機能
ブロック１０１を有するＬＳＩ１００を階層レイアウト
する際に、ハードマクロ１０４の配線領域１０５上に異
なる配線層で内部機能ブロックの内部機能ブロック内電
源幹線１０６を設け、ＬＳＩチップの基幹電源幹線１０
３を内部機能ブロック内電源幹線１０６を流用して設置
する。そのために、配線領域１０５の面積程度だけチッ
プの面積を削減することができ、ＬＳＩ１００のチップ
サイズを縮小することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、内部機能ブロック
にハードマクロを有する半導体集積回路装置（以下ＬＳ
Ｉと称す）の階層レイアウト設計方法に関する。
にハードマクロを有する半導体集積回路装置（以下ＬＳ
Ｉと称す）の階層レイアウト設計方法に関する。
【０００２】
【従来の技術】図６は従来のＬＳＩにおける階層レイア
ウトの概略図である。図６において、６００はＬＳＩ、
６０４はハードマクロ、６０１はハードマクロ６０４を
有する内部機能ブロック、６０２は論理回路のみで構成
される内部機能ブロック、６０３はチップの基幹電源幹
線、６０５は主にハードマクロ６０４に接続される配線
の配線領域である。
ウトの概略図である。図６において、６００はＬＳＩ、
６０４はハードマクロ、６０１はハードマクロ６０４を
有する内部機能ブロック、６０２は論理回路のみで構成
される内部機能ブロック、６０３はチップの基幹電源幹
線、６０５は主にハードマクロ６０４に接続される配線
の配線領域である。
【０００３】従来のＬＳＩの階層レイアウトにおいて
は、まず、内部機能ブロック６０１，６０２のレイアウ
トを行い、レイアウトされた内部機能ブロック６０１，
６０２を配置してＬＳＩ６００全体のチップレイアウト
を行う。
は、まず、内部機能ブロック６０１，６０２のレイアウ
トを行い、レイアウトされた内部機能ブロック６０１，
６０２を配置してＬＳＩ６００全体のチップレイアウト
を行う。
【０００４】この時、ハードマクロ６０４を有する内部
機能ブロック６０１のレイアウトにおいては、一般的
に、論理回路のレイアウト領域を確保するために、ハー
ドマクロ６０４を内部機能ブロック６０１の端部に配置
してレイアウトされる。そのために、ハードマクロ６０
４に接続される配線の配線領域６０５が混雑し、配線領
域６０５を拡大する必要性が生じることがあった。
機能ブロック６０１のレイアウトにおいては、一般的
に、論理回路のレイアウト領域を確保するために、ハー
ドマクロ６０４を内部機能ブロック６０１の端部に配置
してレイアウトされる。そのために、ハードマクロ６０
４に接続される配線の配線領域６０５が混雑し、配線領
域６０５を拡大する必要性が生じることがあった。
【０００５】また、チップレイアウトを行う際、内部機
能ブロック６０１，６０２に電源を供給するために、内
部機能ブロック６０１，６０２の周囲に基幹電源幹線６
０３を付加してレイアウトを行っている。
能ブロック６０１，６０２に電源を供給するために、内
部機能ブロック６０１，６０２の周囲に基幹電源幹線６
０３を付加してレイアウトを行っている。
【０００６】しかしながら、近年の製品のダウンサイジ
ング化に伴いＬＳＩのチップサイズの縮小化が要求され
るにもかかわらず、上記配線領域６０５と基幹電源幹線
６０３の配線領域の確保が、チップサイズを縮小する場
合の問題点となっている。
ング化に伴いＬＳＩのチップサイズの縮小化が要求され
るにもかかわらず、上記配線領域６０５と基幹電源幹線
６０３の配線領域の確保が、チップサイズを縮小する場
合の問題点となっている。
【０００７】
【発明が解決しようとする課題】本発明は、上記問題点
を解決するために、ハードマクロに接続される配線の配
線領域と内部機能ブロックの基幹電源幹線の配線領域を
効率的に確保し、ＬＳＩのチップサイズを縮小すること
を目的とする。
を解決するために、ハードマクロに接続される配線の配
線領域と内部機能ブロックの基幹電源幹線の配線領域を
効率的に確保し、ＬＳＩのチップサイズを縮小すること
を目的とする。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、本発明の請求項１記載の半導体集積回路装置は、内
部を機能ブロックに分割して階層レイアウトされた半導
体集積回路装置であって、１または２以上の内部機能ブ
ロックと、特定の回路に接続する配線の領域確保のため
に設けた配線領域と、前記配線領域と一部または全部の
領域を共有する前記配線領域と異なる配線層で配線され
た前記内部機能ブロックに電源を供給するブロック内電
源幹線と、前記ブロック内電源幹線を含んで構成される
前記各内部機能ブロックに電源を供給する基幹電源幹線
とを有する。
に、本発明の請求項１記載の半導体集積回路装置は、内
部を機能ブロックに分割して階層レイアウトされた半導
体集積回路装置であって、１または２以上の内部機能ブ
ロックと、特定の回路に接続する配線の領域確保のため
に設けた配線領域と、前記配線領域と一部または全部の
領域を共有する前記配線領域と異なる配線層で配線され
た前記内部機能ブロックに電源を供給するブロック内電
源幹線と、前記ブロック内電源幹線を含んで構成される
前記各内部機能ブロックに電源を供給する基幹電源幹線
とを有する。
【０００９】請求項２記載の階層レイアウト設計装置
は、半導体集積回路装置の階層レイアウトを行う装置で
あって、機能マクロや論理セルを配置し配線レイアウト
を行う内部機能ブロックレイアウト手段と、内部機能ブ
ロックに電源を供給するブロック内電源幹線を特定の回
路に接続する配線の領域確保のために設けた配線領域と
一部または全部の領域を共有する様に異なる配線層を用
いて配線するブロック内電源幹線配線手段と、前記ブロ
ック内電源幹線をその一部として前記各内部機能ブロッ
クに電源を供給する基幹電源幹線を構成する基幹電源幹
線構成手段と、前記内部機能ブロックを配置配線レイア
ウトを行うチップレイアウト手段とを有する。
は、半導体集積回路装置の階層レイアウトを行う装置で
あって、機能マクロや論理セルを配置し配線レイアウト
を行う内部機能ブロックレイアウト手段と、内部機能ブ
ロックに電源を供給するブロック内電源幹線を特定の回
路に接続する配線の領域確保のために設けた配線領域と
一部または全部の領域を共有する様に異なる配線層を用
いて配線するブロック内電源幹線配線手段と、前記ブロ
ック内電源幹線をその一部として前記各内部機能ブロッ
クに電源を供給する基幹電源幹線を構成する基幹電源幹
線構成手段と、前記内部機能ブロックを配置配線レイア
ウトを行うチップレイアウト手段とを有する。
【００１０】請求項３記載の階層レイアウト設計方法
は、半導体集積回路装置の階層レイアウトを行うに際
し、特定の回路に接続する配線の領域確保のために配線
領域を設けて内部機能ブロックの配置と配線レイアウト
を行う工程と、前記配線領域と一部または全部の領域を
共有する前記配線領域と異なる配線層で配線された前記
内部機能ブロックに電源を供給するブロック内電源幹線
を構成する工程と、前記内部機能ブロックをチップ全体
の領域に配置する工程と、前記ブロック内電源幹線をそ
の一部として前記各内部機能ブロックに電源を供給する
基幹電源幹線を構成する工程と、チップ全体の配線レイ
アウトを行う工程とを有する。
は、半導体集積回路装置の階層レイアウトを行うに際
し、特定の回路に接続する配線の領域確保のために配線
領域を設けて内部機能ブロックの配置と配線レイアウト
を行う工程と、前記配線領域と一部または全部の領域を
共有する前記配線領域と異なる配線層で配線された前記
内部機能ブロックに電源を供給するブロック内電源幹線
を構成する工程と、前記内部機能ブロックをチップ全体
の領域に配置する工程と、前記ブロック内電源幹線をそ
の一部として前記各内部機能ブロックに電源を供給する
基幹電源幹線を構成する工程と、チップ全体の配線レイ
アウトを行う工程とを有する。
【００１１】請求項４記載の階層レイアウト設計方法
は、請求項３記載の階層レイアウト設計方法において、
前記特定の回路として機能マクロを設けることを特徴と
する。請求項５記載の階層レイアウト設計方法は、請求
項３記載の階層レイアウト設計方法において、前記特定
の回路としてメモリを設けることを特徴とする。
は、請求項３記載の階層レイアウト設計方法において、
前記特定の回路として機能マクロを設けることを特徴と
する。請求項５記載の階層レイアウト設計方法は、請求
項３記載の階層レイアウト設計方法において、前記特定
の回路としてメモリを設けることを特徴とする。
【００１２】請求項６記載の階層レイアウト設計方法
は、請求項３記載の階層レイアウト設計方法において、
前記特定の回路としてＩＰコアを設けることを特徴とす
る。請求項７記載の階層レイアウト設計方法は、請求項
３記載の階層レイアウト設計方法において、前記特定の
回路としてメモリとＩＰコアを設けることを特徴とす
る。
は、請求項３記載の階層レイアウト設計方法において、
前記特定の回路としてＩＰコアを設けることを特徴とす
る。請求項７記載の階層レイアウト設計方法は、請求項
３記載の階層レイアウト設計方法において、前記特定の
回路としてメモリとＩＰコアを設けることを特徴とす
る。
【００１３】以上により、ハードマクロに接続される配
線の配線領域と内部機能ブロックの基幹電源幹線の配線
領域を効率的に確保し、ＬＳＩのチップサイズを縮小す
ることができる。
線の配線領域と内部機能ブロックの基幹電源幹線の配線
領域を効率的に確保し、ＬＳＩのチップサイズを縮小す
ることができる。
【００１４】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。 （第１の実施形態）図１は本発明の実施の形態１におけ
るＬＳＩの階層レイアウトを示す概略図である。
て図面を参照して詳細に説明する。 （第１の実施形態）図１は本発明の実施の形態１におけ
るＬＳＩの階層レイアウトを示す概略図である。
【００１５】図１において、１００はＬＳＩ、１０４は
ハードマクロ、１０１はハードマクロ１０４を有する内
部機能ブロック、１０２は論理回路のみで構成される内
部機能ブロック、１０３はチップの基幹電源幹線、１０
５は主にハードマクロ１０４に接続される配線の配線領
域、１０６はブロック内電源幹線である。
ハードマクロ、１０１はハードマクロ１０４を有する内
部機能ブロック、１０２は論理回路のみで構成される内
部機能ブロック、１０３はチップの基幹電源幹線、１０
５は主にハードマクロ１０４に接続される配線の配線領
域、１０６はブロック内電源幹線である。
【００１６】実施の形態１の階層レイアウトにおいて
は、まず、内部機能ブロック１０１，１０２のレイアウ
トを行う。ここで、ハードマクロ１０４を有する内部機
能ブロック１０１については、従来例同様に配線領域１
０５を確保した状態でハードマクロ１０４を配置した
後、配線領域１０５の領域上に異なる配線層でブロック
内電源基幹１０６を配線する。次に、レイアウトされた
内部機能ブロック１０１，１０２を配置してＬＳＩ１０
０全体のチップレイアウトを行う。ここで、チップ全体
の基幹電源幹線１０３を配線するに際し、内部機能ブロ
ック１０１に電源を供給するための電源幹線として内部
機能ブロック１０１内に配線されたブロック内電源幹線
１０６を流用する。つまり、図１に示す様に、基幹電源
幹線１０３とブロック内電源幹線１０６を接続すること
により、本来なら内部機能ブロック１０１に電源を供給
するために配線される部分の基幹電源幹線を削減するこ
とができる。このために、配線領域１０５の面積程度だ
けチップの面積を削減することができるため、ＬＳＩの
チップサイズを縮小することができる。
は、まず、内部機能ブロック１０１，１０２のレイアウ
トを行う。ここで、ハードマクロ１０４を有する内部機
能ブロック１０１については、従来例同様に配線領域１
０５を確保した状態でハードマクロ１０４を配置した
後、配線領域１０５の領域上に異なる配線層でブロック
内電源基幹１０６を配線する。次に、レイアウトされた
内部機能ブロック１０１，１０２を配置してＬＳＩ１０
０全体のチップレイアウトを行う。ここで、チップ全体
の基幹電源幹線１０３を配線するに際し、内部機能ブロ
ック１０１に電源を供給するための電源幹線として内部
機能ブロック１０１内に配線されたブロック内電源幹線
１０６を流用する。つまり、図１に示す様に、基幹電源
幹線１０３とブロック内電源幹線１０６を接続すること
により、本来なら内部機能ブロック１０１に電源を供給
するために配線される部分の基幹電源幹線を削減するこ
とができる。このために、配線領域１０５の面積程度だ
けチップの面積を削減することができるため、ＬＳＩの
チップサイズを縮小することができる。
【００１７】以下、実施の形態１の階層レイアウトのフ
ローを図を用いて説明する。図４は本発明の実施の形態
１における階層レイアウトの処理フロー図である。一般
的にＬＳＩの設計では、ＬＳＩを構成する内部機能ブロ
ックを最初にレイアウトして順次上位の階層をレイアウ
トするボトムアップの手法が用いられる。本実施の形態
では、まず、ハードマクロや論理セルなどの配置，ハー
ドマクロの配線領域の設定，自動配線を行うことにより
各内部機能ブロック毎のレイアウトを行う（ステップ４
０１）。次に、ハードマクロの配線領域上に異なる配線
層でブロック内電源幹線を配線し（ステップ４０２）、
配線領域の混雑の具合を計算して（ステップ４０３）配
線が混雑している領域に内部機能ブロックのブロック内
電源幹線端子位置設ける（ステップ４０４）。そして、
以上の工程を各ブロックにおいて実施する（ステップ４
０５）。最後に、各内部機能ブロックを配置して、各内
部機能ブロックのブロック内電源幹線を流用して基幹電
源幹線を設置し、ＬＳＩチップの配線レイアウトを行う
（ステップ４０６）。
ローを図を用いて説明する。図４は本発明の実施の形態
１における階層レイアウトの処理フロー図である。一般
的にＬＳＩの設計では、ＬＳＩを構成する内部機能ブロ
ックを最初にレイアウトして順次上位の階層をレイアウ
トするボトムアップの手法が用いられる。本実施の形態
では、まず、ハードマクロや論理セルなどの配置，ハー
ドマクロの配線領域の設定，自動配線を行うことにより
各内部機能ブロック毎のレイアウトを行う（ステップ４
０１）。次に、ハードマクロの配線領域上に異なる配線
層でブロック内電源幹線を配線し（ステップ４０２）、
配線領域の混雑の具合を計算して（ステップ４０３）配
線が混雑している領域に内部機能ブロックのブロック内
電源幹線端子位置設ける（ステップ４０４）。そして、
以上の工程を各ブロックにおいて実施する（ステップ４
０５）。最後に、各内部機能ブロックを配置して、各内
部機能ブロックのブロック内電源幹線を流用して基幹電
源幹線を設置し、ＬＳＩチップの配線レイアウトを行う
（ステップ４０６）。
【００１８】以上のような自動レイアウトの方法によ
り、配線を効率的に行うことができ、ＬＳＩのチップサ
イズを縮小することができる。 （第２の実施形態）図２は本発明の実施の形態２におけ
るＬＳＩの階層レイアウトを示す概略図である。
り、配線を効率的に行うことができ、ＬＳＩのチップサ
イズを縮小することができる。 （第２の実施形態）図２は本発明の実施の形態２におけ
るＬＳＩの階層レイアウトを示す概略図である。
【００１９】図２において、２００はＬＳＩ、２０４は
ハードマクロ、２０１はハードマクロ２０４を有する内
部機能ブロック、２０２は論理回路のみで構成される内
部機能ブロック、２０３はチップの基幹電源幹線、２０
５は主にハードマクロ１０４に接続される配線の配線領
域、２０６はブロック内電源幹線である。
ハードマクロ、２０１はハードマクロ２０４を有する内
部機能ブロック、２０２は論理回路のみで構成される内
部機能ブロック、２０３はチップの基幹電源幹線、２０
５は主にハードマクロ１０４に接続される配線の配線領
域、２０６はブロック内電源幹線である。
【００２０】実施の形態２の階層レイアウトにおいて
は、まず、実施の形態１と同様に、内部機能ブロック２
０１，２０２のレイアウトを行う。ここで、ハードマク
ロ２０４間の配線接続において、ハードマクロ２０４の
端子位置によっては、図２のようにハードマクロ２０４
間に配線領域２０５を設定した方が配線効率が良くなる
場合がある。この場合、ハードマクロ２０４を内部機能
ブロックの端に配置してその内側に配線領域２０５を設
けることができる。以下、実施の形態１と同様に、レイ
アウトされた内部機能ブロック２０１，２０２を配置し
てＬＳＩ２００全体のチップレイアウトを行い、チップ
全体の基幹電源幹線２０３を配線するに際しては、内部
機能ブロック２０１内でハードマクロ２０４の内側に設
定された配線領域２０５に異なる配線層で配線されたブ
ロック内電源幹線２０６を流用する。
は、まず、実施の形態１と同様に、内部機能ブロック２
０１，２０２のレイアウトを行う。ここで、ハードマク
ロ２０４間の配線接続において、ハードマクロ２０４の
端子位置によっては、図２のようにハードマクロ２０４
間に配線領域２０５を設定した方が配線効率が良くなる
場合がある。この場合、ハードマクロ２０４を内部機能
ブロックの端に配置してその内側に配線領域２０５を設
けることができる。以下、実施の形態１と同様に、レイ
アウトされた内部機能ブロック２０１，２０２を配置し
てＬＳＩ２００全体のチップレイアウトを行い、チップ
全体の基幹電源幹線２０３を配線するに際しては、内部
機能ブロック２０１内でハードマクロ２０４の内側に設
定された配線領域２０５に異なる配線層で配線されたブ
ロック内電源幹線２０６を流用する。
【００２１】以上の様に、内部機能ブロック２０１内で
ハードマクロ２０４の内側に設けられた配線領域２０５
上のブロック内電源幹線２０６と基幹電源幹線２０３を
接続することにより、配線領域２０５の面積程度だけチ
ップの面積を削減することができるため、ＬＳＩのチッ
プサイズを縮小することができる。 （第３の実施形態）図３は本発明の実施の形態３におけ
るＬＳＩの階層レイアウトを示す概略図である。
ハードマクロ２０４の内側に設けられた配線領域２０５
上のブロック内電源幹線２０６と基幹電源幹線２０３を
接続することにより、配線領域２０５の面積程度だけチ
ップの面積を削減することができるため、ＬＳＩのチッ
プサイズを縮小することができる。 （第３の実施形態）図３は本発明の実施の形態３におけ
るＬＳＩの階層レイアウトを示す概略図である。
【００２２】図３において、３００はＬＳＩ、３０４は
メモリ、３０５はＩＰコア、３０１はメモリ３０４とＩ
Ｐコア３０５を有する内部機能ブロック、３０２は論理
回路のみで構成される内部機能ブロック、３０３はチッ
プの基幹電源幹線、３０６は主にメモリ３０４とＩＰコ
ア３０５間の信号配線を行うために設けた配線領域、３
０７はブロック内電源幹線である。
メモリ、３０５はＩＰコア、３０１はメモリ３０４とＩ
Ｐコア３０５を有する内部機能ブロック、３０２は論理
回路のみで構成される内部機能ブロック、３０３はチッ
プの基幹電源幹線、３０６は主にメモリ３０４とＩＰコ
ア３０５間の信号配線を行うために設けた配線領域、３
０７はブロック内電源幹線である。
【００２３】実施の形態３の階層レイアウトにおいて
は、まず、内部機能ブロック３０１，３０２のレイアウ
トを行う。ここで、メモリ３０４とＩＰコア３０５を有
する内部機能ブロック３０１については、メモリ３０４
とＩＰコア３０５間の信号配線を最短にして最適なバス
を構成するために配線領域３０６を確保した状態でメモ
リ３０４とＩＰコア３０５を配置した後、配線領域３０
６の領域上に異なる配線層でブロック内電源基幹３０７
を配線する。次に、レイアウトされた内部機能ブロック
３０１，３０２を配置してＬＳＩ３００全体のチップレ
イアウトを行う。
は、まず、内部機能ブロック３０１，３０２のレイアウ
トを行う。ここで、メモリ３０４とＩＰコア３０５を有
する内部機能ブロック３０１については、メモリ３０４
とＩＰコア３０５間の信号配線を最短にして最適なバス
を構成するために配線領域３０６を確保した状態でメモ
リ３０４とＩＰコア３０５を配置した後、配線領域３０
６の領域上に異なる配線層でブロック内電源基幹３０７
を配線する。次に、レイアウトされた内部機能ブロック
３０１，３０２を配置してＬＳＩ３００全体のチップレ
イアウトを行う。
【００２４】ここで、チップ全体の基幹電源幹線３０３
を配線するに際し、内部機能ブロック３０１に電源を供
給するための電源幹線として内部機能ブロック３０１内
に配線されたブロック内電源幹線３０７を流用する。つ
まり、図３に示す様に、基幹電源幹線３０３とブロック
内電源幹線３０７を接続することにより、本来なら内部
機能ブロック３０１に電源を供給するために配線される
部分の基幹電源幹線を削減することができる。このため
に、配線領域３０６の面積程度だけチップの面積を削減
することができるため、ＬＳＩのチップサイズを縮小す
ることができる。 （第４の実施形態）図５は本発明の実施の形態４におけ
るＬＳＩの階層レイアウトを示す概略図である。
を配線するに際し、内部機能ブロック３０１に電源を供
給するための電源幹線として内部機能ブロック３０１内
に配線されたブロック内電源幹線３０７を流用する。つ
まり、図３に示す様に、基幹電源幹線３０３とブロック
内電源幹線３０７を接続することにより、本来なら内部
機能ブロック３０１に電源を供給するために配線される
部分の基幹電源幹線を削減することができる。このため
に、配線領域３０６の面積程度だけチップの面積を削減
することができるため、ＬＳＩのチップサイズを縮小す
ることができる。 （第４の実施形態）図５は本発明の実施の形態４におけ
るＬＳＩの階層レイアウトを示す概略図である。
【００２５】実施の形態１では１つの内部機能ブロック
でブロック内電源幹線を設置して基幹電源幹線に流用し
ていたのに対して、実施の形態４では、複数の内部機能
ブロック５０１，５０２においてハードマクロ５０４を
内蔵して配線領域５０５上のブロック内電源幹線５０６
を流用して基幹電源幹線を設けている。
でブロック内電源幹線を設置して基幹電源幹線に流用し
ていたのに対して、実施の形態４では、複数の内部機能
ブロック５０１，５０２においてハードマクロ５０４を
内蔵して配線領域５０５上のブロック内電源幹線５０６
を流用して基幹電源幹線を設けている。
【００２６】以上により、より多くの領域でブロック内
電源幹線を流用して基幹電源幹線を設けているので、よ
り多くの配線領域を削減でき、ＬＳＩのチップサイズを
大幅に縮小することができる。
電源幹線を流用して基幹電源幹線を設けているので、よ
り多くの配線領域を削減でき、ＬＳＩのチップサイズを
大幅に縮小することができる。
【００２７】ここで、本実施の形態では、２つの内部機
能ブロックにハードマクロを内蔵する形態を説明した
が、ハードマクロを内蔵する内部機能ブロックは１つ以
上いくつ存在しても良く、また、複数のハードマクロを
内蔵する内部機能ブロックと論理回路のみからなる内部
回路ブロックが混在していても良い。
能ブロックにハードマクロを内蔵する形態を説明した
が、ハードマクロを内蔵する内部機能ブロックは１つ以
上いくつ存在しても良く、また、複数のハードマクロを
内蔵する内部機能ブロックと論理回路のみからなる内部
回路ブロックが混在していても良い。
【００２８】また、本実施の形態では、配線領域をハー
ドマクロに接続する配線の配線領域としたが、必ずしも
ハードマクロである必要はなく、単に論理回路間の配線
の混雑緩和のための配線領域であっても良い。
ドマクロに接続する配線の配線領域としたが、必ずしも
ハードマクロである必要はなく、単に論理回路間の配線
の混雑緩和のための配線領域であっても良い。
【００２９】また、ブロック内電源幹線における配線領
域と異なる配線層としては、ブロック内電源幹線専用の
配線層を設けても良いし、配線領域の配線に用いる配線
層をあらかじめ制限しておき、ブロック内電源幹線とし
てその他の配線層を用いても良い。
域と異なる配線層としては、ブロック内電源幹線専用の
配線層を設けても良いし、配線領域の配線に用いる配線
層をあらかじめ制限しておき、ブロック内電源幹線とし
てその他の配線層を用いても良い。
【００３０】さらに、本実施の形態では、ブロック内電
源幹線が完全に配線領域の領域を共有する形態について
説明しているが、ブロック内電源幹線の一部が配線領域
の外部にはみ出ていても良く、その場合は、従来に比べ
て、ブロック内電源幹線と配線領域が重なる面積分だけ
ＬＳＩのチップサイズが縮小されることになる。
源幹線が完全に配線領域の領域を共有する形態について
説明しているが、ブロック内電源幹線の一部が配線領域
の外部にはみ出ていても良く、その場合は、従来に比べ
て、ブロック内電源幹線と配線領域が重なる面積分だけ
ＬＳＩのチップサイズが縮小されることになる。
【００３１】
【発明の効果】以上のように本発明の半導体集積回路装
置、および階層レイアウト設計装置とその方法による
と、ハードマクロを内蔵する内部機能ブロックを有する
ＬＳＩを階層レイアウトする際に、ハードマクロの配線
領域上に異なる配線層で内部機能ブロックの電源幹線を
設け、ＬＳＩチップの基幹電源幹線を内部機能ブロック
の電源幹線を流用して設置するために、配線領域の面積
程度だけチップの面積を削減することができ、ＬＳＩの
チップサイズを縮小することができる。
置、および階層レイアウト設計装置とその方法による
と、ハードマクロを内蔵する内部機能ブロックを有する
ＬＳＩを階層レイアウトする際に、ハードマクロの配線
領域上に異なる配線層で内部機能ブロックの電源幹線を
設け、ＬＳＩチップの基幹電源幹線を内部機能ブロック
の電源幹線を流用して設置するために、配線領域の面積
程度だけチップの面積を削減することができ、ＬＳＩの
チップサイズを縮小することができる。
【図１】本発明の実施の形態１におけるＬＳＩの階層レ
イアウトを示す概略図
イアウトを示す概略図
【図２】本発明の実施の形態２におけるＬＳＩの階層レ
イアウトを示す概略図
イアウトを示す概略図
【図３】本発明の実施の形態３におけるＬＳＩの階層レ
イアウトを示す概略図
イアウトを示す概略図
【図４】本発明の実施の形態１における階層レイアウト
の処理フロー図
の処理フロー図
【図５】本発明の実施の形態４におけるＬＳＩの階層レ
イアウトを示す概略図
イアウトを示す概略図
【図６】従来のＬＳＩにおける階層レイアウトの概略図
１００ ＬＳＩ １０１ 内部機能ブロック １０２ 内部機能ブロック １０３ 基幹電源幹線 １０４ ハードマクロ １０５ 配線領域 １０６ ブロック内電源幹線 ２００ ＬＳＩ ２０１ 内部機能ブロック ２０２ 内部機能ブロック ２０３ 基幹電源幹線 ２０４ ハードマクロ ２０５ 配線領域 ２０６ ブロック内電源幹線 ３００ ＬＳＩ ３０１ 内部機能ブロック ３０２ 内部機能ブロック ３０３ 基幹電源幹線 ３０４ メモリ ３０５ ＩＰコア ３０６ 配線領域 ３０７ ブロック内電源幹線 ５００ ＬＳＩ ５０１ 内部機能ブロック ５０２ 内部機能ブロック ５０３ 基幹電源幹線 ５０４ ハードマクロ ５０５ 配線領域 ５０６ ブロック内電源幹線 ６００ ＬＳＩ ６０１ 内部機能ブロック ６０２ 内部機能ブロック ６０３ 基幹電源幹線 ６０４ ハードマクロ ６０５ 配線領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/822 Ｈ０１Ｌ 21/82 Ｌ 27/04 Ｃ 27/04 Ｄ Ｕ Ｆターム(参考） 5B046 AA08 BA06 5F038 CA03 CA05 CD02 DF14 EZ09 EZ20 5F064 AA06 DD02 DD03 DD04 DD13 EE02 EE03 EE14 EE23 EE26 EE52 HH06 HH12
Claims (7)
- 【請求項１】内部を機能ブロックに分割して階層レイア
ウトされた半導体集積回路装置であって、 １または２以上の内部機能ブロックと、 特定の回路に接続する配線の領域確保のために設けた配
線領域と、 前記配線領域と一部または全部の領域を共有する前記配
線領域と異なる配線層で配線された前記内部機能ブロッ
クに電源を供給するブロック内電源幹線と、 前記ブロック内電源幹線を含んで構成される前記各内部
機能ブロックに電源を供給する基幹電源幹線とを有する
半導体集積回路装置。 - 【請求項２】半導体集積回路装置の階層レイアウトを行
う装置であって、 機能マクロや論理セルを配置し配線レイアウトを行う内
部機能ブロックレイアウト手段と、 内部機能ブロックに電源を供給するブロック内電源幹線
を特定の回路に接続する配線の領域確保のために設けた
配線領域と一部または全部の領域を共有する様に異なる
配線層を用いて配線するブロック内電源幹線配線手段
と、 前記ブロック内電源幹線をその一部として前記各内部機
能ブロックに電源を供給する基幹電源幹線を構成する基
幹電源幹線構成手段と、 前記内部機能ブロックを配置配線レイアウトを行うチッ
プレイアウト手段とを有する階層レイアウト設計装置。 - 【請求項３】半導体集積回路装置の階層レイアウトを行
うに際し、 特定の回路に接続する配線の領域確保のために配線領域
を設けて内部機能ブロックの配置と配線レイアウトを行
う工程と、 前記配線領域と一部または全部の領域を共有する前記配
線領域と異なる配線層で配線された前記内部機能ブロッ
クに電源を供給するブロック内電源幹線を構成する工程
と、 前記内部機能ブロックをチップ全体の領域に配置する工
程と、 前記ブロック内電源幹線をその一部として前記各内部機
能ブロックに電源を供給する基幹電源幹線を構成する工
程と、 チップ全体の配線レイアウトを行う工程とを有する階層
レイアウト設計方法。 - 【請求項４】前記特定の回路として機能マクロを設ける
ことを特徴とする請求項３記載の階層レイアウト設計方
法。 - 【請求項５】前記特定の回路としてメモリを設けること
を特徴とする請求項３記載の階層レイアウト設計方法。 - 【請求項６】前記特定の回路としてＩＰコアを設けるこ
とを特徴とする請求項３記載の階層レイアウト設計方
法。 - 【請求項７】前記特定の回路としてメモリとＩＰコアを
設けることを特徴とする請求項３記載の階層レイアウト
設計方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001151764A JP2002343867A (ja) | 2001-05-22 | 2001-05-22 | 半導体集積回路装置、および階層レイアウト設計装置とその方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001151764A JP2002343867A (ja) | 2001-05-22 | 2001-05-22 | 半導体集積回路装置、および階層レイアウト設計装置とその方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002343867A true JP2002343867A (ja) | 2002-11-29 |
Family
ID=18996545
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001151764A Pending JP2002343867A (ja) | 2001-05-22 | 2001-05-22 | 半導体集積回路装置、および階層レイアウト設計装置とその方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002343867A (ja) |
-
2001
- 2001-05-22 JP JP2001151764A patent/JP2002343867A/ja active Pending
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