JP2002330065A - マルチチップ超伝導体回路用の高感度自己クロック式受信機 - Google Patents
マルチチップ超伝導体回路用の高感度自己クロック式受信機Info
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Abstract
(57)【要約】
【課題】 超伝導体集積回路においてチップ間通信を提
供するための受信機を提供する。 【解決手段】 受信機（５０）は、入力電流を非同期で
受信するための検出器回路（５２）と、第１および第２
の信号を生成するため検出器回路（５２）に接続される
スプリッタ回路（６０）と、遅延した信号を生成するた
めスプリッタ回路から第２の信号を受信する遅延回路
（６２）と、単一磁束量子（ＳＦＱ）パルスを生成する
ために、スプリッタ回路（６０）から第１の信号を、遅
延回路（６２）から遅延した信号を受信するレジスタ回
路（６４）とを備える。受信機（５０）は、外部ＲＦク
ロックを用いることなく、低入力電流を有するマルチチ
ップ超伝導回路間の非同期チップ間通信を提供する。
供するための受信機を提供する。 【解決手段】 受信機（５０）は、入力電流を非同期で
受信するための検出器回路（５２）と、第１および第２
の信号を生成するため検出器回路（５２）に接続される
スプリッタ回路（６０）と、遅延した信号を生成するた
めスプリッタ回路から第２の信号を受信する遅延回路
（６２）と、単一磁束量子（ＳＦＱ）パルスを生成する
ために、スプリッタ回路（６０）から第１の信号を、遅
延回路（６２）から遅延した信号を受信するレジスタ回
路（６４）とを備える。受信機（５０）は、外部ＲＦク
ロックを用いることなく、低入力電流を有するマルチチ
ップ超伝導回路間の非同期チップ間通信を提供する。
Description
【０００１】
【発明の属する技術分野】本発明は、概括的にはマルチ
チップ導体回路のための受信機に関し、より詳細には、
単一磁束量子（ＳＦＱ：Single-Flux-Quantum）論理
（ロジック）に関連する超伝導体集積回路のためのチッ
プ間通信を提供する高感度自己クロック式受信機に関す
る。
チップ導体回路のための受信機に関し、より詳細には、
単一磁束量子（ＳＦＱ：Single-Flux-Quantum）論理
（ロジック）に関連する超伝導体集積回路のためのチッ
プ間通信を提供する高感度自己クロック式受信機に関す
る。
【０００２】
【従来の技術】最近の超伝導体技術の開発では、ジョセ
フソン効果に基づくさらに進んだ超伝導体デバイス（素
子）が、高性能および低電力を目的とした半導体技術に
基づく従来のデバイスと置き換わりつつある。超伝導体
技術を用いるデジタル回路は多くの場合に、これらのデ
バイスによって非常に低い電力レベルで高速の論理（ロ
ジック）を実現することができ、同等の半導体デバイス
に比べて、非常にコンパクトなシステムで大量の計算能
力を可能にするので望ましい。超伝導デバイスの他の利
点に、信号の減衰および雑音が少ない信号伝送が含まれ
る。超伝導体デバイスを用いるデジタル回路は、１０〜
１００ＧＨｚの周波数範囲内のクロック速度で動作する
ことができる。
フソン効果に基づくさらに進んだ超伝導体デバイス（素
子）が、高性能および低電力を目的とした半導体技術に
基づく従来のデバイスと置き換わりつつある。超伝導体
技術を用いるデジタル回路は多くの場合に、これらのデ
バイスによって非常に低い電力レベルで高速の論理（ロ
ジック）を実現することができ、同等の半導体デバイス
に比べて、非常にコンパクトなシステムで大量の計算能
力を可能にするので望ましい。超伝導デバイスの他の利
点に、信号の減衰および雑音が少ない信号伝送が含まれ
る。超伝導体デバイスを用いるデジタル回路は、１０〜
１００ＧＨｚの周波数範囲内のクロック速度で動作する
ことができる。
【０００３】回路速度が高くなると、信号を全く損失す
ることなく十分なチップ間通信を実現することが非常に
難しくなってくる。なぜなら、非常に感度が高く、非同
期で動作する受信機が必要になるためである。従来、オ
ンチップ通信を提供し、その隣接する回路上のドライバ
から狭いパルス幅の信号を受信するために、超伝導体デ
ジタル回路においてジョセフソン伝送線（ＪＴＬ）が用
いられている。しかしながら、この方法は、データ速度
の数倍になる信号伝送帯域幅を必要とする。チップ間通
信の場合、帯域幅は制限要因になる。図１は、そのタイ
プの受信機を表す超伝導ジョセフソン伝送線（ＪＴＬ）
１０の概略図である。ＪＴＬ１０は、ＪＴＬ１０に沿っ
て所定の間隔で離隔して配置される一連のジョセフソン
接合１２および１４を備える。ジョセフソン接合１２お
よび１４は、基準グランドと分離インダクタ１６との間
に並列に接続され、入力信号を受信する際に、各段にお
いて単一磁束量子（ＳＦＱ）パルスを再生成する。また
ＪＴＬ１０は、隣接する接合間の誘導性分離を提供し、
ＳＦＱパルスが伝搬できるようにするために、隣接する
ジョセフソン接合１２と１４との間に直列に接続される
一連の分離インダクタ１６も備える。バイアス用抵抗１
８が、各接合のフェーズ（位相）を設定するために、各
ジョセフソン接合１２および１４に等量の電流を分配す
る電流源２０に接続される。
ることなく十分なチップ間通信を実現することが非常に
難しくなってくる。なぜなら、非常に感度が高く、非同
期で動作する受信機が必要になるためである。従来、オ
ンチップ通信を提供し、その隣接する回路上のドライバ
から狭いパルス幅の信号を受信するために、超伝導体デ
ジタル回路においてジョセフソン伝送線（ＪＴＬ）が用
いられている。しかしながら、この方法は、データ速度
の数倍になる信号伝送帯域幅を必要とする。チップ間通
信の場合、帯域幅は制限要因になる。図１は、そのタイ
プの受信機を表す超伝導ジョセフソン伝送線（ＪＴＬ）
１０の概略図である。ＪＴＬ１０は、ＪＴＬ１０に沿っ
て所定の間隔で離隔して配置される一連のジョセフソン
接合１２および１４を備える。ジョセフソン接合１２お
よび１４は、基準グランドと分離インダクタ１６との間
に並列に接続され、入力信号を受信する際に、各段にお
いて単一磁束量子（ＳＦＱ）パルスを再生成する。また
ＪＴＬ１０は、隣接する接合間の誘導性分離を提供し、
ＳＦＱパルスが伝搬できるようにするために、隣接する
ジョセフソン接合１２と１４との間に直列に接続される
一連の分離インダクタ１６も備える。バイアス用抵抗１
８が、各接合のフェーズ（位相）を設定するために、各
ジョセフソン接合１２および１４に等量の電流を分配す
る電流源２０に接続される。
【０００４】ＪＴＬ１０のジョセフソン接合１２および
１４は、酸化物絶縁体層によって分離される２つの相対
する超伝導性フィルムを含むトンネル効果デバイスとし
て機能する。入力信号あるいは入力電流がある接合に衝
当すると、その入力信号は、概ね等量の電流を有するこ
とができる２つの信号に分割される。一方の信号は分離
インダクタ１６に進み、関連する接合内の超伝導性フィ
ルムを変化させる。他方の信号はジョセフソン接合１２
および１４内に進み、その信号によって、その接合は内
部の自由度を１８０°だけ切り替える、すなわちフリッ
プ（反転）できるようになる。入力信号が２つの信号に
分離するので、ジョセフソン接合を反転させるために必
要とされる入力電流は、その電流が２つの信号に分離し
ない場合に、ジョセフソン接合が反転するために通常必
要とされる電流の２倍の大きさになる。したがって、従
来のアプローチは、多量の電流を有する入力信号の場合
のみ許容可能であり、それゆえ結果として、デバイスの
感度が低くなる。
１４は、酸化物絶縁体層によって分離される２つの相対
する超伝導性フィルムを含むトンネル効果デバイスとし
て機能する。入力信号あるいは入力電流がある接合に衝
当すると、その入力信号は、概ね等量の電流を有するこ
とができる２つの信号に分割される。一方の信号は分離
インダクタ１６に進み、関連する接合内の超伝導性フィ
ルムを変化させる。他方の信号はジョセフソン接合１２
および１４内に進み、その信号によって、その接合は内
部の自由度を１８０°だけ切り替える、すなわちフリッ
プ（反転）できるようになる。入力信号が２つの信号に
分離するので、ジョセフソン接合を反転させるために必
要とされる入力電流は、その電流が２つの信号に分離し
ない場合に、ジョセフソン接合が反転するために通常必
要とされる電流の２倍の大きさになる。したがって、従
来のアプローチは、多量の電流を有する入力信号の場合
のみ許容可能であり、それゆえ結果として、デバイスの
感度が低くなる。
【０００５】さらに、接合が反転するとき、各ジョセフ
ソン接合は、固定された時間積分面積と、その接合の特
性によって決定される高さとを有する電圧パルスを生成
する。その接合に所定の閾値未満の電流が流れる場合
に、そのジョセフソン接合は、入力電流を認識せず、電
圧パルスを再生することができない。一方、その接合に
所定の閾値より大きい電流が流れる場合には、ジョセフ
ソン接合は、１つのパルスしか期待されない場合でも、
パルス列あるいは多数の電圧パルスを立て続けに放出す
る電圧状態になり、結果として、そのデバイスに誤りが
生じるようになる。それゆえ、非常に小さな入力電流あ
るいは非常に大きな入力電流のいずれかを正確に認識す
るだけの十分な感度を有し、かつ全ての誤りを含む結果
を最小限に抑える受信機を提供することが必要とされ
る。
ソン接合は、固定された時間積分面積と、その接合の特
性によって決定される高さとを有する電圧パルスを生成
する。その接合に所定の閾値未満の電流が流れる場合
に、そのジョセフソン接合は、入力電流を認識せず、電
圧パルスを再生することができない。一方、その接合に
所定の閾値より大きい電流が流れる場合には、ジョセフ
ソン接合は、１つのパルスしか期待されない場合でも、
パルス列あるいは多数の電圧パルスを立て続けに放出す
る電圧状態になり、結果として、そのデバイスに誤りが
生じるようになる。それゆえ、非常に小さな入力電流あ
るいは非常に大きな入力電流のいずれかを正確に認識す
るだけの十分な感度を有し、かつ全ての誤りを含む結果
を最小限に抑える受信機を提供することが必要とされ
る。
【０００６】ＳＦＱコンパレータあるいは磁束量子パラ
メトロンを組み込むことにより、高受信機感度に対する
要求に対処するためにいくつかの試みがなされている。
しかしながら、そのようなデバイスは、デバイスを同期
させる外部クロックを必要とし、取り扱いが面倒であ
る。同期デバイスは、伝送されることになる信号のため
の余分な待ち時間を必要とする。なぜなら、そのデバイ
スは、外部クロック信号の立ち上がりエッジあるいは立
ち下がりエッジのいずれかで入力信号を伝送するためで
ある。さらに、クロック再生あるいはタイミング調整に
関するいくつかの方法は、クロックとデータとを同期さ
せることを必要とする。したがって、同期受信機は、高
速デバイスのためには適していない。一方、非同期デバ
イスは、信号が到達すると直ちに入力信号を伝送するた
め、入力信号は、伝送されることになるクロック信号の
到達を待つ必要はなく、タイミング問題は解消される。
メトロンを組み込むことにより、高受信機感度に対する
要求に対処するためにいくつかの試みがなされている。
しかしながら、そのようなデバイスは、デバイスを同期
させる外部クロックを必要とし、取り扱いが面倒であ
る。同期デバイスは、伝送されることになる信号のため
の余分な待ち時間を必要とする。なぜなら、そのデバイ
スは、外部クロック信号の立ち上がりエッジあるいは立
ち下がりエッジのいずれかで入力信号を伝送するためで
ある。さらに、クロック再生あるいはタイミング調整に
関するいくつかの方法は、クロックとデータとを同期さ
せることを必要とする。したがって、同期受信機は、高
速デバイスのためには適していない。一方、非同期デバ
イスは、信号が到達すると直ちに入力信号を伝送するた
め、入力信号は、伝送されることになるクロック信号の
到達を待つ必要はなく、タイミング問題は解消される。
【０００７】
【発明が解決しようとする課題】したがって、非同期で
あり、外部クロックを用いることなく、マルチチップ超
伝導集積回路において、あるチップから別のチップへの
信号を感知するのに十分な感度を有する受信機が必要と
される。それゆえ、本発明の目的は、信号を損失するこ
となく、マルチチップ超伝導集積回路のためにチップ間
通信できるようにする、そのような受信機を提供するこ
とである。
あり、外部クロックを用いることなく、マルチチップ超
伝導集積回路において、あるチップから別のチップへの
信号を感知するのに十分な感度を有する受信機が必要と
される。それゆえ、本発明の目的は、信号を損失するこ
となく、マルチチップ超伝導集積回路のためにチップ間
通信できるようにする、そのような受信機を提供するこ
とである。
【０００８】
【課題を解決するための手段】本発明の教示によれば、
超伝導体集積回路においてチップ間通信を提供するため
の受信機が提供される。その受信機は、入力電流を非同
期で受信するための検出器回路と、第１の信号を生成す
るために、検出器回路から入力電流を受信するスプリッ
タ回路と、遅延した信号を生成するために、スプリッタ
回路から入力電流を受信する遅延回路と、ＳＦＱ（単一
磁束量子）パルスを生成するために、スプリッタ回路か
ら第１の信号を受信し、遅延回路から遅延した信号を受
信するレジスタ回路とを備える。その受信機は、外部Ｒ
Ｆクロックを用いることなく、低入力電流を有するマル
チチップ超伝導集積回路間の非同期チップ間通信を提供
する。
超伝導体集積回路においてチップ間通信を提供するため
の受信機が提供される。その受信機は、入力電流を非同
期で受信するための検出器回路と、第１の信号を生成す
るために、検出器回路から入力電流を受信するスプリッ
タ回路と、遅延した信号を生成するために、スプリッタ
回路から入力電流を受信する遅延回路と、ＳＦＱ（単一
磁束量子）パルスを生成するために、スプリッタ回路か
ら第１の信号を受信し、遅延回路から遅延した信号を受
信するレジスタ回路とを備える。その受信機は、外部Ｒ
Ｆクロックを用いることなく、低入力電流を有するマル
チチップ超伝導集積回路間の非同期チップ間通信を提供
する。
【０００９】本発明のさらに別の目的、利点および特徴
は、以下の説明、および添付の図面および請求の範囲か
ら、当業者には明らかになるであろう。
は、以下の説明、および添付の図面および請求の範囲か
ら、当業者には明らかになるであろう。
【００１０】
【発明の実施の形態】ＳＦＱ（単一磁束量子）論理に関
連付けられる超伝導体集積回路のためのチップ間通信を
提供する高感度自己クロック式受信機に関する好ましい
実施形態についての以下の説明は実際には単なる例示で
あり、本発明あるいはその応用形態または使用形態を制
限するものではない。
連付けられる超伝導体集積回路のためのチップ間通信を
提供する高感度自己クロック式受信機に関する好ましい
実施形態についての以下の説明は実際には単なる例示で
あり、本発明あるいはその応用形態または使用形態を制
限するものではない。
【００１１】図２および図３はそれぞれ、本発明によ
る、マルチチップモジュールを通して非同期チップ間通
信を提供する単一接合受信機５０に関するブロック図お
よび概略回路図である。受信機５０は、入力電流を認識
し、それをスプリッタ回路６０に伝送するための検出器
回路５２を備える。スプリッタ回路６０は、入力電流を
再生する。また受信機５０は、スプリッタ回路６０から
入力電流を受信し、入力電流を時間的に遅延させたもの
に等しい遅延した信号を生成するために、スプリッタ回
路６０に接続される遅延回路６２も備える。さらに、受
信機５０は、ＳＦＱ出力パルスを生成するために、スプ
リッタ回路６０から再生された信号を受信し、遅延回路
６２から遅延した信号を受信するレジスタ回路６４を備
える。本発明の一実施形態によれば、レジスタ回路６４
としてリセット／セット（ＲＳ）ラッチが用いられる。
スプリッタ回路６０からの第１の信号は、ＲＳラッチ６
４のセット・ポート６６に供給され、遅延回路６２から
の遅延した信号は、ＲＳラッチ６４のリセット・ポート
６５に供給される。
る、マルチチップモジュールを通して非同期チップ間通
信を提供する単一接合受信機５０に関するブロック図お
よび概略回路図である。受信機５０は、入力電流を認識
し、それをスプリッタ回路６０に伝送するための検出器
回路５２を備える。スプリッタ回路６０は、入力電流を
再生する。また受信機５０は、スプリッタ回路６０から
入力電流を受信し、入力電流を時間的に遅延させたもの
に等しい遅延した信号を生成するために、スプリッタ回
路６０に接続される遅延回路６２も備える。さらに、受
信機５０は、ＳＦＱ出力パルスを生成するために、スプ
リッタ回路６０から再生された信号を受信し、遅延回路
６２から遅延した信号を受信するレジスタ回路６４を備
える。本発明の一実施形態によれば、レジスタ回路６４
としてリセット／セット（ＲＳ）ラッチが用いられる。
スプリッタ回路６０からの第１の信号は、ＲＳラッチ６
４のセット・ポート６６に供給され、遅延回路６２から
の遅延した信号は、ＲＳラッチ６４のリセット・ポート
６５に供給される。
【００１２】検出器回路５２は、電流源５４と、電流源
５４に直列に接続されるバイアス用抵抗５６とを備え
る。また検出器回路５２は、ノードＡにおいてバイアス
用抵抗５６に接続されるジョセフソン接合５８も備え
る。またノードＡは、隣接するチップのドライバから、
入力信号、すなわち入力電流を受信する受信機５０の入
力ポートにも接続される。入力電流が受信機５０に到達
する際に、全ての入力電流は、ジョセフソン接合５８に
入って基準グランドに進む。入力電流が所定の閾値を超
える場合には、ジョセフソン接合５８はＳＦＱパルス、
あるいはＳＦＱパルス列を生成し、その後そのパルスは
スプリッタ回路６０に伝送される。本発明の一実施形態
では、ジョセフソン接合の臨界電流は０．１００ｍＡに
設定され、バイアス電流は０．０８ｍＡに設定される。
５４に直列に接続されるバイアス用抵抗５６とを備え
る。また検出器回路５２は、ノードＡにおいてバイアス
用抵抗５６に接続されるジョセフソン接合５８も備え
る。またノードＡは、隣接するチップのドライバから、
入力信号、すなわち入力電流を受信する受信機５０の入
力ポートにも接続される。入力電流が受信機５０に到達
する際に、全ての入力電流は、ジョセフソン接合５８に
入って基準グランドに進む。入力電流が所定の閾値を超
える場合には、ジョセフソン接合５８はＳＦＱパルス、
あるいはＳＦＱパルス列を生成し、その後そのパルスは
スプリッタ回路６０に伝送される。本発明の一実施形態
では、ジョセフソン接合の臨界電流は０．１００ｍＡに
設定され、バイアス電流は０．０８ｍＡに設定される。
【００１３】図１に示されるＪＴＬ１０の従来の接合と
は異なり、検出器回路５２は、２つの隣接するジョセフ
ソン接合間に接続される分離抵抗３００を含まない。そ
れゆえ、検出器回路５２は、入力電流を２つの経路に分
割しない、即ち半分はジョセフソン接合１２内に進み、
残りの半分は分離インダクタ１６に進む２つの経路に分
割しない。代わりに、全ての入力電流が、ＤＣにおいて
ジョセフソン接合５８に向けられる。それゆえ、本発明
は、ジョセフソン接合５８によってＳＦＱパルスを生成
するために必要とされる入力電流を半分の量だけ低減す
る。より具体的には、本発明は、ＳＦＱパルスをスイッ
チングし（切り替え）、生成するためにジョセフソン接
合をトリガするのに必要とされる入力電流の最小量を、
約０．０２０ｍＡまで低減する。しかしながら、信号の
立ち上がり時間が非常に短い場合には、抵抗３００を省
略することが好ましい場合がある。これにより、受信機
感度の劣化をわずかに抑えながら、回路の動作マージン
を増加させることができる。
は異なり、検出器回路５２は、２つの隣接するジョセフ
ソン接合間に接続される分離抵抗３００を含まない。そ
れゆえ、検出器回路５２は、入力電流を２つの経路に分
割しない、即ち半分はジョセフソン接合１２内に進み、
残りの半分は分離インダクタ１６に進む２つの経路に分
割しない。代わりに、全ての入力電流が、ＤＣにおいて
ジョセフソン接合５８に向けられる。それゆえ、本発明
は、ジョセフソン接合５８によってＳＦＱパルスを生成
するために必要とされる入力電流を半分の量だけ低減す
る。より具体的には、本発明は、ＳＦＱパルスをスイッ
チングし（切り替え）、生成するためにジョセフソン接
合をトリガするのに必要とされる入力電流の最小量を、
約０．０２０ｍＡまで低減する。しかしながら、信号の
立ち上がり時間が非常に短い場合には、抵抗３００を省
略することが好ましい場合がある。これにより、受信機
感度の劣化をわずかに抑えながら、回路の動作マージン
を増加させることができる。
【００１４】ＳＦＱパルスがジョセフソン接合５８によ
って再生成されるとき、ＳＦＱパルスは、スプリッタ回
路６０に伝送される。その後、スプリッタ回路６０は、
パルス電圧の振幅を全く減少させることなく、その入力
パルスを第１の信号として再生する。次に、スプリッタ
回路６０は、その入力電流を遅延回路６２に、第１の信
号をＲＳラッチ６４のセット・ポート６６に分配する。
遅延回路６２は、その第１の信号を、入力電流のデータ
速度の周期の半分だけ遅延させる。たとえば、そのデー
タ速度が１０Ｇビット／秒に設定される、すなわちデー
タ速度の周期が１００ｐ秒に等しくなる場合には、遅延
回路６２は５０ｐ秒だけ第１の信号を遅延させる。その
後、遅延した信号はＲＳラッチ６４のリセット・ポート
６５に供給される。
って再生成されるとき、ＳＦＱパルスは、スプリッタ回
路６０に伝送される。その後、スプリッタ回路６０は、
パルス電圧の振幅を全く減少させることなく、その入力
パルスを第１の信号として再生する。次に、スプリッタ
回路６０は、その入力電流を遅延回路６２に、第１の信
号をＲＳラッチ６４のセット・ポート６６に分配する。
遅延回路６２は、その第１の信号を、入力電流のデータ
速度の周期の半分だけ遅延させる。たとえば、そのデー
タ速度が１０Ｇビット／秒に設定される、すなわちデー
タ速度の周期が１００ｐ秒に等しくなる場合には、遅延
回路６２は５０ｐ秒だけ第１の信号を遅延させる。その
後、遅延した信号はＲＳラッチ６４のリセット・ポート
６５に供給される。
【００１５】図４は、本発明による、ＲＳラッチ６４の
位相および状態遷移を示すＲＳラッチ６４の状態図であ
る。スプリッタ回路６０からＲＳラッチ６４のセット・
ポート６６に第１の信号が供給されるとき、第１の信号
の第１パルスがＲＳラッチ６４をセットし、そのフェー
ズ（位相）を「０」から「１」の状態に変化させる（ス
テップ１０２）。第１の信号が２つ以上のパルスを含む
とき、ＲＳラッチ６４は、第１のＳＦＱパルスにおい
て、その位相を「０」から「１」の状態に切り替え、第
１の信号の後続のパルスは拒否（無視）され、その後リ
セットパルスが受信されない限り、ＲＳラッチ６４の状
態は変化しない（ステップ１０４）。第１の信号を時間
的に遅延させた信号と同じである遅延した信号が、ＲＳ
ラッチ６４のリセット・ポート６５に到達するとき、遅
延した信号はＲＳラッチ６４の状態を「１」から「０」
にセットし、出力ＳＦＱパルスを生成する（ステップ１
０６）。遅延した信号がＳＦＱパルス列を含むとき、遅
延した信号の第１のパルスがＲＳラッチ６４の状態を
「１」から「０」にリセットし、その後続のパルスはＲ
Ｓラッチ６４を「０」の状態に保持する（ステップ１０
８）。ＲＳラッチ６４がその位相を「０」から「１」の
状態に切り替えるとき、ＲＳラッチ６４は１つのＳＦＱ
出力パルスを生成する。第１の信号および遅延した信号
の後続のＳＦＱパルスは、受信機５０に対する入力電流
の持続時間が遅延回路６２の遅延時間（τ）より小さい
限り、拒否される。
位相および状態遷移を示すＲＳラッチ６４の状態図であ
る。スプリッタ回路６０からＲＳラッチ６４のセット・
ポート６６に第１の信号が供給されるとき、第１の信号
の第１パルスがＲＳラッチ６４をセットし、そのフェー
ズ（位相）を「０」から「１」の状態に変化させる（ス
テップ１０２）。第１の信号が２つ以上のパルスを含む
とき、ＲＳラッチ６４は、第１のＳＦＱパルスにおい
て、その位相を「０」から「１」の状態に切り替え、第
１の信号の後続のパルスは拒否（無視）され、その後リ
セットパルスが受信されない限り、ＲＳラッチ６４の状
態は変化しない（ステップ１０４）。第１の信号を時間
的に遅延させた信号と同じである遅延した信号が、ＲＳ
ラッチ６４のリセット・ポート６５に到達するとき、遅
延した信号はＲＳラッチ６４の状態を「１」から「０」
にセットし、出力ＳＦＱパルスを生成する（ステップ１
０６）。遅延した信号がＳＦＱパルス列を含むとき、遅
延した信号の第１のパルスがＲＳラッチ６４の状態を
「１」から「０」にリセットし、その後続のパルスはＲ
Ｓラッチ６４を「０」の状態に保持する（ステップ１０
８）。ＲＳラッチ６４がその位相を「０」から「１」の
状態に切り替えるとき、ＲＳラッチ６４は１つのＳＦＱ
出力パルスを生成する。第１の信号および遅延した信号
の後続のＳＦＱパルスは、受信機５０に対する入力電流
の持続時間が遅延回路６２の遅延時間（τ）より小さい
限り、拒否される。
【００１６】図５は、本発明による受信機５０の動作領
域を示す典型的なタイミング図である。受信機５０によ
って入力電流が受信されるとき、検出器回路５２のジョ
セフソン接合５８はＳＦＱパルス列を再生成し、それを
スプリッタ回路６０に伝送する。スプリッタ回路６０が
ＳＦＱパルス列を再生すると、第１の信号が、ＲＳラッ
チ６４のセット・ポートに供給される。第１の信号の第
１のパルスはＲＳラッチ６４をセット、すなわちＲＳラ
ッチ６４を「０」から「１」の状態に変化させ、後続の
パルスは拒否される、すなわちＲＳラッチ６４を「１」
の状態に保持する。スプリッタ回路６０はその入力電流
を遅延回路６２に伝送し、遅延回路６２はその入力信号
をτだけ時間的に遅延させ、遅延した信号を生成する。
τは、入力電流の持続時間より長く、かつデータ速度の
周期の半分以下の任意の周期から選択することができる
が、入力電流のデータ速度の周期の半分の周期であるこ
とがより好ましい。これは、受信された信号のデューテ
ィサイクルが半分を超えてはならないことを意味する。
遅延回路６２は、遅延した信号を、ＲＳラッチ６４のリ
セット・ポート６５に伝送する。遅延信号を認識する
と、ＲＳラッチ６４の状態は、「１」から「０」にリセ
ット、すなわち切り替わり、ＲＳラッチ６４はＳＦＱ出
力信号を生成する。遅延した信号が２つ以上のＳＦＱパ
ルスを含むとき、遅延した信号の第１のパルスがＲＳラ
ッチ６４をリセットし、後続のパルスは拒否される。Ｓ
ＦＱ出力信号は、入力信号の立ち上がりエッジからτだ
け遅延された１つのＳＦＱパルスの形をとり、ＲＳラッ
チ６４がリセットされるとき、出力ゲート６７がＳＦＱ
出力パルスを出力する。
域を示す典型的なタイミング図である。受信機５０によ
って入力電流が受信されるとき、検出器回路５２のジョ
セフソン接合５８はＳＦＱパルス列を再生成し、それを
スプリッタ回路６０に伝送する。スプリッタ回路６０が
ＳＦＱパルス列を再生すると、第１の信号が、ＲＳラッ
チ６４のセット・ポートに供給される。第１の信号の第
１のパルスはＲＳラッチ６４をセット、すなわちＲＳラ
ッチ６４を「０」から「１」の状態に変化させ、後続の
パルスは拒否される、すなわちＲＳラッチ６４を「１」
の状態に保持する。スプリッタ回路６０はその入力電流
を遅延回路６２に伝送し、遅延回路６２はその入力信号
をτだけ時間的に遅延させ、遅延した信号を生成する。
τは、入力電流の持続時間より長く、かつデータ速度の
周期の半分以下の任意の周期から選択することができる
が、入力電流のデータ速度の周期の半分の周期であるこ
とがより好ましい。これは、受信された信号のデューテ
ィサイクルが半分を超えてはならないことを意味する。
遅延回路６２は、遅延した信号を、ＲＳラッチ６４のリ
セット・ポート６５に伝送する。遅延信号を認識する
と、ＲＳラッチ６４の状態は、「１」から「０」にリセ
ット、すなわち切り替わり、ＲＳラッチ６４はＳＦＱ出
力信号を生成する。遅延した信号が２つ以上のＳＦＱパ
ルスを含むとき、遅延した信号の第１のパルスがＲＳラ
ッチ６４をリセットし、後続のパルスは拒否される。Ｓ
ＦＱ出力信号は、入力信号の立ち上がりエッジからτだ
け遅延された１つのＳＦＱパルスの形をとり、ＲＳラッ
チ６４がリセットされるとき、出力ゲート６７がＳＦＱ
出力パルスを出力する。
【００１７】図１のＪＴＬ１０に対して、受信機５０
は、非同期のチップ間通信を提供し、本発明により約
０．０２０ｍＡの改善された感度を有する。また受信機
５０は自己クロック式であり、クロック周期は内部遅延
線によって決定される。本発明は、高性能ジョセフソン
論理（ロジック）を用いるマルチチップの任意のシステ
ムに適用することができる。より具体的には、本発明
は、単一磁束量子信号に基づく論理ゲートを用いるマル
チチップシステムに適用することができる。
は、非同期のチップ間通信を提供し、本発明により約
０．０２０ｍＡの改善された感度を有する。また受信機
５０は自己クロック式であり、クロック周期は内部遅延
線によって決定される。本発明は、高性能ジョセフソン
論理（ロジック）を用いるマルチチップの任意のシステ
ムに適用することができる。より具体的には、本発明
は、単一磁束量子信号に基づく論理ゲートを用いるマル
チチップシステムに適用することができる。
【００１８】図６は、上記のようにしてマルチチップモ
ジュールを通してチップ間通信を提供する、本発明によ
る別の実施形態の高周波数自己クロック式受信機１００
を示す。受信機１００は、図２の受信機５０のＲＳラッ
チ６４の代わりに、非破壊読出し（ＮＤＲＯ：non-dest
ructive read out）ゲート１１６および第２のスプリッ
タ回路１１４を用いる。さらに受信機１００は、先に記
載されたのと同じように機能する、検出器回路１０２
と、第１のスプリッタ回路１１０と、遅延回路１１２と
を備える。第１のスプリッタ回路１１０は入力電流を第
２のスプリッタ回路１１４に伝送し、第２のスプリッタ
回路１１４は入力電流の別の複製、すなわち第２の信号
を再生成する。第２のスプリッタ回路１１４は第２の信
号をＮＤＲＯゲート１１６に、入力電流を遅延回路１１
２に伝送する。遅延回路１１２は、入力電流をτだけ時
間的に遅延させたものに概ね等しい遅延した信号を生成
する。τは、入力信号の持続時間より長く、データ速度
の周期の半分以下である任意の時間から選択することが
できる。本発明では、τは、入力電流のデータ速度の周
期の半分によって定義されることが好ましい。また第１
および第２のスプリッタ回路１１０および１１４は、第
１および第２の信号をそれぞれ、ＮＤＲＯゲート１１６
のリード（読み出し：read）ポート１１８およびリセッ
ト・ポート１１７に伝送する。遅延回路１１２は、遅延
した信号を、ＮＤＲＯゲート１１６のセット・ポート１
１９に伝送する。
ジュールを通してチップ間通信を提供する、本発明によ
る別の実施形態の高周波数自己クロック式受信機１００
を示す。受信機１００は、図２の受信機５０のＲＳラッ
チ６４の代わりに、非破壊読出し（ＮＤＲＯ：non-dest
ructive read out）ゲート１１６および第２のスプリッ
タ回路１１４を用いる。さらに受信機１００は、先に記
載されたのと同じように機能する、検出器回路１０２
と、第１のスプリッタ回路１１０と、遅延回路１１２と
を備える。第１のスプリッタ回路１１０は入力電流を第
２のスプリッタ回路１１４に伝送し、第２のスプリッタ
回路１１４は入力電流の別の複製、すなわち第２の信号
を再生成する。第２のスプリッタ回路１１４は第２の信
号をＮＤＲＯゲート１１６に、入力電流を遅延回路１１
２に伝送する。遅延回路１１２は、入力電流をτだけ時
間的に遅延させたものに概ね等しい遅延した信号を生成
する。τは、入力信号の持続時間より長く、データ速度
の周期の半分以下である任意の時間から選択することが
できる。本発明では、τは、入力電流のデータ速度の周
期の半分によって定義されることが好ましい。また第１
および第２のスプリッタ回路１１０および１１４は、第
１および第２の信号をそれぞれ、ＮＤＲＯゲート１１６
のリード（読み出し：read）ポート１１８およびリセッ
ト・ポート１１７に伝送する。遅延回路１１２は、遅延
した信号を、ＮＤＲＯゲート１１６のセット・ポート１
１９に伝送する。
【００１９】図７および図８はそれぞれ、本発明によ
る、回路構成要素およびその動作を示すＮＤＲＯゲート
１１６の概略図および状態図である。最初に、ＮＤＲＯ
ゲート１１６は、任意のデータ転送前のテスト信号によ
って、「１」の状態に設定される。第１の信号が第１の
スプリッタ回路１１０からリード・ポート１１８に供給
されるとき、ＮＤＲＯゲート１１６は、１つのＳＦＱ出
力パルスを生成し、第１の信号が２つ以上のＳＦＱパル
スを含むときには、そのパルス列の後続する部分を拒否
する（ステップ２０８）。第１の信号がリード・ポート
１１８に供給されたことを認識すると、出力ポート１２
０が、次のチップ上に実装されるゲートの入力ポートに
ＳＦＱ出力パルスを出力する。次に、第２のスプリッタ
１１４からの第２の信号がＮＤＲＯゲート１１６のリセ
ット・ポート１１７に供給され、それに応じて、ＮＤＲ
Ｏゲート１１６は、「１」から「０」の状態にＮＤＲＯ
ゲート１１６の位相をリセットする（ステップ２０
４）。入力信号が２つ以上のＳＦＱパルスを含むとき、
第１および第２の信号の第１のパルスに後続するパルス
は拒否され、ＮＤＲＯゲート１１６は、アイドル状態の
ままになるか、あるいはその時点の状態にとどまる（ス
テップ２１０および２１２）。ＮＤＲＯゲート１１６の
リセット・ポート１１７に供給される入力電流は、ＮＤ
ＲＯゲート１１６のリード・ポート１１８に供給される
入力電流に対して、わずかな時間だけ暗黙的に遅延され
る。また、遅延回路１１２からの遅延した信号は、ＮＤ
ＲＯゲート１１６のセット・ポート１１９に供給され、
それにより、ＮＤＲＯゲート１１６は、「０」から
「１」の状態にセットされる（ステップ２０２）。多数
のＳＦＱパルスが伝送されるとき、遅延した信号の第１
のパルスがＮＤＲＯゲート１１６の状態を切り替え、後
続のパルスは拒否される。さらに、ＮＤＲＯゲート１１
６の位相はアイドル状態（変化しない）を維持する（ス
テップ２０６）。その後、ＮＤＲＯゲート１１６は、次
の入力電流の到達を待つ。
る、回路構成要素およびその動作を示すＮＤＲＯゲート
１１６の概略図および状態図である。最初に、ＮＤＲＯ
ゲート１１６は、任意のデータ転送前のテスト信号によ
って、「１」の状態に設定される。第１の信号が第１の
スプリッタ回路１１０からリード・ポート１１８に供給
されるとき、ＮＤＲＯゲート１１６は、１つのＳＦＱ出
力パルスを生成し、第１の信号が２つ以上のＳＦＱパル
スを含むときには、そのパルス列の後続する部分を拒否
する（ステップ２０８）。第１の信号がリード・ポート
１１８に供給されたことを認識すると、出力ポート１２
０が、次のチップ上に実装されるゲートの入力ポートに
ＳＦＱ出力パルスを出力する。次に、第２のスプリッタ
１１４からの第２の信号がＮＤＲＯゲート１１６のリセ
ット・ポート１１７に供給され、それに応じて、ＮＤＲ
Ｏゲート１１６は、「１」から「０」の状態にＮＤＲＯ
ゲート１１６の位相をリセットする（ステップ２０
４）。入力信号が２つ以上のＳＦＱパルスを含むとき、
第１および第２の信号の第１のパルスに後続するパルス
は拒否され、ＮＤＲＯゲート１１６は、アイドル状態の
ままになるか、あるいはその時点の状態にとどまる（ス
テップ２１０および２１２）。ＮＤＲＯゲート１１６の
リセット・ポート１１７に供給される入力電流は、ＮＤ
ＲＯゲート１１６のリード・ポート１１８に供給される
入力電流に対して、わずかな時間だけ暗黙的に遅延され
る。また、遅延回路１１２からの遅延した信号は、ＮＤ
ＲＯゲート１１６のセット・ポート１１９に供給され、
それにより、ＮＤＲＯゲート１１６は、「０」から
「１」の状態にセットされる（ステップ２０２）。多数
のＳＦＱパルスが伝送されるとき、遅延した信号の第１
のパルスがＮＤＲＯゲート１１６の状態を切り替え、後
続のパルスは拒否される。さらに、ＮＤＲＯゲート１１
６の位相はアイドル状態（変化しない）を維持する（ス
テップ２０６）。その後、ＮＤＲＯゲート１１６は、次
の入力電流の到達を待つ。
【００２０】この実施形態の重要な利点は、受信機１０
０の出力のレイテンシー（待ち時間）が低いことであ
る。その出力信号は、入力信号を反映（ミラー）してお
り、ＮＤＲＯゲート１１６が「１」の状態にあり、リー
ド・ポート１１８に供給される第１の信号によってトリ
ガされるときに生成される。それゆえ、その出力信号
は、遅延した信号がＲＳラッチ６４をトリガし、ＳＦＱ
出力パルスを生成する受信機５０の出力信号のようにτ
時間だけ遅延されない。この実施形態は、限定はしない
が、隣接するチップ間で、より少ない遅延時間のデータ
転送を必要とするデバイスの場合に特定の応用形態を有
する。
０の出力のレイテンシー（待ち時間）が低いことであ
る。その出力信号は、入力信号を反映（ミラー）してお
り、ＮＤＲＯゲート１１６が「１」の状態にあり、リー
ド・ポート１１８に供給される第１の信号によってトリ
ガされるときに生成される。それゆえ、その出力信号
は、遅延した信号がＲＳラッチ６４をトリガし、ＳＦＱ
出力パルスを生成する受信機５０の出力信号のようにτ
時間だけ遅延されない。この実施形態は、限定はしない
が、隣接するチップ間で、より少ない遅延時間のデータ
転送を必要とするデバイスの場合に特定の応用形態を有
する。
【００２１】上記の説明は、単に本発明の典型的な実施
形態を記載するにすぎない。当業者は、特許請求の範囲
において規定されるような本発明の精神および範囲から
逸脱することなく、種々の改変、変更および変形がなさ
れることを容易に理解するであろう。
形態を記載するにすぎない。当業者は、特許請求の範囲
において規定されるような本発明の精神および範囲から
逸脱することなく、種々の改変、変更および変形がなさ
れることを容易に理解するであろう。
【図１】従来の受信機を表すジョセフソン伝送線の概略
図である。
図である。
【図２】本発明による高感度自己クロック式受信機のブ
ロック図である。
ロック図である。
【図３】本発明による、図２に示される高感度自己クロ
ック式受信機の概略図である。
ック式受信機の概略図である。
【図４】本発明による、図２および図３に示されるリセ
ット−セットラッチゲートの状態図である。
ット−セットラッチゲートの状態図である。
【図５】本発明による、高感度自己クロック式受信機の
タイミング図である。
タイミング図である。
【図６】本発明による、高感度自己クロック式受信機の
別の実施形態のブロック図である。
別の実施形態のブロック図である。
【図７】本発明による、図６に示される非破壊読出しス
イッチゲートの概略図である。
イッチゲートの概略図である。
【図８】本発明による、図７に示される非破壊読出しス
イッチゲートの状態図である。
イッチゲートの状態図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 マーク・ダブリュー・ジョンソン アメリカ合衆国カリフォルニア州91011, ラ・カナダ・フリントリッジ，ラ・グラナ ダ・ウェイ 4434 Ｆターム(参考） 5J042 AA04
Claims (10)
- 【請求項１】 超伝導体集積回路において非同期チップ
間通信を提供するための受信機であって、 入力信号を非同期で受信する検出器回路と、 前記入力信号と実質上同じ第１の信号を生成するため
に、前記検出器回路に接続されたスプリッタ回路と、 時間的に遅延された前記入力信号と実質上同じ遅延した
信号を生成するために、前記スプリッタ回路から前記第
１の信号を受信する遅延回路と、 単一磁束量子（ＳＦＱ）出力パルスを生成するために、
前記スプリッタ回路から前記第１の信号を、前記遅延回
路から前記遅延した信号を受信するレジスタ回路と、を
備えた受信機。 - 【請求項２】 前記検出器回路は、 電流源と、 前記電流源をバイアスするために、前記電流源と直列に
接続されたバイアス抵抗と、 前記入力信号が所定のレベルより大きいときに、少なく
とも１つのＳＦＱパルスを生成するジョセフソン接合
と、をさらに備える請求項１に記載の受信機。 - 【請求項３】 前記入力信号、および前記スプリッタ回
路によって生成される第１の信号は、実質上同じ電圧振
幅を有する請求項１に記載の受信機。 - 【請求項４】 前記遅延した信号は、前記入力信号を、
前記入力信号のデータ速度の周期の半分だけ時間的に遅
延されたものと実質上同じである請求項１に記載の受信
機。 - 【請求項５】 前記レジスタ回路はリセット／セット
（ＲＳ）ラッチである請求項１に記載の受信機。 - 【請求項６】 前記ＲＳラッチは、 前記ＲＳラッチを「１」の状態にセットするために、前
記スプリッタ回路から前記第１の信号を受信するセット
・ポートと、 前記ＲＳラッチを「０」の状態にセットするために、前
記遅延回路から前記遅延した信号を受信するリセット・
ポートと、 前記ＲＳラッチが「１」から「０」の状態に切り替わる
際に、前記ＳＦＱ出力パルスを生成するための出力ポー
トと、をさらに備える請求項５に記載の受信機。 - 【請求項７】 前記レジスタ回路によって生成される前
記ＳＦＱ出力パルスは、前記入力信号の前記データ速度
の周期の半分だけ遅延される請求項５に記載の受信機。 - 【請求項８】 前記レジスタ回路は、非破壊読出し（Ｎ
ＤＲＯ）ゲートである請求項１に記載の受信機。 - 【請求項９】 前記スプリッタ回路から前記第１の信号
を受信し、第２の信号を生成する第２のスプリッタ回路
をさらに備える請求項８に記載の受信機。 - 【請求項１０】 前記第２の信号および前記入力信号
は、実質上同じ電圧振幅を有する請求項９に記載の受信
機。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/815810 | 2001-03-23 | ||
| US09/815,810 US6420895B1 (en) | 2001-03-23 | 2001-03-23 | High-sensitivity, self-clocked receiver for multi-chip superconductor circuits |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002330065A true JP2002330065A (ja) | 2002-11-15 |
| JP3693974B2 JP3693974B2 (ja) | 2005-09-14 |
Family
ID=25218895
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002082343A Expired - Fee Related JP3693974B2 (ja) | 2001-03-23 | 2002-03-25 | マルチチップ超伝導体回路用の高感度自己クロック式受信機 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6420895B1 (ja) |
| JP (1) | JP3693974B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014529216A (ja) * | 2011-08-12 | 2014-10-30 | ノースロップ グルムマン システムズ コーポレイション | 超伝導ラッチシステム |
| JP2020500439A (ja) * | 2016-09-02 | 2020-01-09 | ノースロップ グラマン システムズ コーポレイションＮｏｒｔｈｒｏｐ Ｇｒｕｍｍａｎ Ｓｙｓｔｅｍｓ Ｃｏｒｐｏｒａｔｉｏｎ | 超伝導アイソクロナス受信機システム |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AU2002253900A1 (en) * | 2001-02-06 | 2002-08-19 | Atlantic Technology Ventures, Inc. | Superconducting packet switch |
| JP3990123B2 (ja) * | 2001-07-17 | 2007-10-10 | 日本電気株式会社 | サンプラーおよび計測方法 |
| US6759974B1 (en) | 2003-05-20 | 2004-07-06 | Northrop Grumman Corporation | Encoder and decoder for data transfer in superconductor circuits |
| US7680474B2 (en) * | 2005-10-04 | 2010-03-16 | Hypres Inc. | Superconducting digital mixer |
| US8159825B1 (en) * | 2006-08-25 | 2012-04-17 | Hypres Inc. | Method for fabrication of electrical contacts to superconducting circuits |
| US8571614B1 (en) | 2009-10-12 | 2013-10-29 | Hypres, Inc. | Low-power biasing networks for superconducting integrated circuits |
| US10038497B2 (en) | 2013-12-18 | 2018-07-31 | Northrup Grumman Systems Corporation | Optical transceiver with variable data rate and sensitivity control |
| US9520180B1 (en) | 2014-03-11 | 2016-12-13 | Hypres, Inc. | System and method for cryogenic hybrid technology computing and memory |
| US10650319B2 (en) | 2015-02-06 | 2020-05-12 | Northrop Grumman Systems Corporation | Flux control of qubit under resonant excitation |
| US10222416B1 (en) | 2015-04-14 | 2019-03-05 | Hypres, Inc. | System and method for array diagnostics in superconducting integrated circuit |
| US10083148B2 (en) * | 2016-07-22 | 2018-09-25 | Northrop Grumman Systems Corporation | Reciprocal quantum logic (RQL) serial data receiver system |
| US9915561B1 (en) | 2016-08-24 | 2018-03-13 | International Business Machines Corporation | Self-clocked low noise photoreceiver (SCLNP) |
| US10756712B2 (en) | 2017-11-13 | 2020-08-25 | Northrop Grumman Systems Corporation | RQL phase-mode flip-flop |
| US10554207B1 (en) | 2018-07-31 | 2020-02-04 | Northrop Grumman Systems Corporation | Superconducting non-destructive readout circuits |
| CN111049503B (zh) * | 2019-12-19 | 2021-10-22 | 中国科学院计算技术研究所 | 一种超导触发器及其运行方法 |
| CN111427810B (zh) * | 2020-03-17 | 2021-10-15 | 中国科学院计算技术研究所 | 超导接口异步采集装置 |
| US11201608B2 (en) | 2020-04-24 | 2021-12-14 | Northrop Grumman Systems Corporation | Superconducting latch system |
| US11411564B2 (en) * | 2020-12-10 | 2022-08-09 | International Business Machines Corporation | Rapid single flux quantum pulse multiplier |
| CN113030709B (zh) * | 2021-04-06 | 2022-06-24 | 中国科学院上海微系统与信息技术研究所 | 超导高频测试系统和方法 |
| US11569976B2 (en) | 2021-06-07 | 2023-01-31 | Northrop Grumman Systems Corporation | Superconducting isochronous receiver system |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2688011B2 (ja) * | 1994-12-16 | 1997-12-08 | 工業技術院長 | 非同期式超伝導論理回路構築用の単位回路 |
| US5963351A (en) * | 1996-08-23 | 1999-10-05 | Conductus, Inc. | Digital optical receiver with instantaneous Josephson clock recovery circuit |
| JP2000252811A (ja) * | 1999-03-02 | 2000-09-14 | Fujitsu Ltd | Ｓｆｑ／ラッチング変換回路及び超電導／半導体インタフェース回路 |
-
2001
- 2001-03-23 US US09/815,810 patent/US6420895B1/en not_active Expired - Fee Related
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2002
- 2002-03-25 JP JP2002082343A patent/JP3693974B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014529216A (ja) * | 2011-08-12 | 2014-10-30 | ノースロップ グルムマン システムズ コーポレイション | 超伝導ラッチシステム |
| JP2020500439A (ja) * | 2016-09-02 | 2020-01-09 | ノースロップ グラマン システムズ コーポレイションＮｏｒｔｈｒｏｐ Ｇｒｕｍｍａｎ Ｓｙｓｔｅｍｓ Ｃｏｒｐｏｒａｔｉｏｎ | 超伝導アイソクロナス受信機システム |
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