JP2000252811A - Ｓｆｑ／ラッチング変換回路及び超電導／半導体インタフェース回路 - Google Patents
Ｓｆｑ／ラッチング変換回路及び超電導／半導体インタフェース回路Info
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Abstract
(57)【要約】
【課題】ＳＦＱ（単一磁束量子）パルスを電圧に変換す
るＳＦＱ／ラッチング変換回路に関し、構造の簡単化、
小型化を図る。 【解決手段】電流電圧特性にヒステリシスを持つジョセ
フソン接合Ｊ４、Ｊ５で要部を構成する。
るＳＦＱ／ラッチング変換回路に関し、構造の簡単化、
小型化を図る。 【解決手段】電流電圧特性にヒステリシスを持つジョセ
フソン接合Ｊ４、Ｊ５で要部を構成する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＳＦＱ（Ｓingle
Ｆlux Ｑuantum：単一磁束量子）パルスを電圧に変換す
るＳＦＱ／ラッチング変換回路、及び、ＳＦＱ回路と半
導体回路との間に介在させる超電導／半導体インタフェ
ース回路に関する。
Ｆlux Ｑuantum：単一磁束量子）パルスを電圧に変換す
るＳＦＱ／ラッチング変換回路、及び、ＳＦＱ回路と半
導体回路との間に介在させる超電導／半導体インタフェ
ース回路に関する。
【０００２】超電導回路のうち、ＳＦＱ回路は、超高
速、低エネルギーという特徴を持っており、将来の高速
情報処理システムの構成要素として期待されているが、
実際の情報処理システムを構成するためにはＳＦＱ回路
の信号を何らかの手段で取り出し、室温の半導体機器に
接続する必要がある。
速、低エネルギーという特徴を持っており、将来の高速
情報処理システムの構成要素として期待されているが、
実際の情報処理システムを構成するためにはＳＦＱ回路
の信号を何らかの手段で取り出し、室温の半導体機器に
接続する必要がある。
【０００３】しかし、ＳＦＱ回路は、その動作電圧が数
百μＶ程度であり、半導体機器を直接駆動することはで
きない。そこで、両者の間に超電導／半導体インタフェ
ース回路を挟み、ＳＦＱ回路の信号を半導体機器を駆動
できる数十ｍＶまで増幅する必要がある。
百μＶ程度であり、半導体機器を直接駆動することはで
きない。そこで、両者の間に超電導／半導体インタフェ
ース回路を挟み、ＳＦＱ回路の信号を半導体機器を駆動
できる数十ｍＶまで増幅する必要がある。
【０００４】ここに、超電導／半導体インタフェース回
路を構成する増幅手段には、大きくわけて、ラッチング
回路とノンラッチング回路の２種類がある。ノンラッチ
ング回路は高速であるが、１０ｍＶ以上の出力振幅を得
るのは難しい。
路を構成する増幅手段には、大きくわけて、ラッチング
回路とノンラッチング回路の２種類がある。ノンラッチ
ング回路は高速であるが、１０ｍＶ以上の出力振幅を得
るのは難しい。
【０００５】これに対して、ラッチング回路は、ジョセ
フソン昇電圧ドライバを接続すれば、数十ｍＶの出力を
出すことができるが、ＳＦＱパルスを電圧に変換する方
法は未だ確立されていない。
フソン昇電圧ドライバを接続すれば、数十ｍＶの出力を
出すことができるが、ＳＦＱパルスを電圧に変換する方
法は未だ確立されていない。
【０００６】
【従来の技術】図１２は従来のＳＦＱ／ラッチング変換
回路の一例の要部を示す回路図であり、図１２中、ＩＮ
１は入力端子、ＯＵＴ１は出力端子、Ｊ１〜Ｊ３は電流
電圧特性にヒステリシスを持つジョセフソン接合、Ｌ１
〜Ｌ５はインダクタ、Ｒ１は抵抗、ＩＢ１はバイアス電
流源（図示せず）からのバイアス電流である。
回路の一例の要部を示す回路図であり、図１２中、ＩＮ
１は入力端子、ＯＵＴ１は出力端子、Ｊ１〜Ｊ３は電流
電圧特性にヒステリシスを持つジョセフソン接合、Ｌ１
〜Ｌ５はインダクタ、Ｒ１は抵抗、ＩＢ１はバイアス電
流源（図示せず）からのバイアス電流である。
【０００７】
【発明が解決しようとする課題】図１２に示す従来のＳ
ＦＱ／ラッチング変換回路は、３個のジョセフソン接合
Ｊ１〜Ｊ３と、５個のインダクタＬ１〜Ｌ５と、１個の
抵抗Ｒ１からなり、構造が複雑で大型であるという問題
点があった。
ＦＱ／ラッチング変換回路は、３個のジョセフソン接合
Ｊ１〜Ｊ３と、５個のインダクタＬ１〜Ｌ５と、１個の
抵抗Ｒ１からなり、構造が複雑で大型であるという問題
点があった。
【０００８】本発明は、かかる点に鑑み、構造が簡単で
小型のＳＦＱ／ラッチング変換回路及び構造が簡単で小
型の超電導／半導体インタフェース回路を提供すること
を目的とする。
小型のＳＦＱ／ラッチング変換回路及び構造が簡単で小
型の超電導／半導体インタフェース回路を提供すること
を目的とする。
【０００９】
【課題を解決するための手段】本発明中、第１の発明
は、ＳＦＱ／ラッチング変換回路の発明であり、電流電
圧特性にヒステリシスを持ち、第１端を接地し、第２端
にバイアス電流が供給される第１のジョセフソン接合
と、電流電圧特性にヒステリシスを持ち、第１端を第１
のジョセフソン接合の第２端に接続し、第２端にＳＦＱ
パルスが供給される第２のジョセフソン接合とを備えて
いるというものである。
は、ＳＦＱ／ラッチング変換回路の発明であり、電流電
圧特性にヒステリシスを持ち、第１端を接地し、第２端
にバイアス電流が供給される第１のジョセフソン接合
と、電流電圧特性にヒステリシスを持ち、第１端を第１
のジョセフソン接合の第２端に接続し、第２端にＳＦＱ
パルスが供給される第２のジョセフソン接合とを備えて
いるというものである。
【００１０】本発明中、第２の発明は、ＳＦＱ／ラッチ
ング変換回路の発明であり、電流電圧特性にヒステリシ
スを持つ複数のジョセフソン接合を有するスイッチング
ゲートと、電流電圧特性にヒステリシスを持ち、第１端
を前記スイッチングゲートの入力端に接続し、第２端に
ＳＦＱパルスが供給されるジョセフソン接合とを備えて
いるというものである。
ング変換回路の発明であり、電流電圧特性にヒステリシ
スを持つ複数のジョセフソン接合を有するスイッチング
ゲートと、電流電圧特性にヒステリシスを持ち、第１端
を前記スイッチングゲートの入力端に接続し、第２端に
ＳＦＱパルスが供給されるジョセフソン接合とを備えて
いるというものである。
【００１１】本発明中、第３の発明は、ＳＦＱ回路と半
導体回路との間に介在させる超電導／半導体インタフェ
ース回路の発明であり、本発明のＳＦＱ／ラッチング変
換回路を備えているというものである。
導体回路との間に介在させる超電導／半導体インタフェ
ース回路の発明であり、本発明のＳＦＱ／ラッチング変
換回路を備えているというものである。
【００１２】
【発明の実施の形態】以下、図１〜図１１を参照して、
本発明のＳＦＱ／ラッチング変換回路の第１実施形態〜
第９実施形態及び本発明の超電導／半導体インタフェー
ス回路の一実施形態について説明する。
本発明のＳＦＱ／ラッチング変換回路の第１実施形態〜
第９実施形態及び本発明の超電導／半導体インタフェー
ス回路の一実施形態について説明する。
【００１３】本発明のＳＦＱ／ラッチング変換回路の第
１実施形態・・図１、図２ 図１は本発明のＳＦＱ／ラッチング変換回路の第１実施
形態の要部を示す回路図であり、図１中、ＩＮ２は入力
端子、ＯＵＴ２は出力端子、Ｊ４、Ｊ５は電流電圧特性
にヒステリシスを持つジョセフソン接合、Ｌ６はインダ
クタ、ＩＢ２はバイアス電流源（図示せず）からのバイ
アス電流である。
１実施形態・・図１、図２ 図１は本発明のＳＦＱ／ラッチング変換回路の第１実施
形態の要部を示す回路図であり、図１中、ＩＮ２は入力
端子、ＯＵＴ２は出力端子、Ｊ４、Ｊ５は電流電圧特性
にヒステリシスを持つジョセフソン接合、Ｌ６はインダ
クタ、ＩＢ２はバイアス電流源（図示せず）からのバイ
アス電流である。
【００１４】図２は本発明のＳＦＱ／ラッチング変換回
路の第１実施形態の動作を示す波形図であり、図２中、
ＶＩＮは入力されるＳＦＱパルスの電圧波形、ＶＪ４は
ジョセフソン接合Ｊ４の両端の電圧波形、ＶＪ５はジョ
セフソン接合Ｊ５の両端の電圧波形のシミュレーション
結果を示している。
路の第１実施形態の動作を示す波形図であり、図２中、
ＶＩＮは入力されるＳＦＱパルスの電圧波形、ＶＪ４は
ジョセフソン接合Ｊ４の両端の電圧波形、ＶＪ５はジョ
セフソン接合Ｊ５の両端の電圧波形のシミュレーション
結果を示している。
【００１５】但し、ジョセフソン接合Ｊ４、Ｊ５はＮb
／ＡlＯx／Ｎb接合からなり、ジョセフソン接合Ｊ４の
臨界電流値を２５０μＡ、ジョセフソン接合Ｊ５の臨界
電流値を１００μＡ、バイアス電流ＩＢ２を２００μ
Ａ、インダクタＬ６のインダクタンスを８ｐＨとしてい
る。
／ＡlＯx／Ｎb接合からなり、ジョセフソン接合Ｊ４の
臨界電流値を２５０μＡ、ジョセフソン接合Ｊ５の臨界
電流値を１００μＡ、バイアス電流ＩＢ２を２００μ
Ａ、インダクタＬ６のインダクタンスを８ｐＨとしてい
る。
【００１６】図２によると、ジョセフソン接合Ｊ４、Ｊ
５は、ほぼ同時に電圧状態に遷移していることが判る
が、ジョセフソン接合Ｊ５が存在しないと、ジョセフソ
ン接合Ｊ４を安定的に電圧状態に遷移させることができ
ない。なぜなら、ジョセフソン接合Ｊ５が存在しない
と、図１に示すループＡでキルヒホッフの法則が成立し
ないからである。
５は、ほぼ同時に電圧状態に遷移していることが判る
が、ジョセフソン接合Ｊ５が存在しないと、ジョセフソ
ン接合Ｊ４を安定的に電圧状態に遷移させることができ
ない。なぜなら、ジョセフソン接合Ｊ５が存在しない
と、図１に示すループＡでキルヒホッフの法則が成立し
ないからである。
【００１７】本発明のＳＦＱ／ラッチング変換回路の第
１実施形態によれば、ジョセフソン接合Ｊ４、Ｊ５と、
インダクタＬ６とで要部を構成するようにしているの
で、ＳＦＱ／ラッチング変換回路の構造の簡単化、小型
化を図ることができる。
１実施形態によれば、ジョセフソン接合Ｊ４、Ｊ５と、
インダクタＬ６とで要部を構成するようにしているの
で、ＳＦＱ／ラッチング変換回路の構造の簡単化、小型
化を図ることができる。
【００１８】本発明のＳＦＱ／ラッチング変換回路の第
２実施形態・・図３ 図３は本発明のＳＦＱ／ラッチング変換回路の第２実施
形態の要部を示す回路図であり、図３中、ＩＮ３は入力
端子、ＯＵＴ３は出力端子、ＳＧ１は電流電圧特性にヒ
ステリシスを持つジョセフソン接合Ｊ６〜Ｊ９からなる
４ＪＬゲート（４接合ゲート）、Ｊ１０は電流電圧特性
にヒステリシスを持つジョセフソン接合、Ｌ７はインダ
クタ、Ｒ２は抵抗、ＩＢ３はバイアス電流源（図示せ
ず）からのバイアス電流である。
２実施形態・・図３ 図３は本発明のＳＦＱ／ラッチング変換回路の第２実施
形態の要部を示す回路図であり、図３中、ＩＮ３は入力
端子、ＯＵＴ３は出力端子、ＳＧ１は電流電圧特性にヒ
ステリシスを持つジョセフソン接合Ｊ６〜Ｊ９からなる
４ＪＬゲート（４接合ゲート）、Ｊ１０は電流電圧特性
にヒステリシスを持つジョセフソン接合、Ｌ７はインダ
クタ、Ｒ２は抵抗、ＩＢ３はバイアス電流源（図示せ
ず）からのバイアス電流である。
【００１９】本発明のＳＦＱ／ラッチング変換回路の第
２実施形態によれば、４ＪＬゲートＳＧ１と、抵抗Ｒ２
と、ジョセフソン接合Ｊ１０と、インダクタＬ７とで要
部を構成するようにしているので、ＳＦＱ／ラッチング
変換回路の構造の簡単化、小型化を図ることができる。
２実施形態によれば、４ＪＬゲートＳＧ１と、抵抗Ｒ２
と、ジョセフソン接合Ｊ１０と、インダクタＬ７とで要
部を構成するようにしているので、ＳＦＱ／ラッチング
変換回路の構造の簡単化、小型化を図ることができる。
【００２０】なお、本発明のＳＦＱ／ラッチング変換回
路の第２実施形態においては、４ＪＬゲートＳＧ１を使
用しているが、この代わりに、ＤＣＬゲート、ＲＣＪＬ
ゲート、ＪＡＷＳゲート等、電流電圧特性にヒステリシ
スを持つ複数のジョセフソン接合を有する種々のスイッ
チングゲートを使用することができる。
路の第２実施形態においては、４ＪＬゲートＳＧ１を使
用しているが、この代わりに、ＤＣＬゲート、ＲＣＪＬ
ゲート、ＪＡＷＳゲート等、電流電圧特性にヒステリシ
スを持つ複数のジョセフソン接合を有する種々のスイッ
チングゲートを使用することができる。
【００２１】本発明のＳＦＱ／ラッチング変換回路の第
３実施形態・・図４ 図４は本発明のＳＦＱ／ラッチング変換回路の第３実施
形態の要部を示す回路図であり、図４中、ＩＮ４Ａ、Ｉ
Ｎ４Ｂは入力端子、ＯＵＴ４は出力端子、ＳＬ１はＳＦ
Ｑ／ラッチング変換部であり、Ｊ１１、Ｊ１２は電流電
圧特性にヒステリシスを持つジョセフソン接合、Ｌ８は
インダクタ、ＩＢ４Ａはバイアス電流源（図示せず）か
らのバイアス電流である。
３実施形態・・図４ 図４は本発明のＳＦＱ／ラッチング変換回路の第３実施
形態の要部を示す回路図であり、図４中、ＩＮ４Ａ、Ｉ
Ｎ４Ｂは入力端子、ＯＵＴ４は出力端子、ＳＬ１はＳＦ
Ｑ／ラッチング変換部であり、Ｊ１１、Ｊ１２は電流電
圧特性にヒステリシスを持つジョセフソン接合、Ｌ８は
インダクタ、ＩＢ４Ａはバイアス電流源（図示せず）か
らのバイアス電流である。
【００２２】また、ＢＦ１、ＢＦ２はそれぞれ異なるＳ
ＦＱ回路からＳＦＱパルスが供給されるＯＲ回路を構成
するバッファ回路であり、Ｊ１３〜Ｊ１６は電流電圧特
性にヒステリシスのないジョセフソン接合、Ｌ９、Ｌ１
０はインダクタ、ＩＢ４Ｂはバイアス電流源(図示せず)
からのバイアス電流である。
ＦＱ回路からＳＦＱパルスが供給されるＯＲ回路を構成
するバッファ回路であり、Ｊ１３〜Ｊ１６は電流電圧特
性にヒステリシスのないジョセフソン接合、Ｌ９、Ｌ１
０はインダクタ、ＩＢ４Ｂはバイアス電流源(図示せず)
からのバイアス電流である。
【００２３】本発明のＳＦＱ／ラッチング変換回路の第
３実施形態によれば、ＳＦＱ／ラッチング変換部ＳＬ１
の要部をジョセフソン接合Ｊ１１、Ｊ１２とインダクタ
Ｌ８とで構成するようにしているので、ＯＲ回路を構成
するバッファ回路ＢＦ１、ＢＦ２を含むＳＦＱ／ラッチ
ング変換回路の構造の簡単化、小型化を図ることができ
る。
３実施形態によれば、ＳＦＱ／ラッチング変換部ＳＬ１
の要部をジョセフソン接合Ｊ１１、Ｊ１２とインダクタ
Ｌ８とで構成するようにしているので、ＯＲ回路を構成
するバッファ回路ＢＦ１、ＢＦ２を含むＳＦＱ／ラッチ
ング変換回路の構造の簡単化、小型化を図ることができ
る。
【００２４】本発明のＳＦＱ／ラッチング変換回路の第
４実施形態・・図５ 図５は本発明のＳＦＱ／ラッチング変換回路の第４実施
形態の要部を示す回路図であり、図５中、ＩＮ５は入力
端子、ＯＵＴ５は出力端子、ＳＬ２はＳＦＱ／ラッチン
グ変換部であり、Ｊ１７、Ｊ１８は電流電圧特性にヒス
テリシスを持つジョセフソン接合、Ｌ１１はインダク
タ、ＩＢ５Ａはバイアス電流源（図示せず）からのバイ
アス電流である。
４実施形態・・図５ 図５は本発明のＳＦＱ／ラッチング変換回路の第４実施
形態の要部を示す回路図であり、図５中、ＩＮ５は入力
端子、ＯＵＴ５は出力端子、ＳＬ２はＳＦＱ／ラッチン
グ変換部であり、Ｊ１７、Ｊ１８は電流電圧特性にヒス
テリシスを持つジョセフソン接合、Ｌ１１はインダク
タ、ＩＢ５Ａはバイアス電流源（図示せず）からのバイ
アス電流である。
【００２５】また、Ｒ３は抵抗、ＢＤ１は昇電圧ドライ
バであり、Ｊ１９〜Ｊ２６は電流電圧特性にヒステリシ
スを持つジョセフソン接合、Ｒ４、Ｒ５は抵抗、ＩＢ５
Ｂはバイアス電流源（図示せず）からのバイアス電流で
ある。
バであり、Ｊ１９〜Ｊ２６は電流電圧特性にヒステリシ
スを持つジョセフソン接合、Ｒ４、Ｒ５は抵抗、ＩＢ５
Ｂはバイアス電流源（図示せず）からのバイアス電流で
ある。
【００２６】本発明のＳＦＱ／ラッチング変換回路の第
４実施形態によれば、ＳＦＱ／ラッチング変換部ＳＬ２
の要部をジョセフソン接合Ｊ１７、Ｊ１８とインダクタ
Ｌ１１とで構成するようにしているので、昇電圧ドライ
バＢＤ１を含むＳＦＱ／ラッチング変換回路の構造の簡
単化、小型化を図ることができる。
４実施形態によれば、ＳＦＱ／ラッチング変換部ＳＬ２
の要部をジョセフソン接合Ｊ１７、Ｊ１８とインダクタ
Ｌ１１とで構成するようにしているので、昇電圧ドライ
バＢＤ１を含むＳＦＱ／ラッチング変換回路の構造の簡
単化、小型化を図ることができる。
【００２７】なお、本発明のＳＦＱ／ラッチング変換回
路の第４実施形態によれば、ＳＦＱパルスを最終的に数
十ｍＶの電圧として取り出すことができる。
路の第４実施形態によれば、ＳＦＱパルスを最終的に数
十ｍＶの電圧として取り出すことができる。
【００２８】本発明のＳＦＱ／ラッチング変換回路の第
５実施形態・・図６ 図６は本発明のＳＦＱ／ラッチング変換回路の第５実施
形態の要部を示す回路図であり、図６中、ＩＮ６は入力
端子、ＯＵＴ６は出力端子、Ｊ２７〜Ｊ３４は電流電圧
特性にヒステリシスを持つジョセフソン接合、Ｌ１２は
インダクタ、ＩＢ６はバイアス電流源（図示せず）から
のバイアス電流である。
５実施形態・・図６ 図６は本発明のＳＦＱ／ラッチング変換回路の第５実施
形態の要部を示す回路図であり、図６中、ＩＮ６は入力
端子、ＯＵＴ６は出力端子、Ｊ２７〜Ｊ３４は電流電圧
特性にヒステリシスを持つジョセフソン接合、Ｌ１２は
インダクタ、ＩＢ６はバイアス電流源（図示せず）から
のバイアス電流である。
【００２９】本発明中のＳＦＱ／ラッチング変換回路の
第６実施形態によれば、ジョセフソン接合Ｊ２７〜Ｊ３
４とインダクタＬ１２とで要部を構成するようにしてい
るので、ＳＦＱ／ラッチング変換回路の構造の簡単化、
小型化を図ることができると共に、本発明のＳＦＱ／ラ
ッチング変換回路の第１実施形態の場合の４倍の出力振
幅を得ることができる。
第６実施形態によれば、ジョセフソン接合Ｊ２７〜Ｊ３
４とインダクタＬ１２とで要部を構成するようにしてい
るので、ＳＦＱ／ラッチング変換回路の構造の簡単化、
小型化を図ることができると共に、本発明のＳＦＱ／ラ
ッチング変換回路の第１実施形態の場合の４倍の出力振
幅を得ることができる。
【００３０】本発明のＳＦＱ／ラッチング変換回路の第
６実施形態・・図７ 図７は本発明のＳＦＱ／ラッチング変換回路の第６実施
形態の要部を示す回路図であり、本発明のＳＦＱ／ラッ
チング変換回路の第６実施形態は、ジョセフソン接合Ｊ
５にオフセット電流源（図示せず）によるオフセット電
流Ioffを流し、ジョセフソン接合Ｊ５をジョセフソン接
合Ｊ４よりも先に電圧状態にすることができるように
し、その他については、図１に示す本発明のＳＦＱ／ラ
ッチング変換回路の第１実施形態と同様に構成したもの
である。
６実施形態・・図７ 図７は本発明のＳＦＱ／ラッチング変換回路の第６実施
形態の要部を示す回路図であり、本発明のＳＦＱ／ラッ
チング変換回路の第６実施形態は、ジョセフソン接合Ｊ
５にオフセット電流源（図示せず）によるオフセット電
流Ioffを流し、ジョセフソン接合Ｊ５をジョセフソン接
合Ｊ４よりも先に電圧状態にすることができるように
し、その他については、図１に示す本発明のＳＦＱ／ラ
ッチング変換回路の第１実施形態と同様に構成したもの
である。
【００３１】本発明のＳＦＱ／ラッチング変換回路の第
６実施形態によれば、本発明のＳＦＱ／ラッチング変換
回路の第１実施形態と同様の効果を得ることができると
共に、ジョセフソン接合Ｊ５をジョセフソン接合Ｊ４よ
りも先に電圧状態とすることができ、従来にない回路を
構成することが可能となる。
６実施形態によれば、本発明のＳＦＱ／ラッチング変換
回路の第１実施形態と同様の効果を得ることができると
共に、ジョセフソン接合Ｊ５をジョセフソン接合Ｊ４よ
りも先に電圧状態とすることができ、従来にない回路を
構成することが可能となる。
【００３２】本発明のＳＦＱ／ラッチング変換回路の第
７実施形態・・図８ 図８は本発明のＳＦＱ／ラッチング変換回路の第７実施
形態の要部を示す回路図であり、本発明のＳＦＱ／ラッ
チング変換回路の第７実施形態は、ジョセフソン接合Ｊ
５のＳＦＱパルス入力端を抵抗Ｒ６を介して接地し、そ
の他については、図７に示す本発明のＳＦＱ／ラッチン
グ変換回路の第６実施形態と同様に構成したものであ
る。
７実施形態・・図８ 図８は本発明のＳＦＱ／ラッチング変換回路の第７実施
形態の要部を示す回路図であり、本発明のＳＦＱ／ラッ
チング変換回路の第７実施形態は、ジョセフソン接合Ｊ
５のＳＦＱパルス入力端を抵抗Ｒ６を介して接地し、そ
の他については、図７に示す本発明のＳＦＱ／ラッチン
グ変換回路の第６実施形態と同様に構成したものであ
る。
【００３３】本発明のＳＦＱ／ラッチング変換回路の第
７実施形態によれば、本発明のＳＦＱ／ラッチング変換
回路の第６実施形態と同様の効果を得ることができると
共に、ジョセフソン接合Ｊ４、Ｊ５が電圧状態にある
時、オフセット電流Ｉoff を抵抗Ｒ６を介してオフセッ
ト電流源側に流すことができ、オフセット電流Ioffが前
段回路に影響を与えないようにすることができる。
７実施形態によれば、本発明のＳＦＱ／ラッチング変換
回路の第６実施形態と同様の効果を得ることができると
共に、ジョセフソン接合Ｊ４、Ｊ５が電圧状態にある
時、オフセット電流Ｉoff を抵抗Ｒ６を介してオフセッ
ト電流源側に流すことができ、オフセット電流Ioffが前
段回路に影響を与えないようにすることができる。
【００３４】本発明のＳＦＱ／ラッチング変換回路の第
８実施形態・・図９ 図９は本発明のＳＦＱ／ラッチング変換回路の第８実施
形態の要部を示す回路図であり、本発明のＳＦＱ／ラッ
チング変換回路の第８実施形態は、インダクタＬ６とジ
ョセフソン接合５とを抵抗Ｒ７を介して接続し、その他
については、図１に示す本発明のＳＦＱ／ラッチング変
換回路の第１実施形態と同様に構成したものである。
８実施形態・・図９ 図９は本発明のＳＦＱ／ラッチング変換回路の第８実施
形態の要部を示す回路図であり、本発明のＳＦＱ／ラッ
チング変換回路の第８実施形態は、インダクタＬ６とジ
ョセフソン接合５とを抵抗Ｒ７を介して接続し、その他
については、図１に示す本発明のＳＦＱ／ラッチング変
換回路の第１実施形態と同様に構成したものである。
【００３５】本発明のＳＦＱ／ラッチング変換回路の第
８実施形態によれば、本発明のＳＦＱ／ラッチング変換
回路の第１実施形態と同様の効果を得ることができると
共に、入力端子ＩＮ２、インダクタＬ６、ジョセフソン
接合Ｊ４、Ｊ５を含むループに流れるループ電流を抵抗
Ｒ７で減衰させることができる。
８実施形態によれば、本発明のＳＦＱ／ラッチング変換
回路の第１実施形態と同様の効果を得ることができると
共に、入力端子ＩＮ２、インダクタＬ６、ジョセフソン
接合Ｊ４、Ｊ５を含むループに流れるループ電流を抵抗
Ｒ７で減衰させることができる。
【００３６】本発明のＳＦＱ／ラッチング変換回路の第
９実施形態・・図１０ 図１０は本発明のＳＦＱ／ラッチング変換回路の第９実
施形態の要部を示す回路図であり、本発明のＳＦＱ／ラ
ッチング変換回路の第９実施形態は、インダクタＬ６と
ジョセフソン接合Ｊ５とをキャパシタＣ１を介して接続
し、その他については、図１に示す本発明のＳＦＱ／ラ
ッチング変換回路の第１実施形態と同様に構成したもの
である。
９実施形態・・図１０ 図１０は本発明のＳＦＱ／ラッチング変換回路の第９実
施形態の要部を示す回路図であり、本発明のＳＦＱ／ラ
ッチング変換回路の第９実施形態は、インダクタＬ６と
ジョセフソン接合Ｊ５とをキャパシタＣ１を介して接続
し、その他については、図１に示す本発明のＳＦＱ／ラ
ッチング変換回路の第１実施形態と同様に構成したもの
である。
【００３７】本発明のＳＦＱ／ラッチング変換回路の第
９実施形態によれば、本発明のＳＦＱ／ラッチング変換
回路の第１実施形態と同様の効果を得ることができると
共に、キャパシタＣ１により、入力端子ＩＮ２、インダ
クタＬ６、ジョセフソン接合Ｊ４、Ｊ５を含むループに
ループ電流が流れないようにすることができる。
９実施形態によれば、本発明のＳＦＱ／ラッチング変換
回路の第１実施形態と同様の効果を得ることができると
共に、キャパシタＣ１により、入力端子ＩＮ２、インダ
クタＬ６、ジョセフソン接合Ｊ４、Ｊ５を含むループに
ループ電流が流れないようにすることができる。
【００３８】本発明の超電導／半導体インタフェース回
路の一実施形態・・図１１ 図１１は本発明の超電導／半導体インタフェース回路の
一実施形態を使用した情報処理システムの要部を示す回
路図である。
路の一実施形態・・図１１ 図１１は本発明の超電導／半導体インタフェース回路の
一実施形態を使用した情報処理システムの要部を示す回
路図である。
【００３９】図１１中、４０はＳＦＱ回路、４１は半導
体回路、４２は本発明の超電導／半導体インタフェース
回路の一実施形態であり、４３は速度変換回路、４４は
本発明のＳＦＱ／ラッチング回路の第１実施形態、４５
は半導体増幅器である。
体回路、４２は本発明の超電導／半導体インタフェース
回路の一実施形態であり、４３は速度変換回路、４４は
本発明のＳＦＱ／ラッチング回路の第１実施形態、４５
は半導体増幅器である。
【００４０】本発明の超電導／半導体インタフェース回
路の一実施形態によれば、電圧増幅回路及びパルス／レ
ベル変換回路を本発明のＳＦＱ／ラッチング変換回路の
第１実施形態４４で置き換えることができるので、超電
導／半導体インタフェース回路の構造の簡単化、小型化
を図ることができる。
路の一実施形態によれば、電圧増幅回路及びパルス／レ
ベル変換回路を本発明のＳＦＱ／ラッチング変換回路の
第１実施形態４４で置き換えることができるので、超電
導／半導体インタフェース回路の構造の簡単化、小型化
を図ることができる。
【００４１】なお、本発明の超電導／半導体インタフェ
ース回路の一実施形態においては、本発明のＳＦＱ／ラ
ッチング変換回路の第１実施形態を備えるとしている
が、この代わりに、本発明のＳＦＱ／ラッチング変換回
路の第２実施形態〜第９実施形態を備えるようにしても
良い。
ース回路の一実施形態においては、本発明のＳＦＱ／ラ
ッチング変換回路の第１実施形態を備えるとしている
が、この代わりに、本発明のＳＦＱ／ラッチング変換回
路の第２実施形態〜第９実施形態を備えるようにしても
良い。
【００４２】
【発明の効果】本発明中、第１の発明のＳＦＱ／ラッチ
ング変換回路によれば、電流電圧特性にヒステリシスを
持つ２個のジョセフソン接合で要部が構成されるので、
ＳＦＱ／ラッチング変換回路の構造の簡単化、小型化を
図ることができる。
ング変換回路によれば、電流電圧特性にヒステリシスを
持つ２個のジョセフソン接合で要部が構成されるので、
ＳＦＱ／ラッチング変換回路の構造の簡単化、小型化を
図ることができる。
【００４３】本発明中、第２の発明のＳＦＱ／ラッチン
グ変換回路によれば、電流電圧特性にヒステリシスを持
つ複数のジョセフソン接合を有するスイッチングゲート
と、電流電圧特性にヒステリシスを持つ１個のジョセフ
ソン接合とで要部が構成されるので、ＳＦＱ／ラッチン
グ変換回路の構造の簡単化、小型化を図ることができ
る。
グ変換回路によれば、電流電圧特性にヒステリシスを持
つ複数のジョセフソン接合を有するスイッチングゲート
と、電流電圧特性にヒステリシスを持つ１個のジョセフ
ソン接合とで要部が構成されるので、ＳＦＱ／ラッチン
グ変換回路の構造の簡単化、小型化を図ることができ
る。
【００４４】本発明中、第３の発明の超電導／半導体イ
ンタフェース回路によれば、電圧増幅回路及びパルス／
レベル変換回路を本発明のＳＦＱ／ラッチング変換回路
で置き換えることができるので、超電導／半導体インタ
フェース回路の構造の簡単化、小型化を図ることができ
る。
ンタフェース回路によれば、電圧増幅回路及びパルス／
レベル変換回路を本発明のＳＦＱ／ラッチング変換回路
で置き換えることができるので、超電導／半導体インタ
フェース回路の構造の簡単化、小型化を図ることができ
る。
【図１】本発明のＳＦＱ／ラッチング変換回路の第１実
施形態の要部を示す回路図である。
施形態の要部を示す回路図である。
【図２】本発明のＳＦＱ／ラッチング変換回路の第１実
施形態の動作を示す波形図である。
施形態の動作を示す波形図である。
【図３】本発明のＳＦＱ／ラッチング変換回路の第２実
施形態の要部を示す回路図である。
施形態の要部を示す回路図である。
【図４】本発明のＳＦＱ／ラッチング変換回路の第３実
施形態の要部を示す回路図である。
施形態の要部を示す回路図である。
【図５】本発明のＳＦＱ／ラッチング変換回路の第４実
施形態の要部を示す回路図である。
施形態の要部を示す回路図である。
【図６】本発明のＳＦＱ／ラッチング変換回路の第５実
施形態の要部を示す回路図である。
施形態の要部を示す回路図である。
【図７】本発明のＳＦＱ／ラッチング変換回路の第６実
施形態の要部を示す回路図である。
施形態の要部を示す回路図である。
【図８】本発明のＳＦＱ／ラッチング変換回路の第７実
施形態の要部を示す回路図である。
施形態の要部を示す回路図である。
【図９】本発明のＳＦＱ／ラッチング変換回路の第８実
施形態の要部を示す回路図である。
施形態の要部を示す回路図である。
【図１０】本発明のＳＦＱ／ラッチング変換回路の第９
実施形態の要部を示す回路図である。
実施形態の要部を示す回路図である。
【図１１】本発明の超電導／半導体インタフェース回路
の一実施形態を使用した情報処理シズテムの一例の要部
を示す回路図である。
の一実施形態を使用した情報処理シズテムの一例の要部
を示す回路図である。
【図１２】従来のＳＦＱ／ラッチング変換回路の一例の
要部を示す回路図である。
要部を示す回路図である。
Ｊ１〜Ｊ３４ ジョセフソン接合 Ｌ１〜Ｌ６ インダクタ Ｒ１〜Ｒ７ 抵抗 Ｃ１ キャパシタ ＳＧ１ スイッチングゲート ＳＬ１、ＳＬ２ ＳＦＱ／ラッチング変換部 ＢＦ１、ＢＦ２ バッファ回路 ＢＤ１ 昇電圧ドライバ
Claims (5)
- 【請求項１】電流電圧特性にヒステリシスを持ち、第１
端を接地し、第２端にバイアス電流が供給される第１の
ジョセフソン接合と、 電流電圧特性にヒステリシスを持ち、第１端を前記第１
のジョセフソン接合の第２端に接続し、第２端にＳＦＱ
パルスが供給される第２のジョセフソン接合とを備えて
いることを特徴とするＳＦＱ／ラッチング変換回路。 - 【請求項２】前記第１及び第２のジョセフソン接合とし
て、同数の複数のジョセフソン接合を直列に接続したジ
ョセフソン接合群を使用していることを特徴とする請求
項１記載のＳＦＱ／ラッチング変換回路。 - 【請求項３】前記第２のジョセフソン接合を前記第１の
ジョセフソン接合よりも先に電圧状態とするためのオフ
セット電流源を前記第２のジョセフソン接合の第２端に
接続していることを特徴とする請求項１又は２記載のＳ
ＦＱ／ラッチング変換回路。 - 【請求項４】電流電圧特性にヒステリシスを持つ複数の
ジョセフソン接合を有するスイッチングゲートと、 電流電圧特性にヒステリシスを持ち、第１端を前記スイ
ッチングゲートの入力端に接続し、第２端にＳＦＱパル
スが供給されるジョセフソン接合とを備えていることを
特徴とするＳＦＱ／ラッチング変換回路。 - 【請求項５】ＳＦＱ回路と半導体回路との間に介在させ
る超電導／半導体インタフェース回路であって、 請求項１〜４のいずれか一項に記載のＳＦＱ／ラッチン
グ変換回路を備えていることを特徴とする超電導／半導
体インタフェース回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11053415A JP2000252811A (ja) | 1999-03-02 | 1999-03-02 | Ｓｆｑ／ラッチング変換回路及び超電導／半導体インタフェース回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11053415A JP2000252811A (ja) | 1999-03-02 | 1999-03-02 | Ｓｆｑ／ラッチング変換回路及び超電導／半導体インタフェース回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000252811A true JP2000252811A (ja) | 2000-09-14 |
Family
ID=12942216
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11053415A Withdrawn JP2000252811A (ja) | 1999-03-02 | 1999-03-02 | Ｓｆｑ／ラッチング変換回路及び超電導／半導体インタフェース回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000252811A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6420895B1 (en) * | 2001-03-23 | 2002-07-16 | Trw Inc. | High-sensitivity, self-clocked receiver for multi-chip superconductor circuits |
| JP2009188779A (ja) * | 2008-02-07 | 2009-08-20 | Fujitsu Ltd | 超電導出力回路 |
| JP2010541309A (ja) * | 2007-09-24 | 2010-12-24 | ディー−ウェイブ システムズ，インコーポレイテッド | 量子ビット状態の読み出しシステム、方法、および装置 |
-
1999
- 1999-03-02 JP JP11053415A patent/JP2000252811A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6420895B1 (en) * | 2001-03-23 | 2002-07-16 | Trw Inc. | High-sensitivity, self-clocked receiver for multi-chip superconductor circuits |
| JP2010541309A (ja) * | 2007-09-24 | 2010-12-24 | ディー−ウェイブ システムズ，インコーポレイテッド | 量子ビット状態の読み出しシステム、方法、および装置 |
| JP2009188779A (ja) * | 2008-02-07 | 2009-08-20 | Fujitsu Ltd | 超電導出力回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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